KR100869324B1 - 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 - Google Patents

베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 Download PDF

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Abstract

전력 MOSFET(10)은 내부에 드리프트 영역(102)을 가진 반도체 기판과 반도체 기판의 제1 표면(102a)과 드리프트 영역 사이에서 확장하는 전이 영역(130)을 포함한다. 전이 영역(130)은 수직으로 리트로그레이드된 도핑 프로파일을 가지는데 제1 표면(102a)에 대한 제1 깊이에서 피크를 이룬다. 제1 및 제2 베이스 차폐 영역(128)이 각각의 제1 및 제2 베이스 영역(126) 아래에 제공되어 전이 영역(130)을 공핍시킨다.

Description

베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐 영역을 구비한 전력 반도체 소자 및 그 제조방법{Power semiconductor devices having laterally extending base shielding regions that inhibit base reach through and methods of forming same}
본 발명은 반도체 스위칭 소자에 관한 것으로서, 보다 상세하게는 전력 스위칭 및 전력 증폭 응용을 위한 스위칭 소자 및 그 제조방법에 관한 것이다.
일반적으로 전력 MOSFET(모스펫)은 전력 스위칭과 전력 증폭이 요구되는 응용을 위해 개발되어 왔다. 전력 스위칭 응용을 위해서 상업적으로 입수할 수 있는 소자는 전형적으로 DMOSFET(디모스펫)과 UMOSFET(유모스펫)이다. 이러한 소자들에서 하나의 주된 목적은, 전력 손실을 줄이기 위해 낮은 고유 온-저항(low specific on-resistance)을 얻는 것이다. 전력 MOSFET에서, 게이트 전극은 적절한 게이트 바이어스의 인가에 따라 턴-온(turn-on)과 턴-오프(turn-off) 제어를 제공한다. 예를 들어, N-형 인핸스먼트(enhancement) MOSFET에서의 턴-온은 양의 게이트 바이어스 인가에 응답하여 P-형 베이스 영역에서 전도성 N-형 반전층 채널("채널 영역"이라고도 함)이 형성될 때 일어난다. 반전층 채널은 N-형 소오스와 드레인 영역을 전기적으로 연결하여 소오스와 드레인간의 다수 캐리어 전도를 허용한다.
전력 MOSFET의 게이트 전극은 중간에 개재된 절연막, 전형적으로 실리콘 산화막에 의하여 베이스 영역과 격리되어 있다. 게이트가 베이스 영역과 절연되어 있기 때문에, MOSFET을 전도성 상태로 유지하거나 온-상태에서 오프-상태로, 또는 그 반대로 스위치하기 위한 게이트 전류가 거의 필요하지 않다. 게이트가 MOSFET의 베이스 영역과 커패시터를 형성하기 때문에 스위칭 동안에 게이트 전류가 작게 유지된다. 따라서, 스위칭 동안에는 충전 및 방전 전류("디스플레이스먼트(displacement) 전류")만이 필요하다. 절연 게이트 전극에 관련된 높은 입력 임피던스(impedance) 때문에, 게이트 전극에 대하여 최소한의 전류가 요구되어지고 게이트 구동 회로를 쉽게 실현할 수 있다. 더구나, MOSFET에서의 전류 전도는 반전층 채널을 지나는 다수 캐리어의 전달에 의해서만 일어나므로, 잉여 소수 캐리어의 저장(storage)과 재결합(recombination)에 관련된 지연은 나타나지 않는다. 따라서, 전력 MOSFET의 스위칭 속도는 바이폴라 트랜지스터의 스위칭 속도보다 10배 이상 빠르게 만들 수 있다. 바이폴라 트랜지스터와는 다르게, 전력 MOSFET은 "2차 항복(second breakdown)"이라고 알려진 유해한 파괴 메커니즘 없이, 비교적 긴 시간동안 높은 전류 밀도와 높은 전압의 인가를 동시에 견딜 수 있게 디자인될 수 있다. 전력 MOSFET은 또한 쉽게 병렬 연결될 수도 있는데, 이것은 온도가 증가함에 따라 전력 MOSFET의 순방향 전압 강하가 증가하기 때문이며, 이로써 병렬 연결된 소자간에 균일한 전류 분포를 증진시킨다.
DMOSFET과 UMOSFET은 B.J.Baliga의 "Power Semiconductor Devices"[PWS Publishing Co.(ISBN-0-534-94098-6)(1995)]라는 교과서에 보다 충실하게 기재되어 있으며, 여기에 원용되어 통합된다. 이 교과서의 7장은 335-425쪽에서 전력 MOSFET을 기술하고 있다. 또한 축적, 반전, 및 N+ 드레인 영역으로 확장되어 있는 트렌치 게이트 전극을 구비하는 확장 트렌치 FET를 포함하는 실리콘 전력 MOSFET의 예들은 T.Syau, P.Venkatraman과 B.J.Baliga의 논문 "Comparison of Ultralow Specific On-Resistance UMOSFET Structures: The ACCUFET, EXTFET, INVFET, and Convention UMOSFETs"[IEEE Transactions on Electron Devices, Vol.41, No.5, May(1994)]에 기술되어 있다. Syau 등에 의해 기술된 것처럼, 최대 25V를 버틸 수 있는 소자에 관하여 100-250μΩ㎝2 범위의 고유 온-저항이 실험적으로 검증되었다. 그러나, 이러한 소자들의 성능은 순방향 블록킹 전압이 트렌치 바닥에서의 게이트 산화막을 가로질러 지탱되어야 한다는 사실에 의해 제한된다. Lidow 등에게 허여된 미국특허 제4,680,853호는 온-상태 저항을 감소시키기 위해 서로 인접한 P-베이스 영역들 사이에 고농도 도핑된 N+ 영역(130)을 사용하는 일반적인 전력 MOSFET을 개시하고 있다. 예를 들어, Lidow 등의 도 22는 측면으로의 밀도는 일정하나 게이트 산화막 아래 칩 표면의 고농도에서부터 시작하여 칩 몸체 안의 저농도로 확장하는 경사를 가진 고전도율 영역(130)을 개시하고 있다.
앞서 언급한 Syau 등의 논문으로부터의 도 1(d)는 전형적인 UMOSFET 구조를 개시한다. 블록킹 동작 모드에서, 이 UMOSFET은 N-형 드리프트층을 가로질러 순방향 블록킹 전압의 대부분을 지탱한다. 높은 최대 블록킹 전압 능력을 얻으려면 N-형 드리프트층이 비교적 낮은 레벨로 도핑되어야 하지만, 일반적으로 낮은 도핑 레 벨은 온-상태 직렬 저항을 증가시킨다. 이렇게 높은 블록킹 전압과 낮은 온-상태 저항이라는 경쟁하는 두 가지 디자인 요구에 근거하여, 전력 소자의 기본 성능 지수(figure of merit)가 도출되며, 이것은 고유 온-저항(Ron,sp)과 최대 블록킹 전압(BV)을 관련시킨다. 전술한 B.J.Baliga의 교과서 373쪽에 설명되어 있듯이, N-형 실리콘 드리프트 영역의 이상적인 고유 온-저항은 다음의 식으로 주어진다.
Ron,sp = 5.93×10-9(BV)2.5 (1)
따라서, 60V 블록킹 능력을 갖는 소자의 경우, 이상적인 고유 온-저항은 170μΩ㎝2이다. 그러나, 채널로부터의 추가적인 저항 기여분이 있으므로, UMOSFET에서 보고되는 고유 온-저항은 보통 훨씬 높다. 예를 들어, 730μΩ㎝2의 고유 온-저항을 갖는 UMOSFET이 H.Chang의 논문 "Numerical and Experimental Comparison of 60V Vertical Double-Diffused MOSFETs and MOSFETs With A Trench-Gate Structure"[Solid-State Electronics, Vol.32, No.3, pp.247-251,(1989)]에 개시되어 있다. 그러나 이 소자에서는, 높은 순방향 전압을 블록킹할 때에 트렌치의 바닥 모퉁이 근처의 전계 선(filed line)의 높은 농도를 보상할 수 있도록, 이상치보다 낮은 균일한 드리프트 영역 도핑 농도가 요구되었다. 여기에 원용되어 통합되는 미국특허 제5,637,989호, 제5,742,076호와 1997년 8월 6일에 출원된 미국특허출원 제08/906,916호도 수직 전류 운반 능력이 있는 대중적인 전력 반도체 소자를 개시한다.
특히, Baliga의 미국특허 제5,637,898호는 경사 도핑된(graded-doped : GD) UMOSFET이라고 흔히 부르는 바람직한 실리콘 전계 효과 트랜지스터를 개시하고 있다. 상기 '898호 특허의 도 3에 도시된 것과 같이, 집적 전력 반도체 소자 전계 효과 트랜지스터의 단위 셀(100)은 1㎛의 너비 "Wc"를 가질 수 있고, 고농도 도핑된 제1 도전형(예를 들어 N+) 기판 드레인층(114), 선형 경사 도핑 농도를 가지는 제1 도전형의 드리프트층(112), 제2 도전형(예를 들어 P-형)의 비교적 얇은 베이스층(116)과, 고농도 도핑된 제1 도전형(즉, N+)의 소오스층(118)을 구비한다. 드리프트층(112)은 100㎛ 두께와 1×1018㎝-3보다 높은 도핑 농도(예를 들어, 1×10 19㎝-3)를 가지는 N-형 드레인층(114) 위에 4㎛ 두께를 가지는 N-형 인-시튜 도프트 단결정 실리콘층을 에피택셜 성장시킴으로써 형성할 수 있다. 드리프트층(112)은 또한 선형 경사 도핑 농도를 가지는데, 최대 농도는 드레인층(114)과의 N+/N 접합에서의 3×1017㎝-3이고, 최소 농도는 N+/N 접합으로부터 3㎛(즉, 깊이 1㎛)에서부터 시작되어 상면까지 균일한 레벨로 이어지는 1×1016㎝-3이다. 베이스층(116)은 보론(B)과 같은 P-형 도펀트를 드리프트층(112) 안으로 100keV의 에너지와 1×1014㎝-2의 도즈 레벨로 주입시켜 형성할 수 있다. 그런 다음 P-형 도펀트를 드리프트층(112) 안으로 0.5㎛ 깊이까지 확산시킬 수 있다. 비소(As)와 같은 N-형 도펀트 또한 50keV의 에너지와 1×1015㎝-2의 도즈 레벨로 주입할 수 있다. N-형과 P-형 도 펀트들을 각기 0.5㎛와 1.0㎛ 깊이까지 동시에 확산시켜 드레인, 드리프트, 베이스 및 소오스층을 포함하는 복합 반도체 기판을 형성할 수 있다.
다음에, 제3 방향(미도시)으로 확장된 한 쌍의 마주보는 측벽(120a)과 바닥(120b)을 가지는 띠-모양(stripe-shaped) 트렌치를 기판 안에 형성한다. 1㎛의 너비 Wc를 가지는 단위 셀(100)에서, 트렌치는 공정 종료시 0.5㎛의 너비 "Wt "를 가지도록 형성하는 것이 바람직하다. 게이트 절연 영역(124)과 전기 전도성 게이트(126)(예를 들어, 폴리실리콘)로 이루어진 절연된 게이트 전극을 트렌치 안에 형성한다. 게이트 절연 영역(124) 중에서 트렌치 바닥(120b)과 드리프트층(112) 가까이로 확장된 부분은 약 2000Å의 두께 "T1"을 가져, 트렌치 바닥에서 높은 전기장이 발생하는 것을 억제하고 트렌치 측벽(120a)을 따라 거의 균일한 퍼텐셜 경사를 제공할 수 있다. 게이트 절연 영역(124) 중에서 베이스층(116)과 소오스층(118) 반대편으로 확장된 부분은 약 500Å의 두께 "T2"를 가져, 소자의 문턱전압을 약 2-3V로 유지할 수 있다. 게이트 바이어스 15V에서 단위 셀(100)을 시뮬레이션하면, 최대 블록킹 전압 능력이 60V이고 고유 온-저항(Ron,sp)이 40μΩ㎝2인 종형 실리콘 전계 효과 트랜지스터가 얻어짐을 확인할 수 있다. 이것은 60V 전력 UMOSFET에서의 170μΩ㎝2이라는 이상적인 고유 온-저항보다 4배 작다. 이러한 뛰어난 특성에도 불구하고, 상기 '898호 특허의 도 3에 도시된 트랜지스터는 전체 게이트-드레인간 커패시턴스(CGD)가 너무 큰 경우 비교적 낮은 고주파 성능지수(HFOM)를 겪을 수 있다. MOSFET의 부적절한 에지 터미네이션(edge termination)도 최대 블록킹 전압을 얻지 못하게 할 수 있다. 경사진 드리프트 영역과 트렌치-타입 소오스 전극을 가지는 다른 UMOSFET이 Baliga의 미국특허 제5,998,833호에도 개시되어 있으며, 여기에 원용되어 통합된다.
전력 MOSFET은 전력 증폭 응용(예를 들어, 오디오나 rf)에도 사용될 수 있다. 이러한 응용에서는 신호 왜곡을 최소화하기 위해서 전달 특성의 선형성(예를 들어, Id - Vg)이 매우 중요해진다. 이러한 전력 증폭 응용에 사용되며 상업적으로 입수할 수 있는 소자는 일반적으로 LDMOS(엘디모스)와 갈륨 아세나이드 MESFET(메스펫)이다. 그러나 다음에 설명되는 것과 같이, LDMOS 트랜지스터를 포함하는 전력 MOSFET은 신호 왜곡에 이를 수 있는 비선형 특성을 가질 수 있다. 전력 MOSFET에서의 전류 포화에 관한 물리는 S.M.Sze의 교과서 "Physics of Semiconductor Devices"[section 8.2.2, pages 438-451 (1981)]에 설명되어 있다. 이 교과서에 설명되어 있듯이, MOSFET은 전형적으로 두 모드 중 하나로 동작한다. (게이트 전압과 비교하였을 때) 낮은 드레인 전압에서, MOSFET은 Id와 Vg가 거의 선형 관계에 있는 선형 모드에서 동작한다. 이 때, 트랜스컨덕턴스(transconductance)(gm)는 Vg에도 무관하다.
gm=(Z/L)unsCoxVd (2)
여기서 Z와 L은 각각 채널의 폭과 길이이며, uns는 채널 이동도, Cox는 게이 트 산화막의 고유 커패시턴스, 그리고 Vd는 드레인 전압이다. 그러나, 드레인 전압이 일단 증가되어 게이트 전압(Vg)과 비슷해지면, MOSFET은 채널 핀치-오프의 결과로 포화 모드에서 동작한다. 이것이 발생되면 트랜스컨덕턴스에 대한 표현은 다음과 같아질 수 있다.
gm=(Z/L)unsCox(Vg-Vth) (3)
여기서, Vg는 게이트 전압이고, Vth은 MOSFET의 문턱전압이다. 따라서, 수식(3)으로 설명되듯이, 포화 동작 동안에는 게이트 바이어스가 증가하면 트랜스컨덕턴스도 증가한다. 이것은 드레인 전류(출력측)와 게이트 전압(입력측)의 관계를 비선형적으로 만든다. 드레인 전류가 게이트 전압의 자승에 비례해 증가하기 때문이다. 이러한 비선형성은 전력 증폭기에서 신호 왜곡을 초래할 수 있다. 게다가, 채널을 따른 전압 강하가 게이트 전압 이하로 유지되지만 1×104V/㎝보다 큰 종방향 전기장을 생산하기에 충분할 정도로 커지면, 채널 안의 전자는 캐리어 속도 포화 때문에 감소된 차등(differential) 이동도를 가지고 움직이게 된다.
따라서, 전력 스위칭 및 전력 증폭 응용을 위해 전력 MOSFET을 개발하려는 시도에도 불구하고, 높은 전압을 버티고, 높은 전압을 버틸 때 상당히 선형적인 전달 특성을 포함하는 개선된 전기적 특성을 가지는 전력 MOSFET의 개발 필요성이 지속되고 있다.
본 발명의 실시예에 따른 종형 전력 소자는 리트로그레이드(retrograde) 도핑된 전이 영역을 사용함으로써 순방향 온-상태 및 역방향 항복 전압 특성을 강화시킨다. 상기 전이 영역에 인접하여 확장하는 고농도로 도핑된 차폐 영역도 제공되어, 순방향 온-상태 전도 및 역방향 블록킹 동작 모드 동안에 상기 전이 영역의 공핍에 기여한다.
본 발명의 제1 실시예에 따른 종형 전력 소자(예를 들어, MOSFET)는 제1 및 제2 트렌치, 상기 제1 및 제2 트렌치 사이에서 상기 제1 및 제2 트렌치에 의해 정의되는 메사 안으로 확장하는 제1 도전형(예컨대 N-형)의 드리프트 영역을 내부에 가진 반도체 기판을 포함한다. 상기 드리프트 영역은 바람직하게는 불균일하게 도핑되어 상기 제1 및 제2 트렌치가 형성된 상기 기판의 상부 표면에 대해 리트로그레이드된 도핑 프로파일을 가질 수 있다. 특히, 상기 기판은 고농도로 도핑된 제1 도전형의 드레인 영역과, 상기 드레인 영역과 상기 상부 표면 사이에서 확장하는 드리프트 영역을 포함할 수 있다. 상기 드리프트 영역 안의 도핑 프로파일은 상기 드레인 영역과의 비정류 접합으로부터 상기 기판의 상부 표면으로 단조 감소할 수 있고 상기 드리프트 영역의 상부 영역은 비교적 낮은 레벨(예를 들어, 1×1016cm-3 )로 균일하게 도핑될 수 있다. 상기 제1 및 제2 트렌치 안에 제1 및 제2 절연 전극도 형성될 수 있다. 이러한 제1 및 제2 절연 전극은 삼-단자 소자의 트렌치-타입 소오스 전극을 구성할 수 있다.
제2 도전형(예를 들어 P-형)의 제1 및 제2 베이스 영역도 상기 메사 안에 형 성된다. 이러한 베이스 영역은 바람직하게 상기 제1 및 제2 트렌치의 측벽에 각각 인접하여 확장한다. 고농도로 도핑된 제1 도전형의 제1 및 제2 소오스 영역도 상기 제1 및 제2 베이스 영역 안에 각각 형성된다. 상기 메사 상에서 확장하는 절연 게이트 전극이 형성된다. 상기 상부 표면이 상기 절연 게이트 전극과 상기 제1 및 제2 베이스 영역 사이의 계면을 정의하도록 상기 절연 게이트 전극이 패터닝된다. 상기 절연 게이트 전극에 충분한 크기의 게이트 바이어스를 인가함으로써, 반전층 채널이 순방향 온-상태 전도 동안에 제1 및 제2 베이스 영역 안에서 형성된다.
제1 도전형 전이 영역도 상기 메사 안에 형성된다. 이 전이 영역은 상기 제1 및 제2 베이스 영역 사이에서 확장하고, 상기 절연 게이트 전극과의 계면으로 확장한다. 상기 전이 영역은 상기 드리프트 영역과 비정류 접합을 형성하며, 상기 상부 표면에 대해 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진다. 상기 도핑 프로파일은 상기 상부 표면에 대한 제1 깊이에서 최고 도핑 농도를 가지는데, 상기 제1 깊이는 상기 상부 표면에 대해 약 0.2 내지 0.5 미크론 범위에서 확장할 수 있다. 상기 제1 깊이와 상기 상부 표면 사이에서 상기 도핑 프로파일은 상기 상부 표면 방향 쪽으로 단조 감소하는 것이 바람직하다. 이렇게 단조 감소하는 프로파일의 기울기는 바람직하게는 3×1021cm-4보다 크다. 상기 제1 깊이에서 "매몰(buried)" 피크가 성립되는 것은 소정 도즈와 에너지 레벨에서 한번의 이온주입 단계를 수행하거나 소정 도즈와 서로 다른 에너지 레벨로 여러 번 이온주입하는 단계를 수행하여 달성될 수 있다. 상기 전이 영역에서의 제1 도전형 도펀트 최고 농도는 상기 상부 표면에서의 상기 전이 영역 도펀트 농도보다 적어도 2 배 큰 것이 바람직하다. 보다 바람직하게는, 상기 전이 영역에서의 제1 도전형 도펀트 최고 농도는 상기 상부 표면에서의 상기 전이 영역 도펀트 농도보다 적어도 10 배 크다.
제1 실시예에 따른 전력 소자의 바람직한 견지에 따르면, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도(제1 깊이에서의 농도)와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm -2 범위 안에, 더욱 바람직하게는 약 3.5×1012cm-2 내지 약 6.5×1012cm-2 범위 안에 있다. 집적된 멀티-셀 소자 안의 단위 셀 디자인에 따라, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 전이 영역과 상기 드리프트 영역 사이의 비정류 접합의 너비를 곱한 값은 1×1012cm-2 내지 7×1012cm-2 범위 안에 있을 수 있다. 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비 그리고 상기 메사의 너비를 곱한 값은 2×1015cm-1보다 작은 레벨로 설정될 수 있다. 상기 드리프트 영역 메사 안에서의 충분한 전하 커플링을 달성하기 위해, 상기 드리프트 영역 메사 너비와 상기 전이 영역 아래로 확장하는 상기 드리프트 영역 메사 부분 안의 제1 도전형 전하 양의 곱은 2×109cm-1 내지 2×10 10cm-1 범위 안에 있다.
제1 실시예의 다른 견지에 따르면, 상기 전이 영역의 마주보는 측면 상에서 상기 메사 안으로 확장하는 고농도 도핑된 제2 도전형 차폐 영역을 포함시킴으로써 순방향 온-상태 및 역방향 블록킹 특성을 향상시킬 수 있다. 특히, 제2 도전형의 제1 차폐 영역은 상기 제1 베이스 영역과 상기 드리프트 영역 사이에서 확장하며 상기 제1 베이스 영역보다 고농도로 도핑된 것이다. 유사하게, 제2 도전형의 제2 차폐 영역은 상기 제2 베이스 영역과 상기 드리프트 영역 사이에서 확장하며 상기 제2 베이스 영역보다 고농도로 도핑된 것이다. 순방향 온-상태 및 역방향 블록킹 동작 모드 동안에 공핍되도록, 상기 제1 및 제2 차폐 영역은 상기 전이 영역과 각각 P-N 정류 접합을 형성한다. 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 및 제2 차폐 영역 사이 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 오게 함으로써, 높은 항복 전압 능력도 달성할 수 있다.
본 발명의 제2 실시예에 따른 집적 종형 전력 소자는, 순방향 온-상태 전류를 제공하는 활성 단위 셀과, 순방향 온-상태 전도 동안에 상기 활성 셀로부터 발생된 열을 제거하며 등가 최대 역방향 블록킹 전압을 지지하는 더미 셀을 포함하는 것이 바람직하다. 제2 실시예에 따르면, 각각의 집적 단위 셀은 하나의 활성 셀과 하나 이상의 더미 단위 셀을 포함할 수 있다. 제1 및 제2 트렌치에 추가하여, 상기 반도체 기판 안에 제3 트렌치가 형성될 수 있다. 상기 제1 및 제2 트렌치는 내부에 활성 단위 셀이 형성되는 활성 메사를 정의하고, 상기 제2 및 제3 트렌치는 내부에 더미 단위 셀이 형성되는 더미 메사를 그들 사이에 정의한다. 바람직하게는 더미 차폐 영역과 함께 제2 도전형의 더미 베이스 영역이 상기 더미 메사 안에 형성된다. 상기 더미 베이스와 차폐 영역은 바람직하게는 상기 더미 메사를 지나 확장하여 상기 활성 단위 셀 내부에서 상기 제1 및 제2 소오스 전극과 전기적으로 연결될 수 있다. 하나 이상의 더미 단위 셀이 형성되는 경우에 그 내부에 활성 단위 셀이 형성되는 메사의 너비를 더미 단위 셀 각각이 내부에 형성되는 각 더미 메사의 너비와 동일하게 만듦으로써 균일한 역방향 블록킹 전압 특성을 달성할 수 있다. 대신에, 그리고 제3 더미 베이스 영역을 대체하여, 상기 더미 메사의 상부 표면 상에 필드 플레이트 절연막을 형성할 수 있으며 제3 절연 전극이 상기 제3 트렌치 안에 형성될 수 있다. 상기 소오스 전극은 상기 필드 플레이트 절연막 상에서 확장할 수 있으며 상기 트렌치 안에서 상기 제1, 제2 및 제3 절연 전극과 전기적으로 연결된다. 더미 베이스 영역을 사용하는 대신에 상기 더미 메사 상에 필드 플레이트 절연막이 형성되는 경우에, 상기 제1 및 제2 트렌치 사이의 간격은 최대 블록킹 전압을 지지하기 위해 상기 제2 및 제3 트렌치 사이의 간격과 반드시 동일해질 필요는 없다.
본 발명의 추가적인 실시예들은 종형 전력 소자를 제조하는 방법도 포함한다. 이러한 방법은 바람직하게는 반도체 기판 표면에 인접하여 확장하는 제1 도전형의 드리프트 영역을 내부에 가진 상기 반도체 기판 표면으로 제1 도즈와 제1 에너지 레벨로 제1 도전형 전이 영역 도펀트를 주입하는 단계를 포함한다. 그런 다음, 상기 표면 상에 절연 게이트 전극을 형성한다. 상기 절연 게이트 전극은 상기 주입된 전이 영역 도펀트 반대편으로 확장하도록 패터닝되는 것이 바람직하다. 제2 도전형으로 된 차폐 영역 도펀트를 제2 도즈 및 제2 에너지 레벨로 상기 표면 으로 주입한다. 이 이온주입 단계는 상기 게이트 전극을 이온주입 마스크로 사용함으로써, 상기 게이트 전극에 대해 자기정렬되는 방식으로 수행하는 것이 바람직하다. 상기 게이트 전극을 이온주입 마스크로 사용하여, 제2 도전형으로 된 베이스 영역 도펀트도 제3 도즈 및 제3 에너지 레벨로 상기 표면으로 주입한다. 따라서, 상기 베이스와 상기 차폐 영역 도펀트는 서로에 대해 자기정렬된다.
다음에 열처리 단계를 수행하여, 상기 주입된 전이, 차폐 및 베이스 영역 도펀트를 상기 기판 안으로 확산시켜서, 전이 영역, 상기 전이 영역의 마주보는 측면들 상에 제1 및 제2 차폐 영역, 및 상기 전이 영역의 마주보는 측면들 상에 제1 및 제2 베이스 영역을 정의한다. 상기 전이 영역은 상기 드리프트 영역 안으로 확장하고 상기 표면에 대해 리트로그레이드된 제1 도전형 도핑 프로파일을 가진다. 이러한 리트로그레이드 프로파일은 상기 표면 충분히 아래에 매몰 최고 도펀트 농도를 성립함으로써 달성된다. 상기 제1 및 제2 차폐 영역은 상기 전이 영역과 각각 P-N 정류 접합을 형성하며, 상기 제1 및 제2 베이스 영역도 상기 전이 영역과 각각 P-N 정류 접합을 형성한다. 상기 베이스 및 차폐 영역 도펀트에 관계된 도즈와 주입 에너지는 상기 차폐 영역이 상기 베이스 영역에 대해 보다 고농도로 도핑되며 상기 기판 안으로 더 깊이 확장하도록 선택된다.
이 실시예의 바람직한 견지에 따르면, 상기 제1 도즈와 에너지 레벨 및 상기 확산 단계의 지속 시간은 상기 전이 영역 안의 제 1 도전형 도펀트 최고 농도와 상기 제1 및 제2 차폐 영역 사이에서 측정된 상기 전이 영역 너비의 곱이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있도록 하기에 충분한 크기이다. 최고 농도의 깊이들을 상기 표면에 대해 측정하였을 때, 상기 제1 및 제2 에너지 레벨은 상기 전이 영역 안의 제2 도전형 도펀트 최고 농도의 깊이가 상기 전이 영역 안의 제1 도전형 도펀트 최고 농도 깊이의 10% 이내에 오도록 하는 레벨로 설정될 수 있다.
상기 차폐 영역 도펀트를 주입하는 단계 전에, 상기 반도체 기판 안에 트렌치들을 형성하고 상기 트렌치들을 트렌치 절연막으로 라이닝(lining)하는 단계가 올 수 있다. 상기 트렌치 절연막 상에는 도전 영역들도 형성된다. 이와 같은 트렌치 관련 단계들은 상기 전이 영역 도펀트를 주입하는 단계 전에 수행될 수 있다. 그럴 경우, 상기 전이 영역 도펀트는 상기 트렌치들 안의 상기 도전 영역 및 상기 트렌치들 사이에 정의된 메사 안으로 주입하는 것이 바람직하다. 이 실시예의 다른 바람직한 견지에 따르면, 상기 소오스 콘택의 모양을 개선하여 상기 전력 소자 안의 최대 온-상태 전류 밀도를 증가시키기 위한 단계도 수행될 수 있다. 특히, 상기 트렌치 절연막을 에치백하여 상기 소오스, 베이스 및 차폐 영역을 노출시킨 후, 상기 도전 영역과 오믹 콘택하는 소오스 콘택, 그리고 소오스, 베이스 및 차폐 영역과 각 트렌치의 측벽 상에서 오믹 콘택하는 소오스 콘택을 형성함으로써 트렌치 측벽 상에 상기 소오스 콘택을 형성한다.
본 발명의 다른 실시예에 따른 종형 전력 MOSFET은 제1 도전형의 드리프트 영역을 내부에 가진 반도체 기판과 상기 반도체 기판의 제1 표면 상에서 확장하는 절연 게이트 전극을 포함한다. 상기 반도체 기판 안에서 확장하는 제2 도전형의 제1 베이스 차폐 영역이 제공된다. 상기 제1 베이스 차폐 영역은 상기 절연 게이트 전극의 제1 단부에 대해 제1 측면 길이를 가진다. 제2 도전형의 제1 베이스 영역도 상기 기판 안에 제공된다. 상기 제1 베이스 영역은 상기 제1 베이스 차폐 영역과 상기 제1 표면 사이에서 확장한다. 상기 제1 베이스 영역은 상기 절연 게이트 전극의 상기 제1 단부에 대해 상기 제1 측면 길이보다 작은 제2 측면 길이를 가진다. 상기 전력 소자는 상기 제1 베이스 영역 안에서 상기 제1 베이스 영역과 P-N 접합을 형성하는 제1 도전형 제1 소오스 영역도 포함한다. 상기 드리프트 영역과 상기 절연 게이트 전극 반대편으로 확장하는 상기 제1 표면 일부 사이에서 확장하는 제1 도전형의 전이 영역이 제공된다. 상기 전이 영역은 상기 제1 베이스 영역 및 상기 제1 베이스 차폐 영역과 정류 접합을 형성한다. 상기 전이 영역의 상부는 내부에 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진다. 상기 전이 영역은 상기 제1 표면에 대한 제1 깊이에서 제1 도전형 도펀트 최고 농도를 가질 수 있다.
상기 기판 안에 제2 베이스 영역 및 제2 베이스 차폐 영역도 제공될 수 있다. 특히, 상기 제1 및 제2 베이스 영역은 상기 절연 게이트 전극의 마주보는 제1 및 제2 단부에 자기정렬되어 상기 제1 표면에 인접하여 확장하는 상기 전이 영역의 상부의 서로 마주보는 측면과 각각 P-N 접합을 형성할 수 있다. 상기 제1 및 제2 베이스 차폐 영역은 상기 제1 및 제2 베이스 영역보다 고농도로 도핑되고 상기 반도체 기판 안으로 서로를 향해 횡방향으로 확장함으로써, 상기 제1 표면에 대한 제2 깊이에서 상기 전이 영역의 상부 영역의 네크(neck)를 최소 너비로 제한한다. 상기 제2 깊이는 약 0.25 미크론보다 큰 것이 바람직하다. 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값은 약 1×1012cm-2 내지 약 7×1012cm-2 범위 안에 있는 것이 바람직하며, 보다 바람직하게는 약 3.5×1012cm-2 내지 약 6.5×1012cm-2 범위 안에 있다.
이러한 종형 MOSFET을 제조하는 방법은 반도체 기판 내부에 제1 도전형의 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하는 제1 도전형 전이 영역을 형성하는 단계를 포함한다. 상기 제1 표면 상에 절연 게이트 전극을 형성한다. 상기 게이트 전극을 형성한 후에, 상기 게이트 전극을 이온주입 마스크로 사용하여, 제2 도전형으로 된 베이스 차폐 영역 도펀트를 높은 도즈 및 높은 에너지 레벨로 상기 전이 영역의 상부 영역에 주입한다. 주입된 베이스 차폐 영역 도펀트의 최고 농도는 상기 제1 표면으로부터 충분히 이격되어, 여기에 개시된 특성을 가진 매몰 베이스 차폐 영역이 형성될 수 있다. 상기 반도체 기판은 어닐링되어 상기 베이스 차폐 영역 도펀트를 수직으로는 상기 전이 영역 안으로 부분적으로 확산시키고 수평으로는 상기 게이트 전극 하부로 부분적으로 확산시킨다. 이러한 어닐링 단계는 제1 및 제2 중간 차폐 영역을 정의한다. 제2 도전형으로 된 베이스 영역 도펀트를 낮은 도즈 및 낮은 에너지 레벨로 상기 제1 및 제2 중간 차폐 영역에 주입한다. 이 이온주입 단계 동안에, 자기정렬된 모양을 형성하기 위해, 상기 게이트 전극을 이온주입 마스크로 다시 사용한다. 상기 반도체 기판을 어닐링하여 상기 베이스 영역 도펀트를 수직으로는 상기 기판 안으로 확산 시키고 수평으로는 상기 제1 면을 따라 상기 게이트 전극 하부로 확산시켜서 제1 및 제2 베이스 영역을 정의하는 단계를 수행한다. 이러한 어닐링 단계 동안에, 상기 베이스 차폐 영역 도펀트도 상기 기판 안에서 끝까지 충분히 수직 수평으로 확산된다. 일찍이 이온주입되고 여러 번 어닐링 단계를 거치기 때문에, 주입된 베이스 차폐 영역 도펀트의 최초 최고 농도에 해당하는 깊이에 대응되는 깊이에서 상기 전이 영역의 상부 영역의 네크를 최소 너비로 제한하는 제1 및 제2 차폐 영역이 달성된다. 다음으로, 상기 제1 및 제2 베이스 영역 안에 제1 및 제2 소오스 영역을 각각 형성한다.
도 1은 본 발명의 제1 실시예에 따른 종형 전력 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 종형 전력 소자의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 종형 전력 소자의 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 종형 전력 소자의 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 종형 전력 소자의 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 종형 전력 소자의 단면도이다.
도 7은 본 발명의 제7 실시예에 따른 종형 전력 소자의 단면도이다.
도 8a는 에너지를 달리 하여 전이 영역 도펀트 이온주입을 여러 번 수행하여 얻은 것으로, 도 1의 실시예의 전이 영역을 가로지르는 바람직한 수직 리트로그레이드 도핑 프로파일을 그래프적으로 도시한다.
도 8b는 도 1의 실시예의 소오스, 베이스 및 차폐 영역을 가로지르는 바람직 한 수직 도핑 프로파일을 그래프적으로 도시한다.
도 9a 내지 도 9k는 도 5의 종형 전력 소자를 제조하는 바람직한 방법을 설명하는 중간 단계 구조물의 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 종형 전력 소자의 단면도이다.
도 11은 본 발명의 다른 실시예에 따라, 소오스 전극에 전기적으로 연결된 더미 게이트 전극을 포함하는 종형 전력 소자의 단면도이다.
도 12는 종래 이중-확산 전력 MOSFET의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 종형 전력 소자 단위 셀의 단면도이다.
도 14a 내지 도 14g는 도 13의 소자를 제조하는 방법을 설명하는 중간 단계 구조물의 단면도들이다.
이하에서는 본 발명의 바람직한 실시예들을 나타낸 첨부 도면들을 참조하여 본 발명을 보다 충분하게 설명한다. 그러나, 본 발명은 여러 가지 다른 형태로 구현될 수 있으며, 본 발명의 범위가 아래에서 나타낸 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 그 보다, 본 발명의 실시예는 이 공개를 철저하고 완전하게 하고, 당업계에서 숙련된 자에게 본 발명을 충분히 전달하기 위해 제공되어지는 것이다. 동일한 참조번호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 층과 영역은 개략적으로 그려진 것이다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 어떤 층이 반도체 기판 또는 다른 층의 "상"에 있다라고 기 재되는 경우에, 상기 어떤 층은 상기 반도체 기판 또는 다른 층에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다. 나아가, "제1 도전형"과 "제2 도전형"이라는 용어는 N 또는 P-형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에서 동일한 참조부호는 동일한 요소를 의미한다.
이제 도 1을 참조하면, 본 발명의 제1 실시예에 따른 집적 종형 전력 소자(10)는 반도체 기판 안에 나란히 배열된 활성 종형 전력 소자 단위 셀을 여러 개 포함한다. 도시된 바와 같이, 전력 소자(10)는 고농도로 도핑된 제1 도전형(N+로 표기) 드레인 영역(100)과, 상기 드레인 영역(100)과 비정류 접합을 형성하는 제1 도전형 드리프트 영역(102)을 포함한다. 드레인 전극(136)도 드레인 영역(100)과 오믹 콘택하게 형성되어 있다. 드레인 영역(100)은 약 10 미크론 내지 약 500 미크론 사이의 두께를 가질 수 있다. 드리프트 영역(102)은 불균일하게 도핑되는 것이 바람직하다. 특히, 드리프트 영역(102)은 상기 비정류 접합으로부터 드리프트 영역(102)의 제1 표면(102a)까지로 확장하는 방향을 따라 단조 감소하는 경사 도핑 프로파일을 가지는 것이 바람직하다. 이렇게 경사진 도핑 프로파일은 바람직하게는 약 1×1017 내지 2.5×1017㎝-3 사이의 범위를 가진 최대 드리프트 영역 도펀트 농도에서부터 최소 도펀트 농도까지 감소하는 선형 경사 도핑 프로파일일 수 있다. 따라서, 드레인 영역(100)이 약 1×1019㎝-3 이상의 레벨로 도핑된다면, 상기 비정류 접합은 급격한 비정류 접합이 될 것이다. 드리프트 영역(102) 안 의 상부 영역은 약 1×1016㎝-3 레벨로 균일하게 도핑될 수 있고 상기 드리프트 영역(102)에서 균일하게 도핑된 상부 영역은 약 0.5 내지 약 1.0㎛ 범위의 두께를 가질 수 있다.
여러 개의 트렌치(104)가 드리프트 영역(102) 안에 형성될 수 있다. 트렌치가 형성되는 경우라면, 트렌치(104)는 드리프트 영역(102) 안에서 평행한 띠-모양 트렌치처럼 나란하게 형성되는 것이 바람직하다. 그러나, 다른 트렌치 모양(예를 들면, 아치형, 구불구불한 모양, 링 및 육각형을 포함하는 다각형 등) 또한 사용될 수 있다. 여기에 설명하는 바와 같이, 단면상에서 영역들이 별개 영역으로 보이는 경우에 그 영역들은 별개 영역으로 정의될 것이다. 도시한 바와 같이, 각각의 트렌치 쌍은 그들 사이에 드리프트 영역 메사(102b)를 정의하는 것이 바람직하다. 전기적 절연막(106)도 트렌치(104)의 측벽과 바닥 상에 형성된다. 이러한 "트렌치" 절연막(106)은 약 3000Å의 두께를 가질 수 있으나, 그 두께는 다른 무엇보다 전력 소자(10)의 등급에 따라 변할 수 있다. 전기적 절연막(106)은 실리콘 산화막 또는 다른 일반적인 유전체일 수 있다. 각각의 트렌치(104)는 각각의 전기적 절연막(106)에 의해 드리프트 영역(102)으로부터 전기적으로 절연된 도전 영역(110)으로 채워지는 것이 바람직하다. 도전 영역(110)은 소오스 전극(138)에 의해 서로간에 전기적으로 연결된 트렌치-타입 전극을 구성할 수 있다. 이 소오스 콘택/전극(138)은 도시된 바와 같이, 드리프트 영역(102)의 제1 표면(102a) 상에서 확장할 수 있다.
드리프트 영역 메사(102b)에서 균일하게 도핑된 상부 영역은 각각 제1 도전형의 전이 영역(130)을 구성함이 바람직하다. 전이 영역(130)은 드리프트 영역(102) 각각과 비정류 접합을 형성하고, 두께에 따라, 드리프트 영역(102)의 균일하게 도핑된 상부 영역 또는 드리프트 영역(102)의 경사 도핑 부분과 비정류 접합을 형성할 수 있다. 예를 들어, 드리프트 영역(102)에서 균일하게 도핑된 상부 영역은 제1 표면(102a)에 대해 약 1.0㎛의 두께를 가질 수 있고 전이 영역(130)은 상기 제1 표면(102a)에 대해 약 0.7 ㎛의 두께를 가질 수 있다. 뿐만 아니라, 본 발명의 바람직한 견지에 따르면 각각의 전이 영역(130)은 제1 표면(102a)에 대해 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진다. 특히, 상기 전이 영역의 제1 깊이에서의 제1 도전형 도펀트 최고 농도는 상기 리트로그레이드 제1 도전형 도핑 프로파일의 상기 제1 표면(102a)에서의 농도보다 적어도 2 배 크다. 보다 바람직하기로는, 상기 전이 영역의 제1 도전형 도펀트 최고 농도는 상기 제1 도전형 도핑 프로파일의 상기 제1 표면에서의 농도보다 적어도 10 배 크다. 다른 바람직한 견지에 따르면, 리트로그레이드 제1 도전형 도핑 프로파일의 적어도 일부의 기울기는 3×1021cm-4보다 크다. 전이 영역(130) 안의 도핑 프로파일도 최고 농도에서부터 전이 영역(130)과 드리프트 영역(102) 사이의 비정류 접합으로까지 하강하는 방향으로 확장하는 고농도-저농도로 경사진 프로파일을 포함한다. 바람직한 도핑 프로파일은 비교적 높은 도즈와 에너지 레벨에서 한번의 이온주입 단계를 수행하거나 여러 번의 이온주입 단계를 수행하여 달성될 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 전이 영역 도핑 프로파일의 비교적 넓은 피크는 약 1.0 미크론의 고유 확산 길이를 가지는 도펀트를 사용하고 제1, 제2 및 제3 주입 깊이를 약 0.15, 0.3 및 0.45 미크론에 형성하기 위한 각각의 에너지(동일하거나 유사한 도즈 레벨)에서 세 번의 이온주입 단계를 수행함으로써 얻을 수 있다.
도시된 바와 같이, 게이트 전극(118)이 제1 표면(102a) 상에 형성된다. 이 게이트 전극(118)은 띠-모양일 수 있으며 트렌치-타입 전극(110)에 평행하게 확장될 수 있다. 도시된 바와 같이, 게이트 전극(118)은 바람직하게 절연 게이트 전극(예를 들어 MOS 게이트 전극)을 구성한다. 각 드리프트 영역 메사(102b) 안의 영역(130, 133, 126 및 128)을 트렌치(104) 측벽에 대해 90도 회전시킨 상태에서, 게이트 전극(118)은 트렌치-타입 전극(110)의 길이 방향에 수직인 길이 방향으로 확장될 수 있다. 종형 전력 소자(10)는 또한 드리프트 영역 메사(102b) 안에 서로 이격된 위치에 형성된 고농도 제2 도전형(P+로 표시) 차폐 영역(128)을 포함한다. 이러한 차폐 영역(128)은 바람직하게는 게이트 전극(118)에 자기정렬되어 있다. 각각의 차폐 영역(128)은 바람직하게는 전이 영역(130)의 측면, 드리프트 영역 메사(102b)(또는 전이 영역(130)의 테일(tail)) 각각과 P-N 정류 접합을 형성한다. 본 발명의 바람직한 견지에 따르면, 각 차폐 영역(128) 안의 제2 도전형 도펀트 최고 농도는 각 전이 영역(130) 안의 제1 도전형 도펀트 최고 농도와 거의 동일한 깊이(제1 표면(102a)으로부터의 깊이)에 형성된다. 제2 도전형(P로 표기) 베이스 영역(126)도 각각의 드리프트 영역 메사(102b) 안에 형성된다. 각각의 베이스 영역(126)은 바람직하게는 게이트 전극(118)에 자기정렬된다. 고농도로 도핑된 제1 도전형(N+로 표시) 소오스 영역(133)도 도시된 바와 같이 각각의 베이스 영역(126) 안에 형성된다. 제1 표면(102a)에서 소오스 영역(133)과 전이 영역(130)의 각 에지 사이의 간격은 전력 소자(10)의 채널 길이를 정의한다. 이러한 소오스 영역(133)은 소오스 전극(138)과 오믹 콘택한다. 소오스 전극(138)을 주변 드리프트 영역 확장부(102c) 상으로 확장시키고 필드 플레이트 절연 영역(125)을 사용하여 소오스 전극(138)을 주변 드리프트 영역 확장부(102c)로부터 전기적 절연시킴으로써 에지 터미네이션을 제공할 수도 있다.
각각의 드리프트 영역 메사(102b) 안의 (i) 한 쌍의 이격된 차폐 영역(128)과 (ii) 차폐 영역(128) 사이에서 확장하고 수직 리트로그레이드 도핑 프로파일을 가진 바람직한 전이 영역으로 이루어진 조합은, 멀티-셀 전력 소자(10)의 각각의 활성 단위 셀의 항복 전압 특성을 강화시킬 수 있다. 특히, 차폐 영역(128)은 전력 소자(10)가 역방향 전압을 블록킹할 때 P-베이스 리치-쓰루(reach-through) 효과를 충분히 억제하고 베이스 영역(126) 대신에 차폐 영역(128)을 지나는 역방향 전류를 초래함으로써 각각의 베이스 영역(126)을 "차폐"하도록 동작할 수 있다. 이러한 P-베이스 리치-쓰루 억제는 소자(10)의 채널 길이 감소를 가능케 한다. 뿐만 아니라, 전이 영역(130) 안의 바람직한 리트로그레이드 도핑 프로파일은 전력 소자(10)가 최대 역방향 전압을 블록킹하고 드리프트 영역 메사(102b)가 역방향 전압을 지지할 때에 전이 영역(130)의 완전 공핍을 가능케 한다.
전이 영역(130)의 완전 공핍은 순방향 온-상태 전도 동안에도 일어날 수 있다. 특히, 순방향 동작 동안의 완전한 공핍은 채널(전이 영역(130)의 에지에 인접 한 부분) 안에서의 전압이 절연 게이트 전극(118) 상에서의 게이트 전압과 동일해지기 전에 일어나는 것이 바람직하다. 여기에 사용되었듯이, 전이 영역이 "완전히 공핍"된다는 것은 전이 영역(130)을 수직으로 가로질러 확장된 순방향 전류 경로의 JFET(제이펫) 방식 핀치-오프를 제공할 수 있을 정도로 적어도 전이 영역이 충분히 공핍된다는 의미로 해석되어야 한다. 충분한 공핍을 얻기 위하여, 비교적 높게 도핑된 제2 도전형(예를 들면 P+)의 차폐 영역(128)이 전이 영역(130) 가까이에 그리고 전이 영역(130)의 마주보는 측면 상에 제공된다. 순방향 온-상태 전도 동안에 상기 채널 안에서의 전압이 증가함에 따라, 전이 영역(130)은 점점 더 공핍되어 그 안에서 JFET 방식 핀치-오프가 일어난다. 전이 영역(130) 안에서의 이 JFET 방식 핀치-오프는 상기 채널의 드레인측 전압(Vcd)이 게이트 전압과 같아지기 전에 (예를 들어 Vcd≤Vgs) 발생하도록 디자인될 수 있다. 예를 들어, 상기 MOSFET은 0.1≤ V cd ≤0.5V와 Vgs = 4.0V일 때 상기 전이 영역이 완전히 공핍되도록 디자인될 수 있다. 바람직한 전이 영역(130)의 사용은 전력 소자(10) 내부의 전계 효과 트랜지스터의 채널이 순방향 온-상태 전도동안 선형 동작 모드에서 동작하는 것과 동시에, 상기 트랜지스터의 드레인 영역이 동작의 속도 포화 모드에서 동작하도록 할 수 있다. 유사한 동작 모드를 보이는 다른 전력 소자는 2000년 6월 23일에 출원되고 본 양수인에게 양도된 미국특허출원 제09/602,414호, "MOSFET Devices Having Linear Transfer Characteristics When Operating in Velocity Saturation Mode and Methods of Forming and Operating Same"에 개시되어 있으며, 그 개시 내용은 여기 에 원용되어 통합된다.
도 1의 소자에 대하여, 트렌치 깊이가 4.7 미크론이고 트렌치 너비가 1.1 미크론이며 메사 너비가 1.9 미크론인 단위 셀의 경우에 대해 시뮬레이션을 수행하였다. 3000Å의 측벽 산화막 두께를 사용하였다. 드리프트 영역은 6 미크론의 두께를 가지고 드리프트 영역 안에 균일하게 도핑된 상부 영역은 0.5 미크론의 두께를 가졌다. 전이 영역 안에 균일하게 도핑된 상부 영역 안의 제1 도전형 도펀트의 농도는 1×1016㎝-3으로 설정하였고 드레인 영역은 5×1019㎝-3 의 인(P) 도핑 농도를 가졌다. 게이트 산화막 두께는 250Å으로 설정하였고 0.9 미크론의 총 게이트 길이(메사를 가로지르는 길이)를 사용하였다. 차폐, 베이스 및 소오스 영역의 너비(측벽에 대한 너비)는 각각 0.65, 0.65 및 0.45 미크론이었으며, 채널 길이는 0.2 미크론이었다. 전이 영역의 두께(전이 영역 안의 최고 농도의 깊이에서의 두께)는 0.6 미크론으로 정하였다. 소오스, 베이스, 차폐 및 전이 영역의 깊이와, 그들의 최고 농도는 다음의 표 1과 도 8a 및 도 8b로부터 얻을 수 있는데, 여기서 피크 Nd와 피크 Na는 도너 및 억셉터의 최고 농도이다.
영역 이온주입 에너지(KeV) 이온주입 도즈(cm-2) 도펀트 피크 Nd,acm-3
N+ 소오스 40-50 1-5×1015 P, As 1×1020
P- 베이스 40-50 1-5×1013 B 2×1018(표면) 4×1017(채널 최대)
P+ 차폐 100 1-5×1014 B 5×1018
-전이 200 1-10×1012 P 1.3×1017
상술한 특징에 기초하고 전이 영역에서의 최고 도펀트 농도(PeakTR)의 변동 및 전이 영역의 너비(WTR)를 포함하여, 후술하는 표 2 및 표 3의 시뮬레이션 항복 전압을 얻었다. 소자 시뮬레이션을 수행하는 데에 Avant!TM 사에 의해 공급되는 MediciTM 시뮬레이션 소프트웨어를 사용하였다.
WTR(㎛) (PeakTR)(cm-3) BV(volts) Q(#/cm2)
0.5 0.4×1017 80 0.2×1013
0.5 0.7×1017 80 0.35×1013
0.5 1.2×1017 79 0.6×1013
0.5 1.3×1017 78 0.65×1013
0.5 1.4×1017 62 0.7×1013
0.5 1.6×1017 35 0.8×1013
0.5 1.9×1017 20 0.95×1013
0.5 2.5×1017 9 1.25×1013
WTR(㎛) (PeakTR)(cm-3) BV(volts) Q(#/cm2)
0.3 1.4×1017 80 0.42×1013
0.4 1.4×1017 80 0.56×1013
0.5 1.4×1017 62 0.7×1013
0.6 1.4×1017 37 0.84×1013
0.7 1.4×1017 24 0.98×1013
발명자에 의해 결정되고 표 2 및 표 3의 시뮬레이션 결과에 나타낸 것과 같이, 전이 영역 안의 제1 도전형 도펀트의 최고 농도(제1 깊이에서의 농도)와 제1 깊이에서의 전이 영역의 너비를 곱한 값이 바람직한 범위, 즉 약 1×1012cm-2 내지 약 7×1012cm-2 범위 안에, 더욱 바람직하게는 약 3.5×1012cm-2 내지 약 6.5×1012cm-2 범위 안에 오게 함으로써, 높은 항복 전압을 가진 전력 소자를 제공할 수 있다. 여기서 보다 바람직한 좁은 범위는 높은 항복 전압과 뛰어난 온-상태 저항 특성을 가진 소자를 초래할 수 있다. 집적된 멀티-셀 소자 안의 단위 셀 디자인에 따라, 전이 영역 안의 제1 도전형 도펀트의 최고 농도와 전이 영역과 드리프트 영역 사이의 비정류 접합의 너비를 곱한 값은 약 1×1012cm-2 내지 약 7×1012cm -2 범위 안에 있을 수도 있다. 전이 영역 안의 제1 도전형 도펀트의 최고 농도와 제1 깊이에서의 전이 영역의 너비 그리고 메사의 너비를 곱한 값은 약 2×1015cm-1보다 작은 레벨로 설정될 수도 있다. 드리프트 영역 메사 안에서의 충분한 전하 커플링을 달성하기 위해, 드리프트 영역 메사 너비와 전이 영역 아래로 확장하는 드리프트 영역 메사 부분 안의 제1 도전형 전하 양의 곱은 약 2×109cm-1 내지 약 2×1010 cm-1 범위 안에 있는 것이 바람직하다.
도 2 내지 도 7을 참조하면, 본 발명의 추가적인 실시예에 따른 전력 소자는 도 2의 멀티-셀을 가진 전력 소자(20)를 포함한다. 이 소자(20)는 도 1의 소자(10)와 유사하나, 소오스 전극(138)과 드리프트 영역 확장부(102c) 사이에서 확장하는 쇼트키 정류 콘택에 의해 비평행한 다이오드가 제공된다. 도 3의 전력 소자(30)도 도 2의 전력 소자(20)와 유사하나, 더미 드리프트 영역 메사(102d) 안에 복수개의 더미 단위 셀이 형성되어 있다. 더미 차폐 영역(P+로 표시)과 더미 베이스 영역(P로 표시)도 더미 드리프트 영역 메사(102d) 안에 형성될 수 있다. 도시한 바와 같이, 더미 베이스 영역은 소오스 전극(138)에 전기적으로 콘택한다. 더미 베이스 영역과 더미 차폐 영역은 활성 단위 셀 안의 베이스 및 차폐 영역과 동시에 형성될 수 있다. 멀티-셀 전력 소자의 열 등급에 따라, 하나 이상의 더미 단위 셀이 각각의 활성 단위 셀로부터의 열 방출을 촉진하기 위해 제공될 수 있다.
도 4의 전력 소자(40)는 도 3의 전력 소자(30)와 유사하나, 더미 드리프트 영역 메사(102d)(순방향 온-상태 전도에 기여하지 않을 수도 있지만 바람직하게는 등가 역방향 항복 전압을 지지함)가 필드 플레이트 절연막(125)을 통해 소오스 전극(138)에 용량 결합되어 있다. 활성 단위 셀의 드리프트 영역 메사(102b)의 너비와 같아야 할, 도 3의 더미 드리프트 영역 메사(102d)의 너비와 대조적으로, 도 4의 더미 드리프트 영역 메사(102d)의 너비는 동일할 필요가 없다. 도 5의 전력 소자(50)는 도 2의 소자(20)와 유사하나, 트렌치 측벽 상의 전기적 절연막(106)이 리세스되어 소오스 전극(138)과 활성 단위 셀 내부의 소오스, 베이스 및 차폐 영역간의 직접 측벽 콘택을 가능케 한다. 이러한 직접 측벽 콘택을 성립하면, 베이스 영역에 직접 콘택을 제공하기 위해 제3 방향(미도시)으로 소오스 영역이 주기적으로 중단되어야 하는 조건을 감소하거나 바람직하게는 제거함으로써 소자(50)의 활성 영역을 증가시킬 수 있다.
도 6의 전력 소자(60)는 중심에 위치하는 베이스 영역(126a)과 차폐 영역(128a)을 가진 비교적 넓은 활성 드리프트 영역 메사(102b)를 도시한다. 전이 영역(130a)은 도 1 내지 도 5의 전력 소자(10 내지 50) 내부의 전이 영역(130)에 대해 상술한 것과 같은 특성을 가질 수 있다. 도 7의 전력 소자(70)는 도 6의 소자(60)와 유사하나, 도 6에서 중심에 위치한 베이스 영역(126a)과 차폐 영역(128a) 이 중심에 위치한 트렌치(104)에 의해 격리되어 있다. 도 10의 전력 소자(10')는 도 1의 전력 소자(10)와 유사하나, 각 활성 메사(102b) 상의 절연 게이트 전극(118)이 짧은 절연 게이트 전극(118a, 118b)의 쌍으로 대체되어 있다. 2.6 미크론의 너비를 가진 메사의 경우, 게이트 전극(118a, 118b)은 예를 들어 0.3 미크론의 길이를 가질 수 있다. 전이 영역(130)의 전체 너비 반대편으로 확장하는 하나의 연속적인 게이트 전극 대신에 짧은 게이트 전극의 쌍을 사용하는 것은 소자(10')의 게이트-드레인간 커패시턴스(Cgd)를 감소시킬 수 있고 고주파 전력 이득을 증가시킬 수 있다. 소오스 전극(138)도 도 10에 도시된 것과 같이, 게이트 전극(118a, 118b) 사이의 간격 안으로 확장한다. 게이트 전극(118a, 118b) 사이의 간격 안으로 확장하는 소오스 전극(138) 부분은 약 0.2 미크론의 길이를 가질 수 있다. 소오스 전극(138)과 전이 영역(130) 사이에서 직접 확장하는 절연체는 게이트 산화막일 수 있고 약 100Å 내지 약 1000Å 사이의 두께를 가질 수 있다. 게이트 전극(118a, 118b)의 측벽과 소오스 전극(138) 사이에서 확장하는 측벽 절연체도 약 1000Å 내지 약 5000Å 사이의 두께를 가질 수 있으나, 다른 측벽 절연체 두께도 사용될 수 있다. 본 실시예의 다른 견지에 따르면, 게이트 전극(118a, 118b) 사이의 간격 안으로 확장하는 소오스 전극(138) 부분은 게이트 전극(118a, 118b)을 형성하기 위해 사용하는 도전층(예를 들어, 폴리실리콘)을 패터닝하여 형성할 수 있다. 특히, 제3 "더미" 게이트 전극(118c)이 전이 영역(130) 반대편으로 확장하도록 패터닝될 수 있다. 더미 게이트 전극(118c)을 사용하는 종형 전력 소자(10") 의 예가 도 11에 나타나 있다. 도 11의 소자(10")는 그 밖에는 도 10의 소자(10')와 유사하다. 제3 더미 게이트 전극(118c)과 소오스 전극(138) 사이의 전기적인 콘택은 일반적인 백-엔드(back-end) 공정 기술을 이용해서 형성할 수 있다.
65V 제품 등급을 가진 도 5의 종형 전력 소자를 제조하는 바람직한 방법을 설명할 것이다. 도 9a에 도시한 바와 같이, 이 방법은 제1 도전형(N으로 표시) 드리프트 영역(202)을 고농도로 도핑된 실리콘 기판(200)(예를 들어 N+ 기판) 상에 에피택셜하게 성장시키는 단계를 포함한다. 이 고농도로 도핑된 기판(200)은 약 1×1019cm-3보다 큰 제1 도전형 도핑 농도를 가질 수 있으며 약 500 미크론의 최초 두께 TS를 가질 수 있다. 에피택셜하게 성장시키는 단계는 드리프트 영역(202)에 제1 도전형 도펀트를 경사 방식으로 동시에 도핑하면서 수행하는 것이 바람직하다. 65V 제품 등급을 달성하려면, 실제 75V 블록킹 전압을 가진 종형 전력 소자가 요구된다. 이러한 블록킹 전압을 달성하기 위해, 약 4.5 내지 5 미크론의 깊이를 가진 트렌치가 일반적으로 필요하다. 이러한 깊이의 트렌치를 지지하려면, 약 6 미크론의 두께 Td를 가진 경사 도핑 드리프트 영역(202)이 필요할 수 있다. 바람직하기로는, 약 6 미크론의 두께를 가진 드리프트 영역(202)은 그 상부 표면에 균일하게 도핑된 영역을 포함한다. 이 균일하게 도핑된 영역은 약 0.5 내지 1.0 미크론 범위의 두께를 가질 수 있고 약 1×1016㎝-3의 균일한 레벨로 도핑될 수 있다. 드리프트 영역(202)의 경사 도핑 부분은 5.0 내지 5.5 미크론의 두께를 가질 수 있고 0.5 내 지 1.0 미크론의 깊이의 1×1016㎝-3의 레벨에서부터 예컨대 6.0 미크론 깊이의 적어도 약 5×1016㎝-3의 고농도 레벨로 경사지게 도핑될 수 있다. 드리프트 영역(202)은 기판(200)과 급격한 비정류 접합을 형성할 수 있다.
제1 에칭 마스크(미도시)를 사용한 일반적인 선택적인 식각 기술을 수행하여, 드리프트 영역(202) 안에 평행한 띠 모양의 트렌치(204)를 여러 개 정의한다. 다른 모양을 가진 트렌치(204)도 사용될 수 있다. 예를 들어, 서로 인접하여 있는 트렌치(204)의 쌍은 각각의 링-모양 트렌치의 마주보는 측벽을 대표할 수 있다. 트렌치(204)는 예를 들어 5 미크론의 깊이 Dt를 가질 수 있다. 인접한 트렌치(204)는 그들 사이에 드리프트 영역 메사(202b)를 정의할 수 있는데 각 메사(202b)의 너비 Wm은 인접한 트렌치(204)간의 간격에 의해 조절된다. 다음으로, 도 9b에 도시한 바와 같이, 트렌치(204)의 측벽과 바닥, 각 메사(202b)의 상부 표면(202a) 상에 얇은 열산화막(206)을 성장시킨다. 예를 들어, 얇은 산화막(206)은 습식 O2 분위기 안의 900℃의 온도에서 30분 동안 성장시킬 수 있다. 이러한 열적 성장 단계는 두께가 약 700Å인 산화막(206)을 초래할 수 있다. 이 얇은 산화막(206)은 식각에 관련된 결함을 제거함으로써, 트렌치(204) 측벽과 후속적으로 트렌치(204) 내부에 형성되는 영역간의 계면을 개선하는 데에 사용된다. 이러한 열산화막 성장 단계에 관계된 열적 부담(thermal budget)은 드리프트 영역(202) 안의 경사 도핑 프로파일을 크게 변경시키기에는 부족하여야 한다. 그러나, 각 메사(202b)의 표면(202a)에 서의 도핑 농도는 도펀트 편석(segregation)의 결과 증가한다. 두꺼운 콘포멀(conformal) 산화막(208)을 저온에서 증착하여 트렌치(204)의 측벽과 바닥 상에 전기적으로 절연된 스페이서를 형성한다. 65V 제품 등급을 위해서, 총 산화막 두께(열산화막과 증착 산화막을 합한 두께)는 3000Å일 수 있다.
이제 도 9c를 참조하면, 저온 CVD 공정을 이용하여 폴리실리콘막(210)을 콘포멀하게 증착할 수 있다. 이 막의 두께는 트렌치(204)를 채우기에 충분한 두께이어야 한다. 폴리실리콘막(210)은 10 Ω/square의 낮은 면 저항이 달성되도록 인-시튜로 (예컨대 인을 가지고) 도핑될 수 있다. 도 9d에 도시한 바와 같이, 통상의 식각 기술을 사용하여 증착 폴리실리콘막(210)을 에치백한다. 이러한 식각 단계의 시간은 충분히 길게 하여 트렌치(204) 안의 폴리실리콘 영역(210a)이 메사(202b)의 상부 표면(202a)과 동일 평면이 되게 한다. 이러한 에치백 단계는 식각 마스크 없이 수행할 수 있다. 이제 도 9e를 참조하면, 메사(202b) 상의 산화막은 선택적으로 제거하지만 드리프트 영역(202) 주변에 위치할 수 있는 필드 산화막 영역(미도시) 안의 산화막을 보존할 수 있는 제2의 마스크(미도시)를 사용하여 식각 단계를 수행한다. 이 제2 마스크는 도시된 복수개의 전력 소자를 단위 셀로 함유하는 집적된 전력 소자를 둘러싸는 외부 트렌치(미도시)의 경계 안에 식각 윈도우를 정의하도록 패터닝된 포토레지스트막을 포함할 수 있다.
도 9f에 도시한 바와 같이, 메사(202b)의 노출된 상부 표면 위로 차단 산화막으로서 얇은 패드산화막(212)을 성장시킨다. 이 얇은 패드 산화막(212)은 약 250Å의 두께를 가질 수 있다. 이 얇은 패드 산화막(212)은 습식 O2 분위기 안의 900℃의 온도에서 10분 동안 성장시킬 수 있다. 다음으로, 블랭킷 이온주입을 사용하여 제1 도전형 전이 영역 도펀트(214)를 주입한다. 특히, 상부 표면(202a)에 대해 리트로그레이드된 도핑 프로파일을 가진 전이 영역은 인(P) 도펀트를 200keV의 에너지 레벨과 5×1012cm-2인 바람직한 도즈 레벨로 주입하여 형성할 수 있다. 이러한 200keV의 에너지 레벨과 5×1012cm-2인 도즈 레벨은 약 0.25 내지 0.3 미크론의 피크 주입 깊이(NPID)와 약 1.3×1017cm-3인 피크 도펀트 농도를 가진 N-형 전이 영역을 초래할 수 있다.
도 9g를 참조하면, 패드 산화막(212)을 제거한 후 그 대신에 약 500Å의 두께를 가지는 게이트 산화막(216)을 형성한다. 이 게이트 산화막(216)은 습식 O2 분위기 안의 900℃의 온도에서 20분 동안 열 성장 단계를 수행하여 형성할 수 있다. 블랭킷 폴리실리콘막(218)을 증착한 다음 포토레지스트 마스크층(220)(제3 마스크)을 사용한 패터닝으로 복수개의 게이트 전극(218)을 정의한다. 일련의 자기정렬 이온주입 공정을 수행한다. 특히, 차폐 영역 도펀트(222)(예를 들어, 보론)를 100keV의 에너지 레벨과 1×1014cm-2인 도즈 레벨로 전이 영역 안에 주입하여 고농도로 도핑된 제2 도전형 자기정렬 차폐 영역을 형성할 수 있다. 열처리 후에 이러한 에너지 및 도즈 레벨은 궁극적으로 고유 확산 길이가 약 0.1 미크론이라고 할 경우 에, 약 0.3 미크론의 깊이에서 약 5×1018cm-3인 피크 보론 농도를 가진 차폐 영역을 초래할 수 있다. 이러한 차폐 영역(222)은 바람직하게는 게이트 전극(218)과 마스크층(220)을 이온주입 마스크로 하여 주입된다. 베이스 영역 도펀트(224)(예를 들어 보론)를 50keV의 에너지 레벨과 3×1013cm-2인 도즈 레벨로 차폐 영역 안에 주입하여 제2 도전형 자기정렬 베이스 영역을 형성할 수 있다. 메사(202b) 내부의 차폐 영역 도펀트(222)와 베이스 영역 도펀트(224)의 피크 농도 위치는 문자 "+"로 표시되어 있다. 차폐 영역 도펀트의 피크 농도는 0.25 내지 0.3 미크론의 깊이에서 3×1018cm-3과 동일할 수 있다. 이러한 깊이는 바람직하게 전이 영역 도펀트의 피크 깊이와 일치한다.
도 9h를 참조하면, 마스크층(220)을 제거한 다음 약 1000℃의 온도에서 약 60분간 드라이브-인(drive-in) 단계를 수행하여 자기정렬 베이스 영역(226)(P로 표시), 자기정렬 차폐 영역(228)(P+로 표시) 및 전이 영역(230)(N으로 표시)을 정의한다. 주입된 베이스, 차폐 및 전이 영역 도펀트의 측방향 및 아랫방향 확산을 야기하는 이러한 드라이브-인 단계는 여기에 개시된 방법 안에서 가장 높은 열적 사이클을 형성할 수 있다. 이 단계 동안에 드리프트 영역 안의 균일한 농도 프로파일과 경사진 농도 프로파일이 심하게 변경된다면 드라이브-인 단계에 관계된 열적 사이클 때문에 최초의 드리프트 영역 도핑 프로파일이 조정될 수 있다. 도 9h에 도시한 바와 같이, 이온주입 에너지와 드라이브-인 단계의 시간 및 온도는 P+ 차폐 영역(228)과 드리프트 영역(202) 사이의 P-N 접합의 깊이가 전이 영역(230)과 드리 프트 영역(202) 사이의 비정류 접합 깊이와 거의 같아지도록 선택될 수 있다. 그러나, 다른 깊이 또한 사용될 수 있다. P-N 접합의 깊이는 0.7 미크론과 동일할 수 있다.
도 9i를 참조하면, 게이트 전극(218)을 이온주입 마스크로 사용하여 제1 도전형 소오스 영역 도펀트(232)를 베이스 영역(226) 안으로 주입한다. 소오스 영역 도펀트(232)는 40keV의 에너지 레벨과 2×1014cm-2인 도즈 레벨로 주입할 수 있다. 도 9j에 도시한 바와 같이, 이온주입된 소오스 영역 도펀트(문자"-"로 표시)를 900℃의 온도에서 약 10분간 드라이브-인시켜 N+ 소오스 영역(233)을 정의한다. 이러한 이온주입 단계는 게이트 전극(218)과 제4 포토레지스트 마스크(미도시)를 이온주입 마스크로 사용하여 수행된다. 제4 포토레지스트 마스크는 도시된 단면에 대해 제3의 방향으로 P-베이스 영역에 대한 쇼트 위치를 정의하도록 패터닝될 수 있다. 통상의 절연체 증착, 측벽 스페이서 형성 및 패터닝 단계를 수행하여 복수개의 절연 게이트 전극(234)을 정의한다. 이러한 단계는 소오스 영역, P-베이스 영역, 상기 트렌치 안의 폴리실리콘 및 게이트 전극에 대한 콘택 윈도우를 정의하기 위해 수행할 수도 있다. 트렌치 상부 측벽을 라이닝하는 절연 영역(206/208)도 선택적으로 에치백되어 소오스, 베이스 및 차폐 영역의 측벽을 노출시킬 수 있다. 이러한 에치백 단계는 제4 포토레지스트 마스크를 사용하여 P-베이스 영역에 대한 쇼트를 정의할 필요성을 제거하며 따라서 주어진 수평 단위 셀 치수에 대해 순방향 온-상태 전도 영역의 증가를 초래한다. 도 9k에 도시한 바와 같이, 통상의 앞면 금속 증착과 패터닝 단계를 수행하여 소오스 콘택(238)과 게이트 콘택(미도시)을 형성할 수 있다. 도시한 바와 같이, 소오스 콘택(238)은 트렌치(204)의 상부 측벽을 따라 확장하면서, 소오스, 베이스 및 차폐 영역의 노출된 부분과 콘택한다. 기판(200)의 배면을 얇게 갈아 배면 금속 단계를 수행하려 드레인 콘택(236)을 정의한다.
본 발명의 또 다른 실시예에 따른 종형 전력 소자는 종래의 이중 확산 전력 MOSFET에 비해 개선된 점을 제공한다. 도 12에 도시한 바와 같이, 종래 이중 확산 MOSFET(300)의 단위 셀은 내부에 드리프트 영역(304)을 가진 반도체 기판(302)을 포함한다. 기판(302)의 상부 표면에 인접하여 확장하고 있는 드리프트 영역(304)의 상부 영역(304a)은 도 12의 오른쪽에 도시한 것과 같이 보다 고농도로 도핑될 수 있고 아랫방향으로 경사진 수직 도핑 프로파일을 가질 수 있다. 기술 분야의 숙련된 자에게 이해될 수 있는 것처럼, 드리프트 영역(304)의 상부 영역(304a)은 JFET 네크 영역이라고 부른다. 도시된 도핑 프로파일은 12A-12A'를 따라 절취한, 기판(302) 안의 제1 도전형 도펀트 농도를 보여준다. 이러한 드리프트 영역(304)의 상부 영역(304a)은 N-형 도펀트를 비교적 낮은 에너지 레벨로 기판(302) 상부 표면 안으로 이온주입한 다음 기판(302)을 어닐링하여 주입된 도펀트가 표면에서의 피크 농도로부터 아래방향으로 확산하도록 하여 형성할 수 있다. 피크 농도는 바람직하게 표면에 있는데 이는 P-형 베이스 영역(314) 쌍 사이의 측면 거리가 기판(302)의 표면에서 가장 작기 때문이며 이것은 전형적으로 강한 JFET 활동을 초래하기 때문이다. 드리프트 영역(304)은 고농도로 도핑된 드레인 영역(306)(예를 들어 N+ 웨이퍼) 상에 인-시튜 도핑된 반도체층을 에피택셜하게 성장시킴으로써 형성할 수 있다. 드레인 전극(308)을 기판(302) 하부 표면의 드레인 영역(306)과 오믹 콘택하게 형성한다.
MOSFET(300)은 또한 게이트 산화막(320)에 의해 기판(302)의 상부 표면으로부터 이격된 절연 게이트 전극(318)을 포함한다. 이 절연 게이트 전극(318)도 절연 캡핑층(322)에 의해 인접한 소오스 전극(310)으로부터 격리된다. P-형 베이스 영역(314)의 쌍은 제3 방향(미도시)으로 확장하고 게이트 전극(318)에 평행한 띠-모양 영역으로 형성될 수 있다. 고농도 도핑된 베이스 콘택 영역(312)(P+로 표시)도 형성한다. 도시한 바와 같이, 이러한 콘택 영역(312)은 베이스 영역(314)을 지나 드리프트 영역(304) 쪽으로 확장한다. 게이트 전극(318)을 이온주입 마스크로 사용하여 베이스 영역 도펀트를 기판(302) 안으로 주입함으로써 베이스 영역(314)을 형성할 수 있다. 다음에 열처리 단계를 수행하여, 주입된 베이스 영역 도펀트를 적어도 부분적으로 드라이브-인시킨다. 이러한 어닐링 단계 다음에 게이트 전극(318)을 다시 이온주입 마스크로 사용하여 기판(302) 안으로 소오스 영역 도펀트를 주입할 수 있다. 단시간의 어닐링 단계를 수행하여 주입된 베이스 영역 및 소오스 영역 도펀트를 동시에 드라이브-인시킨다. 이러한 두 번째 어닐링 단계에 이어서, 기판(302) 상에 마스킹층을 증착한 다음, 내부에 개구부를 가지도록 패터닝한다. 그런 다음, 상기 개구부를 통해 각 베이스 영역(314)의 중심으로 베이스 콘택 영역의 고농도 도펀트를 비교적 높은 에너지 레벨로 주입한다. 세 번째 어닐링을 수행하여 베이스 콘택 영역 도펀트를 측면으로 그리고 기판(302)에 수직으로 확 산시킨다. P+ 베이스 콘택 영역(312)의 사용은 각 소오스 영역(316) 아래의 유효 베이스 저항을 감소시킴으로써, 기생적인 바이폴라 트랜지스터 동작을 억제하여 안정-동작-영역 및 강인성(ruggedness)을 개선할 수 있다. 게이트 전극에 대해 자기정렬된 매몰 P-형 층을 사용하는 추가적인 전력 소자(예를 들면, MOSFET, IGBT)가 Kim에게 허여된 미국특허 제5,879,967호 "Methods of Forming Power Semiconductor Devices Having Latch-UP Inhibiting Regions"에 개시되어 있다. 도 12의 소자에서처럼, 상기 '967호 특허에 개시된 소자 안의 매몰 P-형 층은 측면 방향으로 P-베이스 영역을 지나서까지 확장되지는 않는다.
도 13을 참조하면, 본 발명의 추가적인 실시예에 따른 MOSFET 소자(400)는 측면으로 확장하며 고농도로 도핑되고, MOSFET 소자(400)가 역방향 전압을 블록킹할 때 P-베이스 리치-쓰루 효과를 충분히 억제하고 베이스 영역(414) 대신에 베이스 차폐 영역(412)을 지나는 역방향 전류를 초래함으로써 각각의 베이스 영역(414)을 차폐 또는 보호하도록 동작하는, 베이스 차폐 영역(412)을 포함한다. 다음에 도 14a 내지 도 14g를 참조하여 보다 상세히 설명하는 바와 같이, 이러한 P-베이스 리치-쓰루 억제는 소자(400)의 채널 길이 감소를 가능케 한다. 특히, 도 13의 MOSFET 소자(400)는 하부의 드레인 영역(406)(N+로 표시) 상에 놓이고 비정류 접합을 형성하는 제1 도전형의 드리프트 영역(404)을 내부에 포함하는 반도체 기판(402)을 포함한다. 도 14a에 도시한 바와 같이, 드리프트 영역(404)은 하부의 고농도 도핑된 기판 상에 균일 또는 불균일하게 도핑된 에피택셜층을 에피택셜하게 성장시켜 형성할 수 있다. 제1 도전형 전이 영역(424)도 기판(402)의 상부 표면(402a)에 인접하여 형성된다. 전이 영역(424)은 드리프트 영역(404)을 에피택셜하게 성장시키는 단계와 동시에 형성할 수 있다. 대신에, 전이 영역(424)은 제1 도전형 도펀트를 비교적 고에너지 레벨에서 기판(402)의 상부 표면(402a)으로 주입하여, 적절한 어닐링 단계를 수행한 후에는 상부 표면(402a)에 대해 제1 깊이에서 최고 농도를 가지는 리트로그레이드 도핑 프로파일이 얻어지도록 하는 방법으로 형성할 수 있다. 도 8a에 도시한 프로파일과 유사한 이러한 리트로그레이드 도핑 프로파일은 도 13과 도 14a의 오른쪽에 도시되어 있다. 전이 영역 도펀트를 이온주입하는 단계 전에 기판(402)의 활성 영역을 정의하는 개구부가 형성된 마스킹층을 형성하는 단계를 수행할 수 있다. 대신에, 필드 산화막 분리 영역(미도시)을 기판(402) 상부 표면의 비활성 영역에 형성하고 전이 영역 도펀트는 이 필드 산화막 분리 영역을 이온주입 마스크로 사용하여 이온주입할 수 있다.
도 13의 MOSFET은 상부 표면(402a) 상의 절연 게이트 전극(418)도 포함한다. 게이트 전극(418)은 게이트 산화막(420)에 의해 상부 표면(402a)으로부터 이격되어 있다. 절연 게이트 전극(418)은 절연 캡핑층(422)에 의해 인접한 소오스 전극(410)으로부터도 격리된다. 게이트 전극은 띠-모양이거나 구불구불한 모양, 환상(예를 들어, 링 또는 육각형) 또는 다른 유사한 모양으로 패터닝될 수 있다. 제2 도전형(p-형으로 표시) 베이스 영역(414)이 기판(402) 안에 형성되며 이러한 베이스 영역(414)은 바람직하게 절연 게이트 전극(418)의 각 단부에 자기정렬된다. 이러한 베이스 영역(414)은 절연 게이트 전극의 반대편으로 확장하고 순방향 온-상태 전도 동안에 반전층 채널을 지지한다. 제1 도전형 소오스 영역(416)이 베이스 영역(416) 안에 제공되고 보다 고농도로 도핑된 베이스 차폐 영역(412)으로까지 확장할 수 있게 충분히 넓을 수 있다. 소오스 영역(416)은 게이트 전극(418)의 각 단부 아래에서 측면 확장한다. 각 소오스 영역(416) 단부와 전이 영역(424)의 마주보는 에지 사이의 횡방향 거리는 MOSFET의 채널 길이를 정의한다.
베이스 차폐 영역(412)은 베이스 영역(414) 하부에서 확장하며 베이스 영역(414)에 비해 횡방향으로 더 넓다. 도 13에 도시한 바와 같이, 베이스 영역(414)은 베이스 영역(414)보다 고농도로 도핑된 베이스 차폐 영역(412)과 상부 표면(402a)에 인접하여 확장하는 전이 영역(424)의 상부 영역의 마주보는 측면과 각각 P-N 접합을 형성한다. 전이 영역(424)의 상부 영역의 마주보는 측면은 횡방향으로 서로를 향해 확장하며 제1 표면에 대한 제2 깊이에서 전이 영역(424) 상부의 네크를 최소로 제한한다. 이 제2 깊이는 바람직하게는 베이스 차폐 영역(412) 안의 도펀트 농도가 최고가 되는 깊이에 해당된다. 제2 깊이는 바람직하게는 제1 깊이(다시 말해, 전이 영역(424)의 리트로그레이드 도핑 프로파일에서의 깊이)와 거의 동일하다. 뿐만 아니라, 베이스 차폐 영역(412) 안의 수직 도핑 프로파일과 전이 영역(424) 안의 바람직한 리트로그레이드 도핑 프로파일의 조합은 전력 소자(400)가 최대 역방향 전압을 블록킹할 때에 전이 영역(424)의 완전 공핍을 촉진한다. 도시된 베이스, 소오스 및 베이스 차폐 영역 각각은 예컨대 별개의 띠-모양 영역일 수 있고, 또는 환상, 다각형 또는 다른 모양을 가지는 베이스, 소오스 및 베이스 차폐 영역의 부분일 수 있다. 이러한 영역은 그럼에도 불구하고 단면상으로는 별개의 영역으로 보여진다.
베이스 차폐 영역(412)은 게이트 전극(418)을 이온주입 마스크로 사용하여, 베이스 차폐 영역 도펀트(412a)를 상부 표면(402a) 안으로 주입하여 형성할 수 있다. 도 14b에 도시한 것과 같이, 게이트 전극(418)은 하부의 게이트 산화물 절연막(420) 상에 고전도율 막으로서 형성될 수 있다. 다음에 마스킹층을 고전도율 막 상에 증착한 다음 형성하려는 게이트 전극의 모양으로 이 마스킹층을 패터닝하여 마스크(421)를 형성한다. 선택적인 식각 단계를 수행하여 마스크(421)로 덮이지 않은 고전도율 막 부분을 식각해 낸다. 게이트 산화물 절연막(420)은 식각 저지막으로 사용될 수 있다. 도 14c를 참조하면, 게이트 전극(418)을 이온주입 마스크로 사용하여 약 2×1014cm-2 도즈 레벨과 약 100keV 내지 약 150keV 사이의 에너지 레벨로 베이스 차폐 영역 도펀트(412a)를 기판(402) 안으로 주입한다. 이 에너지 레벨은 상부 표면(402a) 아래로 약 0.3 내지 0.5 미크론 깊이에 피크 도펀트 농도를 형성하기에 충분할 정도로 높다. 다음에 어닐링 단계를 수행하여 주입된 베이스 차폐 영역 도펀트(412a)를 드라이브-인시켜서 중간 차폐 영역(412)을 정의한다. 이러한 어닐링 단계에 이어, 도 14d에 도시한 바와 같이, 제2 도전형으로 된 베이스 영역 도펀트(414a)를 비교적 낮은 레벨로 기판(402)의 상부 표면(402a) 안으로 주입한다. 다시 어닐링 단계를 수행하여 주입된 베이스 영역 도펀트를 수직으로 그리고 게이트 전극(418) 아래에서 수평으로 드라이브-인시키고 이미 주입되어 어닐된 베이스 차폐 영역 도펀트(412a)는 더 드라이브-인시킨다. 여기서, 마주보는 게이트 전극(418) 단부에 대한 베이스 영역(414)의 측면 길이는 베이스 차폐 영역(412)의 측면 길이보다 짧다. 베이스 차폐 영역(414)은 베이스 차폐 영역 도펀트(412a)가 주입된 깊이에 대응하는 레벨에서 전이 영역(424)을 최소 너비로 제한하도록 작용한다.
이제 도 14e를 참조하여, 기판(402) 상에 소오스 이온주입 마스크(미도시)를 형성한다. 이 소오스 이온주입 마스크는 게이트 전극(418) 상부 표면과 베이스 영역(414) 주변을 노출시키는 개구부를 포함할 수 있다. 소오스 영역 도펀트(416a)를 기판(402) 안으로 주입하여 단시간 어닐링 단계로 드라이브-인시킨다. 도 14f에 도시한 바와 같이, 전기적 절연막을 게이트 전극(418) 상에 증착한 다음 패터닝하여 절연 캡핑막(422)을 정의한다. 도 14g에 도시한 바와 같이, 통상의 금속 단계를 수행하여 상부 표면(402a) 상에 소오스 전극(410)을 정의하고 기판(402)의 배면에 드레인 전극(408)을 정의한다.
도 13의 종형 MOSFET에 대해 2차원의 계산 시뮬레이션을 수행하였다. 단위 셀에 대하여, 1.2 미크론의 게이트 너비(단면상)와 40nm(400Å)의 게이트 산화막 두께를 사용하였다. 드리프트 영역 도핑 농도는 1.75×1016㎝-3으로 설정하였고 두께는 2 미크론이었다. 베이스 차폐 영역의 깊이도 0.75 미크론으로 설정하였고 셀 피치는 3 미크론으로 설정하였다. P-베이스 채널 길이도 0.17 미크론으로 설정하였다. 이러한 수치에 근거하여, 항복 전압은 40 볼트인 것으로 시뮬레이션되었고, 0.17 mΩ·㎝2의 낮은 고유 온-상태 저항(Rsp)을 얻었다. 고유 게이트 전하 Q t (Vg = 4.5V)는 2.57×10-7C/cm2로 나타났고 고유 밀러 게이트 전하는 1.1×10-7 C/cm2로 나타났다. 이러한 결과에 대응하는 성능 지수(FOM)는 23×109(즉, (Rsp ×Qt )-1 = 23×109)이었다. 대조적으로, 도 12의 종형 MOSFET은 2 미크론의 게이트 너비와 40nm(400Å)의 게이트 산화막 두께를 가졌다고 시뮬레이션하였다. 드리프트 영역 도핑 농도는 1.5×1016㎝-3으로 설정하였고 두께는 2 미크론이었다. 콘택 영역의 깊이는 1 미크론으로 설정하였고 셀 피치는 4 미크론으로 설정하였다. P-베이스 채널 길이도 0.5 미크론으로 설정하였다. 이러한 수치에 근거하여, 항복 전압은 40 볼트인 것으로 시뮬레이션되었고, 0.30 mΩ·㎝2의 낮은 고유 온-상태 저항(Rsp)을 얻었다. 고유 게이트 전하 Qt (Vg = 4.5V)는 2.8×10-7C/cm2로 나타났고 고유 밀러 게이트 전하는 1.5×10-7C/cm2로 나타났다. 이러한 결과에 대응하는 성능 지수(FOM)는 12×109(즉, (Rsp ×Qt)-1 = 12×109 )이었다.
도면 및 실시예에서는, 본 발명의 바람직한 실시예에 대한 전형적인 예가 개시되어 있으며, 그리고 비록 특정한 용어가 사용되었지만, 이 용어는 일반적인 의미를 가지며, 그리고 단지 묘사적인 의미로 사용된 것이며, 후술되어 있는 특허 청구 범위에 개시되어 있는 본 발명의 기술적 사상 및 본 발명의 목적을 한정하기 위한 목적으로 사용한 것은 아니다.
본 발명에 따른 전력 반도체 소자는 높은 전압을 버티고, 높은 전압을 버틸 때 상당히 선형적인 전달 특성을 포함하는 개선된 전기적 특성을 가지므로 전력 스위칭 및 전력 증폭 응용을 위해 사용될 수 있다.

Claims (89)

  1. 제1 도전형의 드리프트 영역을 내부에 가진 반도체 기판;
    상기 반도체 기판의 제1 표면 상에서 확장하는 절연 게이트 전극;
    상기 반도체 기판 안에서 확장하며 상기 절연 게이트 전극의 제1 단부에 대해 제1 측면 길이를 가진 제2 도전형의 제1 베이스 차폐 영역;
    상기 제1 베이스 차폐 영역과 상기 제1 표면 사이에서 확장하며 상기 절연 게이트 전극의 상기 제1 단부에 대해 상기 제1 측면 길이보다 작은 제2 측면 길이를 가진 제2 도전형의 제1 베이스 영역;
    상기 제1 베이스 영역 안의 제1 도전형 제1 소오스 영역;
    상기 제1 소오스 영역, 상기 제1 베이스 영역 및 상기 제1 베이스 차폐 영역에 전기적으로 연결된 소오스 전극; 및
    상기 드리프트 영역과 상기 절연 게이트 전극 반대편으로 확장하는 상기 제1 표면 일부 사이에서 확장하고, 상기 제1 베이스 영역 및 상기 제1 베이스 차폐 영역과 정류 접합을 형성하며, 내부에 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진 제1 도전형 전이 영역을 포함하는 종형 전력 소자.
  2. 제1항에 있어서, 상기 제1 베이스 차폐 영역은 상기 제1 표면에 대해 적어도 제1 깊이만큼 확장하고 상기 전이 영역은 상기 제1 깊이에서 제1 도전형 도펀트 최고 농도를 가지는 것을 특징으로 하는 종형 전력 소자.
  3. 제2항에 있어서, 상기 전이 영역은 상기 제1 표면에 대해 상기 제1 깊이보다 깊은 제2 깊이에서 상기 드리프트 영역과 비정류 접합을 형성하며, 상기 제1 베이스 차폐 영역은 상기 제1 표면에 대해 상기 제2 깊이보다 큰 제3 깊이에서 상기 드리프트 영역과 P-N 정류 접합을 형성하는 것을 특징으로 하는 종형 전력 소자.
  4. 제1항에 있어서,
    상기 반도체 기판 안에서 확장하며 상기 절연 게이트 전극의 제2 단부에 대해 제3 측면 길이를 가진 제2 도전형의 제2 베이스 차폐 영역;
    상기 제2 베이스 차폐 영역과 상기 제1 표면 사이에서 확장하며 상기 절연 게이트 전극의 상기 제2 단부에 대해 상기 제3 측면 길이보다 작은 제4 측면 길이를 가진 제2 도전형의 제2 베이스 영역; 및
    상기 제2 베이스 영역 안의 제1 도전형 제2 소오스 영역을 더 포함하는 것을 특징으로 하는 종형 전력 소자.
  5. 제4항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이보다 상기 제1 및 제2 베이스 차폐 영역 사이가 좁은 것을 특징으로 하는 종형 전력 소자.
  6. 제4항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이와 상기 제1 및 제2 베이스 차폐 영역 사이에서 확장하며, 상기 전이 영역은 상기 제1 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  7. 제4항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이와 상기 제1 및 제2 베이스 차폐 영역 사이에서 확장하며, 상기 전이 영역은 상기 제1 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 3.5×1012cm-2 내지 6.5×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  8. 제1항에 있어서, 상기 전이 영역에서의 제1 도전형 도펀트 최고 농도는 상기 제1 표면에서의 리트로그레이드된 제1 도전형 도핑 프로파일 값보다 적어도 열 배 큰 것을 특징으로 하는 종형 전력 소자.
  9. 제8항에 있어서, 상기 제1 베이스 차폐 영역은 상기 제1 표면에 대해 적어도 제1 깊이로 확장하고, 상기 전이 영역은 상기 제1 깊이에서 제1 도전형 도펀트 최 고 농도를 가지는 것을 특징으로 하는 종형 전력 소자.
  10. 제9항에 있어서, 상기 전이 영역은 상기 제1 표면에 대해 상기 제1 깊이보다 깊은 제2 깊이에서 상기 드리프트 영역과 비정류 접합을 형성하며, 상기 제1 베이스 차폐 영역은 상기 제1 표면에 대해 상기 제2 깊이보다 큰 제3 깊이에서 상기 드리프트 영역과 P-N 정류 접합을 형성하는 것을 특징으로 하는 종형 전력 소자.
  11. 제8항에 있어서,
    상기 반도체 기판 안에서 확장하고 상기 절연 게이트 전극의 제2 단부에 대해 제3 측면 길이를 가진 제2 도전형의 제2 베이스 차폐 영역;
    상기 제2 베이스 차폐 영역과 상기 제1 표면 사이에서 확장하며 상기 절연 게이트 전극의 상기 제2 단부에 대해 상기 제3 측면 길이보다 작은 제4 측면 길이를 가진 제2 도전형의 제2 베이스 영역; 및
    상기 제2 베이스 영역 안의 제1 도전형 제2 소오스 영역을 더 포함하는 것을 특징으로 하는 종형 전력 소자.
  12. 제11항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이보다 상기 제1 및 제2 베이스 차폐 영역 사이가 좁은 것을 특징으로 하는 종형 전력 소자.
  13. 제11항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이와 상기 제1 및 제2 베이스 차폐 영역 사이에서 확장하며, 상기 전이 영역은 상기 제1 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  14. 제11항에 있어서, 상기 전이 영역은 상기 제1 및 제2 베이스 영역 사이와 상기 제1 및 제2 베이스 차폐 영역 사이에서 확장하며, 상기 전이 영역은 상기 제1 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 3.5×1012cm-2 내지 6.5×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  15. 반도체 기판 내부의 제1 도전형의 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하며 상기 제1 표면에 대한 제1 깊이에서 최고 농도를 가지는 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진 제1 도전형 전이 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 상에서 확장하고 서로 마주보는 제1 및 제2 단부를 가진 절연 게이트 전극;
    상기 절연 게이트 전극의 상기 제1 및 제2 단부 각각과 자기정렬되며 상기 제1 표면에 인접하여 확장하는 상기 전이 영역 안의 상부 영역의 서로 마주보는 측면과 각각 P-N 접합을 형성하는 제2 도전형의 제1 및 제2 베이스 영역;
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역; 및
    상기 제1 및 제2 베이스 영역보다 고농도로 도핑되고 상기 반도체 기판 안으로 서로를 향해 측방향으로 확장함으로써, 상기 제1 표면에 대한 제2 깊이에서 상기 전이 영역의 상부 영역의 네크(neck)를 최소 너비로 제한하는 제2 도전형의 제1 및 제2 베이스 차폐 영역을 포함하는 종형 전력 소자.
  16. 제15항에 있어서, 상기 전이 영역 안의 상기 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일의 상기 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  17. 제15항에 있어서, 상기 전이 영역 안의 상기 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일의 상기 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 3.5×1012cm-2 내지 6.5×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  18. 제15항에 있어서, 상기 제1 및 제2 베이스 차폐 영역은 상기 절연 게이트 전극의 서로 마주보는 상기 제1 및 제2 단부에 자기정렬된 것을 특징으로 하는 종형 전력 소자.
  19. 제18항에 있어서, 상기 전이 영역 안의 상기 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일의 상기 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  20. 제18항에 있어서, 상기 전이 영역 안의 상기 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일의 상기 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 3.5×1012cm-2 내지 6.5×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  21. 반도체 기판 내부의 제1 도전형 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하며 상기 제1 표면에 대한 제1 깊이에서 최고 농도를 가지는 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진 제1 도전형 전이 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 상에서 확장하고 서로 마주보는 제1 및 제2 단부를 가진 절연 게이트 전극;
    상기 절연 게이트 전극의 상기 제1 및 제2 단부 각각과 자기정렬되며 상기 제1 표면에 인접하여 확장하는 상기 전이 영역 안의 상부 영역의 서로 마주보는 측면과 각각 P-N 접합을 형성하는 제2 도전형의 제1 및 제2 베이스 영역;
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역; 및
    상기 제1 및 제2 베이스 영역보다 고농도로 도핑되고 상기 반도체 기판 안으로 서로를 향해 측면으로 확장함으로써, 상기 전이 영역의 상부 영역의 네크를 상기 제1 표면에 대한 상기 제1 깊이에서 최소 너비로 제한하는 제2 도전형의 제1 및 제2 베이스 차폐 영역을 포함하는 종형 전력 소자.
  22. 제21항에 있어서, 상기 제1 및 제2 베이스 차폐 영역은 상기 절연 게이트 전극의 상기 제1 및 제2 단부에 자기정렬된 것을 특징으로 하는 종형 전력 소자.
  23. 제21항에 있어서, 상기 절연 게이트 전극, 상기 제1 소오스 영역, 상기 제1 베이스 영역 및 상기 전이 영역이 모여 0.25 미크론보다 작은 채널 길이를 가진 제1 횡방향 인핸스먼트 모드 MOSFET를 정의하는 것을 특징으로 하는 종형 전력 소자.
  24. 제23항에 있어서, 상기 절연 게이트 전극, 상기 제2 소오스 영역, 상기 제2 베이스 영역 및 상기 전이 영역이 모여 0.25 미크론보다 작은 채널 길이를 가진 제2 횡방향 인핸스먼트 모드 MOSFET를 정의하는 것을 특징으로 하는 종형 전력 소자.
  25. 제24항에 있어서, 순방향 온-상태 전도 동안에, 상기 제1 및 제2 횡방향 인핸스먼트 모드 MOSFET이 상기 전이 영역의 상기 네크를 수직으로 관통하는 제1 도전형의 다수 캐리어를 공급하는 것을 특징으로 하는 종형 전력 소자.
  26. 반도체 기판 내부의 제1 도전형 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하며 상기 제1 표면에 대한 제1 깊이에서 최고 농도를 가지는 수직 도핑 프로파일을 가진 제1 도전형 전이 영역을 포함하는 반도체 기판;
    상기 전이 영역의 상부 영역 반대편에 위치한 상기 제1 표면의 일부 상에서 확장하는 절연 게이트 전극;
    상기 절연 게이트 전극의 서로 마주보는 제1 및 제2 단부 각각과 자기정렬되며, 상기 전이 영역의 서로 마주보는 측면과 각각 P-N 접합을 형성하고, 상기 전이 영역의 상부 영역의 네크(neck)를 상기 제1 표면에 대해 0.25 미크론보다 큰 제2 깊이에서 최소 너비로 제한하는 제2 도전형의 제1 및 제2 베이스 영역; 및
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역을 포함하는 종형 전력 소자.
  27. 제26항에 있어서, 상기 제1 깊이는 상기 제2 깊이와 같은 것을 특징으로 하는 종형 전력 소자.
  28. 제26항에 있어서, 상기 전이 영역 안의 상기 수직 도핑 프로파일의 상기 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  29. 반도체 기판 내부의 제1 도전형 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하는 제1 도전형 전이 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 표면 상에서 확장하고 서로 마주보는 제1 및 제2 단부를 가진 절연 게이트 전극;
    상기 절연 게이트 전극의 상기 제1 및 제2 단부 각각과 자기정렬되며 상기 제1 표면에 인접하여 확장하는 상기 전이 영역의 상부 영역의 서로 마주보는 측면과 각각 P-N 접합을 형성하는 제2 도전형의 제1 및 제2 베이스 영역;
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역; 및
    상기 제1 및 제2 베이스 영역보다 고농도로 도핑되고 상기 반도체 기판 안으로 서로를 향해 측방향으로 확장함으로써, 상기 전이 영역의 상부 영역의 네크를 상기 제1 표면에 대해 제1 깊이에서 최소 너비로 제한하는 제2 도전형의 제1 및 제2 베이스 차폐 영역을 포함하는 종형 전력 소자.
  30. 제29항에 있어서, 상기 전이 영역은 불균일하게 도핑된 것을 특징으로 하는 종형 전력 소자.
  31. 제30항에 있어서, 상기 전이 영역은 상기 제1 표면에 대해 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진 것을 특징으로 하는 종형 전력 소자.
  32. 반도체 기판 내부의 제1 도전형 드리프트 영역과, 상기 드리프트 영역과 상기 반도체 기판의 제1 표면 사이에서 확장하는 제1 도전형 전이 영역을 포함하는 반도체 기판;
    상기 전이 영역의 상부 영역 반대편에 위치한 상기 제1 표면의 일부 상에서 확장하는 절연 게이트 전극;
    상기 절연 게이트 전극의 서로 마주보는 제1 및 제2 단부 각각과 자기정렬되며, 상기 전이 영역의 서로 마주보는 측면과 각각 P-N 접합을 형성하고, 상기 전이 영역의 상부 영역의 네크를 상기 제1 표면에 대해 0.25 미크론보다 큰 제1 깊이에서 최소 너비로 제한하는 제2 도전형의 제1 및 제2 베이스 영역; 및
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역을 포함하는 종형 전력 소자.
  33. 제32항에 있어서, 상기 전이 영역 안의 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
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  57. 반도체 기판;
    상기 반도체 기판 안의 제1 도전형 드리프트 영역;
    상기 반도체 기판 안의 서로 격리된 제2 도전형 제1 및 제2 베이스 영역;
    상기 제1 및 제2 베이스 영역 안에 각각 위치하는 제1 도전형 제1 및 제2 소오스 영역;
    상기 제1 및 제2 베이스 영역 사이에서 확장하고, 상기 드리프트 영역과 비정류 접합을 형성하며, 상기 반도체 기판의 표면에 대해 수직으로 리트로그레이드된 제1 도전형 도핑 프로파일을 가진 제1 도전형 전이 영역; 및
    상기 표면 상에서 상기 제1 베이스 영역 및 상기 전이 영역 반대편으로 확장하는 절연 게이트 전극을 포함하는 종형 전력 소자.
  58. 제57항에 있어서, 상기 전이 영역에서의 제1 도전형 도펀트 최고 농도는 상기 표면에서의 리트로그레이드된 제1 도전형 도핑 프로파일 값보다 적어도 열 배 큰 것을 특징으로 하는 종형 전력 소자.
  59. 제57항에 있어서, 상기 전이 영역은 상기 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  60. 제57항에 있어서, 상기 전이 영역은 상기 표면에 대한 제1 깊이에서 제1 도전형 도펀트의 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 깊이에서의 상기 전이 영역의 너비를 곱한 값이 3.5×1012cm-2 내지 6.5×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  61. 제57항에 있어서,
    상기 제1 베이스 영역과 상기 드리프트 영역 사이에서 확장하며 상기 제1 베이스 영역보다 고농도로 도핑된 제2 도전형 제1 차폐 영역; 및
    상기 제2 베이스 영역과 상기 드리프트 영역 사이에서 확장하며 상기 제2 베이스 영역보다 고농도로 도핑된 제2 도전형 제2 차폐 영역을 더 포함하는 것을 특징으로 하는 종형 전력 소자.
  62. 제61항에 있어서, 상기 제1 및 제2 차폐 영역은 상기 전이 영역과 각각 P-N 정류 접합을 형성하며, 상기 전이 영역은 상기 표면에 대해 제1 깊이에서 제1 도전형 도펀트 최고 농도를 가지고, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도와 상기 제1 및 제2 차폐 영역 사이 너비를 곱한 값이 1×1012cm-2 내지 7×1012cm-2 범위 안에 있는 것을 특징으로 하는 종형 전력 소자.
  63. 제62항에 있어서, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 최고 농도는 1×1017cm-3보다 크고, 상기 표면은 상기 절연 게이트 전극과 상기 전이 영역 사이의 계면을 정의하며, 상기 전이 영역 안의 상기 제1 도전형 도펀트의 농도는 상기 표면에서 2×1016cm-3보다 작은 것을 특징으로 하는 종형 전력 소자.
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