KR0175276B1 - 전력반도체장치 및 그의 제조방법 - Google Patents

전력반도체장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 래치업을 제어하는 불순물 주입구조를 갖는 전력반도체장치와 그의 제조방법에 관한 것으로서, 고농도의 n+형의 반도체층(14)내에 형성된 저농도의 p-형의 웰(19)내에 형성되어 있고, 상기 웰(19)의 표면에 형성된 고농도의 n+형의 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 p+형의 캐소드 오믹 접촉영역(27)을 상기 웰(9)내에 형성하는 공정과; 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)사이에서 상기 소오스 접합영역(25)의 하부를 덮도록 연장되어 있으며, 그리고 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 p형의 불순물 확산영역(24)을 상기 웰(19)내에 형성하는 공정에 의해 전력반도체장치를 제조한다. 상술한 방법에 의해서 제조된 전력반도체장치는 p형 불순물 확산층(24)이 p-형 웰(19)과 p+형 캐소드 오믹 접촉영역(27)사이에 형성되어 있어서 상기 소오스 접합영역(25)의 아래로 흐르는 홀전류의 증가를 방지할 수 있고, 그 결과 래치업의 발생을 방지할 수 있다.

Description

전력반도체장치 및 그의 제조방법
제1도는 종래의 전력반도체장치의 구조를 보여주고 있는 단면도.
제2도는 본 발명의 실시예에 따른 전력반도체장치의 구조를 보여주고 있는 단면도.
제3A도 내지 제3I도는 본 발명의 실시예에 따른 방법으로 제2도에 도시된 전력반도체장치를 제조하는 프로세스단계들을 보여주고 있는 단면도.
제4A도 제4B도는 제2도의 전력반도체장치의 일부구조를 보여주고 있는 단면도와 반도체기판의 표면에서 수평방향으로 불순물 주입영역들의 도펀트의 농도를 보여주고 있는 곡선을 도시한 도면.
제5A도와 제5B도는 제2도의 전력반도체장치의 일부구조를 보여주고 있는 단면도와 소오스영역에서 에피택셜층까지의 수직방향으로 불순물 주입영역들의 도펀트의 농도를 보여주고 있는 곡선을 도시한 도면.
제6a도와 제6b도는 제2도의 전력반도체장치의 일부구조를 보여주고 있는 단면도와 캐소드콘택 영역에서 에피택셜층까지의 수직방향으로 불순물 주입영역들의 도펀트의 농도를 보여주고 있는 곡선을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : 반도체기판 13 : 버퍼층
14 : 반도체층(에피택셜층) 15 : 게이트산화막
16 : 게이트폴리실리콘막 19 : p-형 웰영역
24 : 래치업 제어용 불순물영역 25 : 소오스 접합영역
27 : 캐소드콘택영역 28 : 절연막
29 : 금속전극
[산업상의 이용분야]
본 발명은 전력반도체장치의 제조에 관한 것으로서, 구체적으로는 래치업(latch-up)을 제어하는 불순물 주입구조를 갖는 전력반도체장치와 그의 제조방법에 관한 것이다.
[종래의 기술 및 그의 문제점]
공지된 바와 같이, 전력용 반도체장치들중 게이티드 트랜지스터(gated transistor), 특히 n채널의 게이티드 트랜지스터에 있어서는, 래치업 현상이 동작가능한 전류의 크기가 제한되는 주 원인으로서 작용한다.
즉, 다이리스터구조를 갖는 게이티드 트랜지스터에 있어서 p- 웰(well)의 상부에 형성된 n+형 소오스 접합영역의 아래로 흐르는 홀전류(hole current)가 커지게 되면, 상기 p-웰의 저항값에 의하여 상기 웰과 소오스 접합영역과의 전압차가 발생하게 된다. 그 전압차가 일정한 값이상이 되면 기생 npnp 다이리스터가 동작하게 된다. 이 다이리스터가 동작될 때, pnp 트랜지스터에 전류(electron current)가 공급되는 결과가 되어서 게이트전압을 차단하더라도 그 pnp 트랜지스터가 턴-오프(turn off)되지 않고, 오히려 그 pnp 트랜지스터를 통하여 전류가 더 증가하게 된다. 이러한 동작에 의해서 상기 게이티드 트랜지스터는 온도가 상승되어서 결국은 파괴된다. 이러한 일련의 과정이 래치업 현상이다.
상술한 래치업 현상을 방지하기 위해서는 동작가능 전류를 늘리는 것이 필요하다. 즉, n+형 소오스 접합영역의 아래에 있는 p-웰영역의 저항을 가능한한 작게 하여서 그들 사이의 전압차를 감소되게 하는 것이 필수적이다. 이와같이 저항을 줄이기 위한 시도가 여러 가지 있었고, 그중 가장 널리 사용하고 있는 구조가 p-웰영역내에 p+형 웰을 이온주입으로 형성하는 것으로서, 이러한 구조를 갖는 종래의 반도체장치가 제1도에 도시되어 있다.
제1도를 참고하면, 양극(미도시됨)이 설치되는 고농도의 p+형 반도체기판(12)위에는 고농도의 n+형 버퍼층(13)이 형성되어 있고, 이 n+형 버퍼층(13)위에는 저농도의 n-형 반도체층(14)이 에피택셜성장에 의해 형성되어 있다. 상기 n-형 반도체층(14)상에 게이트 산화막(15)을 사이에 끼운 채로 게이트폴리실리콘막(16)이 형성되어 있다. 또한, 상기 게이트폴리실리콘막(16)의 사이에서 상기 n-형 반도체층(14)의 표면에는 불순물 이온주입 및 열확산에 의해 p-웰영역(15)이 형성되고, 그리고 래치업이 발생되지 않도록 하기 위해 제공되는 고농도의 p+형 웰영역(30)이 불순물 이온주입 및 열확산에 의해 p-웰영역(15)의 중앙부분을 관통하면서 상기 n-형 반도체층(14)의 일부분까지 연장되어 있다. 또한 소오스 형성용 마스크를 사용하여 상기 p-형 웰영역(19)과 상기 p+형 웰영역(30)의 표면상에 n+형 소오스 접합영역(25)이 형성되어 있고, 상기 n+형 소오스 접합영역(25)의 일부와 상기 n+형 웰영역(30)의 표면상에 음극으로서 금속전극(29)이 형성되어 있다. 미설명부호 28은 상기 금속전극(29)과 상기 게이트폴리실리콘막(16)과의 전기적 절연을 위하여 제공되어 있는 PSG막(28)이다.
상술한 게이티드 트랜지스터는 상기 P-형 웰영역(19)을 관통하여 형성된 상기 P+형 웰영역(30)에 의해서 상기 소오스 접합영역(25)의 아래에서 흐르는 전류의 크기를 제한할 수 있기 때문에, 즉 상기 p+형 웰영역(30)에 의해 저항이 작아지게 되기 때문에,상기 소오스 접합영역(25)과 상기 웰영역(19,30)과의 전압차를 줄일 수 있어서 래치업을 개선시킬 수 있다.
그러나, 상술한 게이티드 트랜지스터의 제조방법에 있어서는, 상기 p+형 웰영역(30)을 형성하기 위해서는 각 셀마다 약 2-3μm 이상의 창(window)을 반도체기판상에 만들어 주어야 하기 때문에, 마스크의 제작이 필요하게 되고 또한 그로 인하여 칩사이즈(chip size)가 커지게 되는 문제점이 있었다. 또한 마스크제작에 따른 추가의 공정들이 실행되어야 하기 때문에 상술한 게이티드 트랜지스터의 제조공정들이 복잡하게 되는 문제점도 있었다.
[발명의 목적]
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 래치업을 개선시키면서 제조공정이 간단하고 그리고 칩사이즈가 축소될 수 있는 전력반도체장치 및 그의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 p+형 웰을 사용하지 않고 래치업을 개선시킬 수 있는 전력반도체장치 및 그의 제조방법을 제공하는 데 있다.
[발명의 구성]
상술한 목적들을 달성하기 위한 본 발명의 일특징에 의하면, 전력반도체장치는 고농도의 불순물이 도프된 제1도전형의 반도체기판(12)과; 상기 제1도전형의 반도체기판(12)상에 형성된 고농도의 불순물이 도프된 제2도전형의 버퍼층(13)과; 상기 버퍼층(13)상에 에피택셜성장에 의해 형성된 저농도의 제2도전형의 반도체층(14)과; 상기 반도체층(14)상에 형성되고, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16); 상기 게이트폴리실리콘막(16)들의 사이에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과; 상기 웰(19)내에 형성되어 있고, 상기 게이트폴리실리콘막(16)의 아래부분을 부분적으로 포함하여 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과; 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 제1도전형의 캐소드 오믹 접촉영역(27)와; 상기 웰(19)내에서 상기 캐소드 오믹 접촉영역(27)와 상기 웰(19)사이에 형성되어 있고, 상기 소오스 접합영역(25)의 하부를 덮고 있지만 채널표면까지 연장되어 있지 않으며, 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 구비하고 있다.
본 발명의 다른 특징에 의하면, 상기 전력반도체장치의 제조방법은, 고농도의 불순물이 도프된 제1도전형의 반도체기판(12)상에 고농도의 불순물이 도프된 제2도전형의 버퍼층(13)을 형성하는 공정과; 상기 버퍼층(13)상에 에피택셜성장에 의해 저농도의 제2도전형의 반도체층(14)을 형성하는 공정과; 상기 반도체층(14)상에 형성되고, 산화막을 사이에 두고 폴리실리콘막을 형성하는 공정과; 상기 폴리실리콘막상에 감광막패턴(17)을 형성하여 웰영역을 정의하는 공정과; 상기 감광막패턴(17)을 마스크로 사용하여 상기 폴리실리콘막과 상기 산화막을 선택적으로 제거하여 게이트 산화막(15)을 사이에 끼워져 있는 게이트폴리실리콘막(16)을 형성하는 공정과; 상기 게이트폴리실리콘막(16)을 마스크로 사용하여 불순물 이온을 상기 웰영역으로 주입하고 그리고 확산에 의해 제1도전형의 웰(19)을 형성하는 공정과; 다시 상기 웰(19)을 분순물 농도보다 높은 농도의 제1도전형의 불순물을 상기 웰(19)내에 주입하여 제1불순물 주입층(20)을 형성하는 공정과; 질화막을 도포 및 패터닝하여 소오스 접합영역을 정의하는 질화막패턴(21)을 형성하는 공정과; 상기 질화막패턴(21)을 소오스 접합영역용 마스크로 사용하여 고농도의 제2도전형의 불순물을 상기 웰(19)내에 주입하여 제2불순물 주입층(22)을 형성하는 공정과; 상기 제1,2불순물 주입층(20)을 확산시켜서 상기 웰(19)의 불순물 농도보다 높은 불순물 농도를 갖는 제1도전형의 불순물 확산영역(24)과 제2도전형의 소오스 접합영역(25)을 형성하고, 상기 불순물 확산영역(24)이 상기 소오스 접합영역(25)의 저부를 덮게 하는 공정과; 상기 질화막패턴(21)의 제거후, 캐소드 오믹 접촉부형성용 마스크를 사용하는 제1도전형의 불순물 이온주입에 의해서 상기 불순물 확산영역(24)의 불순물 농도보다 높은 불순물 농도를 갖는 제1도전형의 캐소드오믹 접촉영역(27)을 형성하는 공정과; 상기 게이트폴리실리콘막(16)과 전기적으로 접촉되게 하는 절연막(28)을 사이에 끼우고 상기 캐소드오믹 접촉영역(27)상에 금속전극을 형성하는 공정을 포함한다.
이 실시예에 있어서, 상기 제1도전형은 p형이고 그리고 제2도전형은 p형이다.
본 발명의 또 다른 특징에 의하면, 반도체기판 사이에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과, 이 웰(19)내에 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16)을 갖는 전력반도체장치는, 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 제1도전형 캐소드 오믹 접촉영역(27)과; 상기 웰(19)내에서 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)의 저부사이에 형성되어 있고, 상기 소오스 접합영역(25)의 하부를 덮도록 연장되어 있으며, 그리고 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 더욱 포함하는 구조를 갖고 있다.
본 발명의 다른 특징에 의하면, 반도체기판상에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과, 이 웰(19)내에 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16)을 갖는 전력반도체장치의 제조방법은, 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 제1도전형 캐소드 오믹 접촉영역(27)을 상기 웰(19)내에 형성하는 공정과; 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)사이에서 상기 소오스 접합영역(25)의 하부를 덮도록 연장되어 있으며, 그리고 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 상기 웰(19)내에 형성하는 공정을 포함한다.
[작용]
상술한 전력반도체장치에 의하면, 캐소드 오믹 접촉부와 웰사이에 형성된 p형 불순물 확산층(24)에 의해서 래치업이 제어될 수 있기 때문에 상기 소오스 접합영역(25)의 아래로 흐르는 홀전류의 증가를 방지할 수 있어서 래치업의 발생을 방지한다.
또한, 상술한 본 발명의 방법에 의하면, 래치업을 제어하기 위하여 p-형 웰을 관통하여 반도체층까지 p+형 웰을 형성하지 않기 때문에 이 p+형 웰을 형성하는 데 필요한 이온주입법(p+well implantation)을 사용하지 않기 때문에 각각의 셀마다 약 2-3 μm의 폭을 갖는 이온주입창을 오픈시킬 필요가 없어서, 그의 제조공정이 간소화됨은 물론 칩사이즈를 축소시킬 수 있다.
[실시예]
이하 본 발명의 실시예를 첨부도면 제2도 내지 제6도에 의거하여 상세히 설명한다.
제2도를 참조하면, 본 발명의 신규한 전력반도체장치는 고농도의 불순물로 도프된 n-형 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 p-형 캐소드 오믹 접촉영역(27)이 저농도의 불순물이 도프된 p-형 웰(19)내에 형성되어 있고, 래치업을 제어하는 p형 불순물 확산영역(24)이 상기 웰(19)내에서 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)의 저부사이에 형성되어 있고 그리고 상기 웰(19)의 표면에 형성된 n-형 소오스 접합영역(25)의 하부를 덮도록 연장되어 있다. 또한, 상기 불순물 확산영역(24)은 상기 캐소드 오믹 접촉영역(27)보다 낮고 그리고 상기 웰(19)보다 높은 불순물 농도를 갖는다.
이와 같은 본 발명의 전력반도체장치에 의하면, 상기 p형 웰(19)이 저농도의 불순물을 함유하고 있는 영역으로 되어 있고 그리고 이 웰(19)내에 상대적으로 높은 불순물 농도를 갖는 불순물 확산영역(24)이 형성되어 있기 때문에, 고농도의 불순물이 도프된 p+형 웰을 형성하기 위한 이온주입방법을 사용하지 않고도 래치-업을 개선할 수 있다.
제3a도 내지 제3i도는 본 발명의 실시예에 따른 제2도의 전력반도체장치의 제조방법을 보여주고 있는 단면도이고, 제2도에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기한다.
제3a도를 참조하면, 고농도의 p+형 반도체기판(12)상에는 인(P: phosphorous)을 도펀트(dopant)로하여 고농도이면서 두께가 얇은 n+형 버퍼층(13)이 에피택셜성장에 의해 형성된다. 또한, 상기 n+형 버퍼층(13)상에는 인(P)을 도펀트로 하는 저농도의 n-형 반도체층(14)이 에피택셜성장에 의해 형성된다.
이어 상기 n-형 반도체층(14)상에, 산화막과 폴리실리콘막 및 감광막을 차례로 형성하고, 게이트 형성용 마스크를 사용하는 잘 알려진 사진공정에 의해 상기 감광막을 패터닝하여 웰영역을 정의한다. 상기 감광막의 패터닝에 의해서 형성된 감광막패턴(17)을 게이트 형성용 마스크로 사용하는 식각공정에 의해, 제3B도에 도시된 바와 같이, 상기 폴리실리콘막과 산화막이 차례로 제거되어서 상기 반도체층(14)상에 게이트 산화막(15)과 게이트폴리실리콘막(16)이 형성된다.
상기 게이트폴리실리콘막(16)은 게이트 전극으로서 기능하기 위해서는 도전성을 가져야 하는데, 이 기술분야에서 잘 알려진 인시튜(in-situ)기술에 의해 형성될 수 있고, 또한 폴리실리콘막의 도포후 뒤따르는 불순물 주입에 의해 형성될 수 있다.
상기 감광막패턴(17)의 제거후, 상기 게이트폴리실리콘막(16)을 웰형성용 마스크로 사용하여 저농도의 p-형 불순물 이온을 주입하면, 제3c도에 도시된 바와 같이, 상기 반도체층(14)내에 불순물 이온들이 주입되어 형성된 p-형 불순물 주입층(18)이 형성된다. 이어 열확산공정을 실행하여 상기 p-형 불순물 주입층(18)이 확산되어서 p-형 웰(19)이 제3d도에 도시된 바와 같이 형성된다.
제3e도에 의하면, 다시 상기 게이트폴리실리콘막(16)을 래치-업을 제어할 수 있는 불순물영역 형성용 마스크로 사용하여 상기 웰(19)내에 p형 불순물 이온을 주입하면, 상기 웰(19)내의 소정깊이에 p형 불순물 주입층(20)이 형성된다.
계속해서, 소오스 접합부 형성용 마스크를 사용하여 고농도의 n+형 불순물 주입층(22)이 상기 p형 불순물 주입층(20)과 상기 반도체기판의 표면 사이에 형성된다.
상기 소오스 접합부 형성용 마스크는, 제3F도에 도시된 바와 같이, 질화막을 상기 게이트폴리실리콘막(16)과 노출된 반도체기판의 표면상에 도포한 다음, 그 질화막을 패터닝하여 형성된 질화막패턴(21)으로 형성되어 있다.
이어 상기 질화막패턴(21)을 제거한 후, 열확산에 의해 상기 n+형 불순물 주입층(22)과 상기 p형 불순물 주입층(20)에 있는 불순물 이온이 확산되어서 각각 n+형 소오스 접합영역(25)과 래치-제어용 불순물 확산영역(24)이 제3G도에 도시된 바와 같이 형성된다. 이때, 상기 불순물확산영역(24)은, 열확산시간과 온도를 적절히 조절하므로서, 상기 p-형 웰(19)내에서 상기 n+형 소오스 접합영역(25)의 하부를 덮게 되고 그리고 상기 게이트 산화막(15)의 하부에 있는 채널까지는 연장되지 않게 형성되어 있다.
상기 p형 불순물 확산영역(24)은 또한 상기 상기 p-형 웰(19)보다 높은 불순물 농도를 갖고 있기 때문에 래치-업 현상을 방지할 수 있다.
즉, 상기 n+형 소오스 접합영역(25)의 아래에는 래치업제어용 상기 불순물 확산영역(24)이 형성되어 있기 때문에, 상기 소오스 접합영역(25)아래의 저항값이 작아지게 되어 상기 p형 불순물 확산영역(24)과 상기 n+형 소오스 접합영역(25)과의 전압차가 작아지게 되어 기생 npnp다이리스터가 작동되는 것을 방지할 수 있다.
또한, 상기 게이트폴리실리콘막(16)을 마스크로 사용하여 고농도의 p+형 불순물 이온을 주입하여 상기 불순물 확산영역(24)이 표면에 p+형 불순물 주입층(26)을 제3H도에 도시된 바와 같이 형성한 다음, 후속하는 열처리공정에 의해 상기 불순물 주입층(26)의 불순물 이온들이 확산되어 캐소드 오믹 접촉영역(27)이 형성된다. 또한 상기 캐소드 오믹 접촉영역(27)은 상술한 바와 같이 별도의 열처리 공정에 의해 형성될 수 있지만, 후속하는 PSG막의 도포공정에서 PSG막의 형성과 동시에 형성될 수 있다. 상기 게이트폴리실리콘막(16)을 캐소드 오믹 접촉 형성용 마스크로 사용하여 상기 영역(27)을 상기 p형 불순물 확산영역(24)의 표면에 형성할 수 있는 것은 상기 n+형 소오스 접합영역(26)의 불순물 농도가 상기 p+형 캐소드 오믹 접촉영역(27)의 불순물 농도보다 상대적으로 높게 형성되어 있기 때문이다.
이어, 상기 게이트폴리실리콘막(16)을 포함하여 상기 반도체기판상에 PSG막(28)을 도포 및 패터닝하여 상기 캐소드 오믹 접촉영역(27)은 물론 상기 소오스 접합영역(25)의 일부표면이 노출되는 콘택홀이 형성되고, 이어 금속전극(29)을 상기 콘택홀을 충전하면서 상기 PSG막(28)상에 제3i도와 같이 형성한다. 상기 PSG막(29)은 상기 게이트폴리실리콘막(16)을 상기 금속전극(29)과의 전기적인 접촉을 방지하기 위하여 제공된 것이다.
제4a도는 상술한 방법에 의해서 제조된 전력반도체장치의 채널층을 따라 취한 단면도이고, 제4b도는 상기 전력반도체기판의 표면에서 수평방향으로 불순물주입영역들의 도펀트의 농도를 보여주고 있는 곡선을 도시한 도면이다. 제4b도를 참고하면, 채널층의 표면에 p형 불순물 농도가 증가되어 있지 않음을 보여주고 있다. 즉 래치업 제어용 p형 불순물 확산영역(24)이 소오스 접합영역(25)의 경계를 따라 채널층까지 형성되어 있지 않다는 것을 보여주고 있다.
제5a도는 상기 전력반도체장치의 소오스 접합영역(25)의 표면으로부터 수직으로 취한 단면도이고, 제5B도는 상기 소오스 접합영역(25)의 바로 아래에 p형 도펀트가 확산되어 있는 영역이 있는 것을 보여주고 있는 곡선을 도시하고 있다. 제4b도에 도시된 바와 같이, 소오스 접합영역(25)의 아래에 p-형 웰(19)보다 높은 농도를 갖는 p형 도펀트가 확산되어 있어서, 이 영역을 통하여 흐르는 홀전류를 감소시킬 수 있음을 구조적으로 보여주고 있다.
또한 제6a도는 상기 전력반도체장치의 캐소드 오믹 접촉영역(27)의 표면으로붙 수직방향으로 절취한 단면도이고, 제6B도는 캐소드 콘택표면에 금속전극(29)과의 접촉특성을 좋게 하기 위하여 고농도의 p+형 도펀트가 확산되어 있는 것을 보여주고 있다.
[발명의 효과]
상술한 방법에 의해서 제조된 전력반도체장치에 있어서, 상기 p+형 캐소드 오믹 접촉영역(27)은 상기 래치업 제어용 p형 불순물 확산층(24)보다 고농도로 도프되어 있기 때문에 상기 금속전극(29)의 접촉특성이 좋아지게 되고, 또한 상기 p형 불순물 확산층(24)은 상기 p-형 웰(19)과 상기 p+형 캐소드 오믹 접촉영역(27)사이에 형성되어 있으면서 상기 웰(19)보다 높지만 상기 캐소드 오믹 접촉영역(27)의 아래로 흐르는 홀전류의 증가를 방지할 수 있다.
게다가, 상술한 본 발명의 방법에 의하면, 래치업을 제어하기 위하여 p-형 웰을 관통하여 반도체층까지 p+형 웰을 형성할 필요가 없기 때문에 p+형 웰을 형성하지 않고도 래치업의 발생을 방지할 수 있다.
더욱이, 본 발명의 방법에서는 p+형 웰을 형성하는 데 필요한 이온주입법(p+well implantation)을 사용하지 않기 때문에 각각의 셀마다 약 2-3μm의 폭을 갖는 이온주입창을 오픈시킬 필요가 없어서 그 이온주입창 형성용 마스크를 제작할 필요가 없다. 그 결과, 제조공정이 간소화됨은 물론 칩사이즈를 축소시킬 수 있다.

Claims (5)

  1. 고농도의 불순물이 도프된 제1도전형의 반도체기판(12)과; 상기 제1도전형의 반도체기판(12)상에 형성된 고농도의 불순물이 도프된 제2도전형의 버퍼층(13)과; 상기 버퍼층(13)상에 에피택셜성장에 의해 형성된 저농도의 제2도전형의 반도체층(14)과; 상기 반도체층(14)상에 형성되고, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16); 상기 게이트폴리실리콘막(16)들의 사이에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과; 상기 웰(19)내에 형성되어 있고, 상기 게이트폴리실리콘막(16)의 아래 부분을 부분적으로 포함하여 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과; 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물의 도프된 제1도전형의 캐소드 오믹 접촉영역(27)과; 상기 웰(19)내에서 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)사이에 형성되어 있고, 상기 소오스 접합영역(25)의 하부를 덮고 있지만 채널표면까지 연장되어 있지 않으며, 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 포함하는 전력반도체장치.
  2. 고농도의 불순물이 도프된 제1도전형의 반도체기판(12)상에 고농도의 불순물이 도프된 제2도전형의 버퍼층(13)을 형성하는 공정과; 상기 버퍼층(13)상에 에피택셜성장에 의해 저농도의 제2도전형의 반도체층(14)을 형성하는 공정과; 상기 반도체층(14)상에 형성되고, 산화막을 사이에 두고 폴리실리콘막을 형성하는 공정과; 상기 폴리실리콘막상에 감광막패턴(17)을 형성하여 웰영역을 정의하는 공정과; 상기 감광막패턴(17)을 마스크로 사용하여 상기 폴리실리콘막과 상기 산화막을 선택적으로 제거하여 게이트 산화막(15)을 사이에 끼워져 있는 게이트폴리실리콘막(16)을 형성하는 공정과; 상기 게이트폴리실리콘막(16)을 마스크로 사용하여 불순물이온을 상기 웰영역으로 주입하고 그리고 확산에 의해 제1도전형의 웰(19)을 형성하는 공정과; 다시 상기 웰(19)의 불순물 농도보다 높은 농도의 제1도전형의 불순물을 상기 웰(19)내에 주입하여 제1불순물 주입층(20)을 형성하는 공정과; 질화막을 도포 및 패터닝하여 소오스 접합영역을 정의하는 질화막패턴(21)을 형성하는 공정과; 상기 질화막패턴(21)을 소오스 접합형성용 마스크로 사용하여 고농도의 제2도전형의 불순물을 상기 웰(19)내에 주입하여 제2불순물 주입층(22)을 형성하는 공정과; 상기 제1,2불순물 주입층(20)을 확산시켜서 상기 웰(19)의 불순물 농도보다 높은 불순물 농도를 갖는 제1도전형의 불순물 확산영역(24)과 제2도전형의 소오스 접합영역(25)을 형성하고, 상기 불순물 확산영역(24)이 상기 소오스 접합영역(25)의 저부를 덮게 하는 공정과; 상기 질화막패턴(21)의 제거후, 캐소드 오믹 접촉부형성용 마스크를 사용하는 제1도전형의 불순물 이온주입에 의해서 상기 불순물 확산영역(24)의 불순물 농도보다 높은 불순물농도를 갖는 제1도전형의 캐소드 오믹 접촉영역(27)을 형성하는 공정과; 상기 게이트폴리실리콘막(16)과 전기적으로 접촉되게 하는 절연막(28)을 사이에 끼우고 상기 캐소드 오믹 접촉영역(27)상에 금속전극을 형성하는 공정을 포함하는 전력반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 제1도전형은 p형이고 그리고 제2도전형은 p형인 전력반도체장치.
  4. 반도체기판상에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과, 이 웰(19)내에 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16)을 갖는 전력반도체장치에 있어서, 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 제1도전형 캐소드 오믹 접촉영역(27)과; 상기 웰(19)내에서 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)의 저부사이에 형성되어 있고, 상기 소오스 접합영역(25)의 하부를 덮도록 연장되어 있으며, 그리고 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 포함하는 전력반도체장치.
  5. 반도체기판상에 형성된 저농도의 불순물이 도프된 제1도전형의 웰(19)과, 이 웰(19)내에 형성된 고농도의 불순물이 도프된 제2도전형의 소오스 접합영역(25)과, 게이트 산화막(15)을 사이에 두고 형성된 게이트폴리실리콘막(16)을 갖는 전력반도체장치의 제조방법에 있어서, 상기 웰(19)내에 형성되어 있고, 상기 소오스 접합영역(25)들 사이에서 고농도의 불순물이 도프된 제1도전형 캐소드 오믹 접촉영역(27)을 상기 웰(19)내에 형성하는 공정과; 상기 캐소드 오믹 접촉영역(27)과 상기 웰(19)사이에서 상기 소오스 접합영역(25)의 하부를 덮도록 연장되어 있으며, 그리고 상기 캐소드 오믹 접촉영역(27)의 불순물 농도보다 낮고 그리고 상기 웰(19)의 불순물 농도보다 높은 불순물이 도프된 제1도전형의 불순물 확산영역(24)을 상기 웰(19)내에 형성하는 공정을 포함하는 전력반도체장치의 제조방법.
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