CN117810086A - 一种宽soa的sgt器件的制造方法 - Google Patents

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Abstract

本发明公开了一种宽SOA的SGT器件的制造方法，通过形成栅氧化层和栅极材料时对沟槽宽度的调整，并增加了使用PSG或BSG材料扩散形成的或离子注入形成的额外掺杂区使得SGT器件的沟道长度能够得到有效的增长。本专利所提SGT器件及工艺，无需增加额外的光刻版，与常规SGT制作工艺兼容，在不造成工艺难度和成本增大的同时，能够有效增长器件的沟道长度，增强器件的抗热不稳定性能，得到更大的安全工作区（SOA），此外，额外的注入区域还能够对器件电场分布进行优化调整，提高器件耐压。

Description

一种宽SOA的SGT器件的制造方法
技术领域
本发明涉及半导体制造领域，具体涉及一种宽SOA的SGT器件制造方法。
背景技术
绝缘栅场效应晶体管（MOSFET）因其具有开关速度快、功耗低、栅极易驱动、驱动功率小，输入阻抗高和频率响应好等优点，被广泛的应用在各种电力系统中。在各种高电应力系统中，一方面要求功率MOSFET具有更低的导通损耗，另一方面要求器件能够在高压大电流下工作更长的时间，即器件要具有高的可靠性和大的安全工作区（SOA）。屏蔽栅MOSFET（Shield-gate Trench MOSFET，SGT MOSFET）因其优异的比导通电阻和开关导通优值，在中低压电离系统中被大量使用，但是由于其沟道密度的增加和跨导的增大，SGT的热不稳定问题也变得越发凸出。
对MOSFET热不稳定性的研究表明，要对器件的热不稳定和SOA（安全工作区）进行优化，可以从两个方面进行考虑：（1）一个方向是降低阈值电压的温度敏感度，主要通过调节体区浓度和氧化层厚度来实现；（2）另一个方向则是减少零温度点对应的漏极电流，减小热不稳定发生的区间宽度，其可以通过增大沟道长度和减小沟道宽度来进行实现。
为了解决类似的问题，中国发明专利（CN116682859B）公开了一种多沟道碳化硅MOSFET器件及其制造方法，该碳化硅MOSFET器件包括第一、第二沟槽，第一导电类型衬底、外延层和源区，第二导电类型阱区。沿垂直于xz平面的方向通过刻蚀形成第一、第二沟槽，第一、第二沟槽沿x方向贯穿器件有源区。于第一、第二沟槽中形成栅介质和栅电极，正向导通工作条件下，栅电极、栅介质以及第二导电类型阱区形成了五条不同位置的沟道，有效增大了沟道宽度。本结构通过引入沟槽结构以增大沟道宽度，同时规避了沟槽结构固有的栅介质易击穿问题。在中国发明专利（CN116525681B）中也公开了类似的技术方案。
发明内容
本发明的目的在于：针对现有技术的不足，提供一种适用于宽SOA的SGT器件的制造方法。
为了实现上述目的，本发明采用的技术方案为：
一种宽SOA的SGT器件的制造方法，包括形成衬底片，在衬底片上形成外延层，在外延层中形成沟槽，在沟槽中形成屏蔽栅结构、栅氧化层和栅极材料，形成中等掺杂体区和重掺杂源区，进行芯片表面的氧化和钝化，形成重掺杂的体区欧姆接触区，金属化，其特征在于，在所述形成沟槽和所述在沟槽中形成栅氧化层和栅极材料时，包括如下步骤：
步骤1：在所述外延层上形成有源区和终端区的若干沟槽，然后进行氧化生长，再进行多晶材料的淀积；
步骤2：刻蚀去除掉有源区内的沟槽外部以及内部多余部分的多晶材料；
步骤3：刻蚀多余的氧化层材料，形成回刻后的屏蔽栅多晶和厚氧化层结构；
步骤4：展宽屏蔽栅区域上方的沟槽宽度，在展宽后的沟槽侧壁上形成额外掺杂区；
步骤5：在形成额外掺杂区后的沟槽中形成氧化层；
步骤6：进行氧化层的刻蚀，形成屏蔽栅和控制栅之间的隔离氧化层；
步骤7：进行沟槽侧壁的牺牲氧化层生长和刻蚀，消除沟槽侧壁应力，再进行栅氧化层的生长
步骤8：进行控制栅多晶材料的淀积，回刻多晶材料，形成栅极结构。
本发明的优选技术方案如下：
其中，步骤4可以通过使用PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中，形成额外掺杂区，然后去除PSG或BSG材料形成；也可以通过调整注入角度，进行与体区同导电类型杂质的离子倾斜注入，形成沟槽侧壁的额外掺杂区。
优选地，所述衬底片是具有第二导电类型的重掺杂单晶材料衬底片。
优选地，步骤1包括在所述外延层上方进行掩膜材料淀积、光刻胶曝光和沟槽刻蚀，以形成有源区和终端区的若干沟槽。
优选的，保留顶部掩膜材料，根据P型导电类型和N型导电类型的差异，选择PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中，形成额外掺杂区，在形成所述额外掺杂区后去除掉所述掩膜材料。
优选地，可采用掩膜版遮挡或自对准工工艺进行体区和源区的离子注入和推结，形成中等掺杂体区和重掺杂源区。
优选地，在所述芯片表面的氧化和钝化后，在其上进行光刻接触孔，对其进行欧姆掺杂和退火，以形成重掺杂的体区欧姆接触区。
优选地，所述金属化包括在表面氧化层上淀积金属层，进行光刻形成顶层金属，包括源极PAD金属和栅极PAD金属；对背部进行衬底减薄和背部金属淀积，形成漏极金属。
优选地，可选择地更换制作体区的工艺顺序，在所述外延层中形成沟槽之前，进行体区的注入和推结，在沟槽刻蚀前形成所述中等掺杂体区。
作为优选方式，包围屏蔽栅区域4的绝缘介质层5的厚度可以根据器件的耐压量级进行调整，确保绝缘介质层5不会发生击穿。
作为优选方式，所述控制栅沟槽的宽度大于屏蔽栅沟槽的宽度，二者的宽度差能够根据器件尺寸和工艺能力进行调整。
作为优选方式，所述BSG或PSG材料的杂质浓度能够根据阈值电压需求进行调整。
作为优选方式，所述控制栅结构包括控制栅区域6的底部深度达到或超出中等掺杂第一类导电类型半导体额外掺杂区7的深度，确保器件能够正常导通。
作为优选方式，所述SGT器件的材料为硅、碳化硅、砷化镓、磷化铟、氧化镓或锗硅半导体材料。
作为优选方式，所述第一类导电类型半导体掺杂为P型半导体，第二类导电类型半导体为N型半导体；或者所述第一类导电类型半导体掺杂为N型半导体，第二类导电类型半导体为P型半导体。
作为优选方式，所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
综上所述，由于采用了上述技术方案，本发明的有益效果是：适用该方法制造的SGT器件在不造成工艺难度和成本增大的同时，仅需通过额外的单晶刻蚀、杂质的淀积扩散或杂质的离子注入，便可形成额外掺杂区，其在器件正向导通时能够形成反型层，有效增长器件的沟道长度，增强器件的抗热不稳定性和SOA，此外，额外的注入区域还能够对器件电场分布进行优化调整，提高器件耐压。
附图说明
图1为本发明实施例的半导体元件结构示意图。
图2至图16为图1所示的元件在不同加工步骤中的结构示意图。
图17是本发明实施例3中半导体在注入状态的结构示意图。
图18是本发明另一实施例中半导体在注入状态的结构示意图。
图19是图18所示实施例中半导体的结构示意图。
图中标记：1为漏极金属层，2为重掺杂第二类导电类型半导体漏区，3为轻掺杂第二类导电类型半导体漂移区，4为屏蔽栅区域，5为绝缘介质层，6为控制栅区域，7为中等掺杂第一类导电类型半导体倾斜注入区，8为中等掺杂第一类导电类型半导体体区，9为重掺杂第二类导电类型半导体源区，10为掺杂第一类导电类型半导体欧姆接触区10，11为顶部绝缘介质层，12为源极金属层。
具体实施方式
下面结合附图，对本发明作详细的说明。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
一种宽SOA的SGT器件，如图1所示，包括源极结构、控制栅结构、屏蔽栅结构、漂移区结构和漏极结构：所述源极结构包括源极金属层12、重掺杂第一类导电类型半导体欧姆接触区10、重掺杂第二类导电类型半导体源区9、中等掺杂第一类导电类型半导体体区8和中等掺杂第一类导电类型半导体额外掺杂区7；所述控制栅结构包括控制栅区域6和其侧边的薄绝缘介质层5；所述屏蔽栅结构包括屏蔽栅区域4和环绕包围住区域4的厚绝缘介质层5；所述漂移区结构包括轻掺杂第二类导电类型半导体漂移区3；所述漏极结构包括重掺杂第二类导电类型半导体漏区2和漏极金属层1。所述源极结构的重掺杂第二类导电类型半导体源区9左右侧的其中一侧为重掺杂第一类导电类型半导体欧姆接触区10，另一侧为控制栅结构，上侧为源极金属层12，下侧为中等掺杂第一类导电类型半导体体区8，中等掺杂第一类导电类型半导体额外掺杂区7位于体区8靠近控制栅区域6一侧的侧面及其下方；所述控制栅结构的控制栅区域6位于源极金属层12下方和中等掺杂第一类导电类型半导体体区8侧面，控制栅区域6和源极金属层12中间由厚绝缘介质层11隔开，控制栅区域6和中等掺杂第一类导电类型半导体体区8中间由薄绝缘介质层5隔开；所述屏蔽栅结构的屏蔽栅区域4位于控制栅区域6的下方，并伸入到轻掺杂第二类导电类型半导体漂移区3范围内，通过厚绝缘介质层5将屏蔽栅区域4与控制栅区域6和轻掺杂第二类导电类型半导体漂移区3隔离；所述漂移区结构的轻掺杂第二类导电类型半导体漂移区3位于中等掺杂第一类导电类型半导体体区8下方；所述漏极结构的重掺杂第二类导电类型半导体漏区2位于漂移区3的下方，重掺杂第二类导电类型半导体漏区2下表面直接与漏极金属层1相接触。该SGT器件通过在控制栅的两侧设置加宽部，使控制栅的宽度出现横向尺寸上的差值，沟道会形成于控制栅与中等掺杂第一类导电类型半导体体区之间，再进行额外的掺杂，额外掺杂区域同样可为沟道提供形成条件，进一步地有效增长器件的沟道长度减小热不稳定发生的区间宽度，从而减少零温度点对应的漏极电流，提高热稳定性，实现更大的器件安全工作区（SOA）。
该结构的SGT器件具体制造方法如下：
步骤1：选用具有第二导电类型的重掺杂单晶材料衬底片，并在所述衬底片上生长单晶材料外延层，如图2所示；
步骤2：在所述外延层上方进行掩膜材料淀积、光刻胶曝光和沟槽刻蚀，以形成有源区和终端区的若干沟槽，接着进行氧化层生长，再进行多晶材料的淀积，如图3所示；
步骤3：刻蚀去除掉有源区内的沟槽外部以及内部多余部分的多晶材料，如图4所示；
步骤4：刻蚀多余的氧化层材料，形成回刻后的屏蔽栅多晶和厚氧化层结构，如图5所示；
步骤5：保留顶部掩膜材料，直接进行单晶材料的刻蚀，展宽屏蔽栅区域上方的沟槽宽度，如图6所示；
步骤6：保留顶部掩膜材料，根据P型导电类型和N型导电类型的差异，选择PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中，形成额外掺杂区，如图7所示；
步骤7：去除掉掩膜材料和PSG或BSG材料，如图8所示；
步骤8：热氧化生长和淀积氧化层，如图9所示；
步骤9：进行氧化层的刻蚀，形成屏蔽栅和控制栅之间的隔离氧化层，如图10所示；
步骤10：进行沟槽侧壁的牺牲氧化层生长和刻蚀，消除沟槽侧壁应力，再进行栅氧化层的生长，如图11所示；
步骤11：进行控制栅多晶材料的淀积，回刻多晶材料，形成栅极结构，如图12所示；
步骤12：采用掩膜版遮挡或自对准工工艺进行体区和源区的离子注入和推结，形成中等掺杂体区和重掺杂源区，如图13所示；
步骤13：进行芯片表面的氧化和钝化，如图14所示；
步骤14：光刻接触孔，对其进行欧姆掺杂和退火，以形成重掺杂的体区欧姆接触区，如图15所示；
步骤15：进行金属化，在表面氧化层上淀积金属层，进行光刻形成顶层金属，包括源极PAD金属和栅极PAD金属；对背部进行衬底减薄和背部金属淀积，形成漏极金属，如图16所示。
在本实施例中，包围屏蔽栅区域4的绝缘介质层5的厚度可以根据器件的耐压量级进行调整，确保绝缘介质层5不会发生击穿；所述控制栅沟槽的宽度大于屏蔽栅沟槽的宽度，二者的宽度差能够根据器件尺寸和工艺能力进行调整；所述BSG或PSG材料的杂质浓度能够根据阈值电压需求进行调整；所述控制栅结构包括控制栅区域6的底部深度达到或超出中等掺杂第一类导电类型半导体倾斜注入区7的深度，确保器件能够正常导通；所述VDMOS器件的材料为硅、碳化硅、砷化镓、磷化铟、氧化镓或锗硅半导体材料；所述第一类导电类型半导体掺杂为P型半导体，第二类导电类型半导体为N型半导体；或者所述第一类导电类型半导体掺杂为N型半导体，第二类导电类型半导体为P型半导体。；所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
下面结合本实施例1详细阐述本发明的工作原理（以N型SGT为例）：
在正向导通状态下，实例1中电极的连接方式为：源极金属层12和屏蔽栅区域接低电位，控制栅区域6接高电位，漏极金属层1接高电位。此时中等掺杂第一类导电类型半导体倾斜注入区7可以有效增长器件的沟道长度，从而增强器件的抗热不稳定性，增大器件的SOA。
在反向阻断状态下，实例1中电极的连接方式为：源极金属层12和屏蔽栅区域接低电位，控制栅区域6接低电位，漏极金属层1接高电位。此时中等掺杂第一类导电类型半导体倾斜注入区7能够在原有的Body/EPI电场峰值和屏蔽栅沟槽底部电场峰值的中间位置引入新的电场峰值，增强器件的二维电场调整作用，增大器件的耐压。
实施例2
该方法与实施例1的方法类似，调整了体区和沟槽刻蚀工艺的先后顺序，具体如下：
步骤1：选用具有第二导电类型的重掺杂单晶硅衬底片，并在所述衬底片上生长单晶硅外延层；
步骤2：进行体区的注入和推结，在沟槽刻蚀前形成中等掺杂体区；
步骤3：在所述外延层上方进行掩膜材料淀积、光刻胶曝光和沟槽刻蚀，以形成有源区和终端区的若干沟槽，接着进行氧化层生长，再进行多晶材料的淀积；
步骤4：刻蚀去除掉有源区内的沟槽外部以及内部多余部分的多晶材料；
步骤5：刻蚀多余的氧化层材料，形成回刻后的屏蔽栅多晶和厚氧化层结构；
步骤6：保留顶部掩膜材料，直接进行单晶材料的刻蚀，展宽屏蔽栅区域上方的沟槽宽度；
步骤7：保留顶部掩膜材料，根据P型导电类型和N型导电类型的差异，选择PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中，形成额外掺杂区;
步骤8：去除掉掩膜材料和PSG或BSG材料；
步骤9：热氧化生长和淀积氧化层；
步骤10：进行氧化层的刻蚀，形成屏蔽栅和控制栅之间的隔离氧化层；
步骤11：进行沟槽侧壁的牺牲氧化层生长和刻蚀，消除沟槽侧壁应力，再进行栅氧化层的生长；
步骤12：进行控制栅多晶材料的淀积，回刻多晶材料，形成栅极结构；
步骤13：采用掩膜版遮挡或自对准工工艺进行体区和源区的离子注入和推结，形成重掺杂源区；
步骤14：进行芯片表面的氧化和钝化；
步骤15：光刻接触孔，对其进行欧姆掺杂和退火，以形成重掺杂的体区欧姆接触区；
步骤16：进行金属化，在表面氧化层上淀积金属层，进行光刻形成顶层金属，包括源极PAD金属和栅极PAD金属；对背部进行衬底减薄和背部金属淀积，形成漏极金属。
实施例3
步骤1：选用具有第二导电类型的重掺杂单晶材料衬底片，并在所述衬底片上生长单晶材料外延层；
步骤2：在所述外延层上方进行掩膜材料淀积、光刻胶曝光和沟槽刻蚀，以形成有源区和终端区的若干沟槽，接着进行氧化层生长，再进行多晶材料的淀积；
步骤3：刻蚀去除掉有源区内的沟槽外部以及内部多余部分的多晶材料；
步骤4：刻蚀多余的氧化层材料，形成回刻后的屏蔽栅多晶和厚氧化层结构；
步骤5：保留顶部掩膜材料，直接进行单晶材料的刻蚀，展宽屏蔽栅区域上方的沟槽宽度；
步骤6：调整注入角度，进行与Body同导电类型杂质的离子倾斜注入，形成沟槽侧壁的额外掺杂区，如图17所示；
步骤7：热氧化生长和淀积氧化层；
步骤8：进行氧化层的刻蚀，形成屏蔽栅和控制栅之间的隔离氧化层；
步骤9：进行沟槽侧壁的牺牲氧化层生长和刻蚀，消除沟槽侧壁应力，再进行栅氧化层的生长；
步骤10：进行控制栅多晶材料的淀积，回刻多晶材料，形成栅极结构；
步骤11：采用掩膜版遮挡或自对准工工艺进行体区和源区的离子注入和推结，形成中等掺杂体区和重掺杂源区；
步骤12：进行芯片表面的氧化和钝化；
步骤13：光刻接触孔，对其进行欧姆掺杂和退火，以形成重掺杂的体区欧姆接触区；
步骤14：进行金属化，在表面氧化层上淀积金属层，进行光刻形成顶层金属，包括源极PAD金属和栅极PAD金属；对背部进行衬底减薄和背部金属淀积，形成漏极金属。
实施例4
本实施例2结构如图18和图19所示，在屏蔽栅及其侧边的厚氧化层回刻和Si刻蚀后，调整左右两侧倾斜注入角度不同，如图18所示，实现一侧的中等掺杂第一类导电类型半导体额外掺杂区7与中等掺杂第一类导电类型半导体体区8相连接，另一侧的中等掺杂第一类导电类型半导体额外掺杂区7与中等掺杂第一类导电类型半导体体区8相断开，最终结构如图19所示，其能够在保证耐压优化的同时，能够根据实际应用环境进行导通电阻和抗热不稳定性能的折中选择。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种宽SOA的SGT器件的制造方法，包括形成衬底片，在衬底片上形成外延层，在外延层中形成沟槽，在沟槽中形成屏蔽栅结构、栅氧化层和栅极材料，形成中等掺杂体区和重掺杂源区，进行芯片表面的氧化和钝化，形成重掺杂的体区欧姆接触区，金属化，其特征在于，在所述形成沟槽和所述在沟槽中形成栅氧化层和栅极材料时，包括如下步骤：
步骤1：在所述外延层上形成有源区和终端区的若干沟槽，然后进行氧化生长，再进行多晶材料的淀积；
步骤2：刻蚀去除掉有源区内的沟槽外部以及内部多余部分的多晶材料；
步骤3：刻蚀多余的氧化层材料，形成回刻后的屏蔽栅多晶和厚氧化层结构；
步骤4：展宽屏蔽栅区域上方的沟槽宽度，在展宽后的沟槽侧壁上形成额外掺杂区；
步骤5：在形成额外掺杂区后的沟槽中形成氧化层；
步骤6：进行氧化层的刻蚀，形成屏蔽栅和控制栅之间的隔离氧化层；
步骤7：进行沟槽侧壁的牺牲氧化层生长和刻蚀，消除沟槽侧壁应力，再进行栅氧化层的生长
步骤8：进行控制栅多晶材料的淀积，回刻多晶材料，形成栅极结构。
2.根据权利要求1所述一种宽SOA的SGT器件的制造方法，其特征在于，所述衬底片是具有第二导电类型的重掺杂单晶材料衬底片，步骤1包括在所述外延层上方进行掩膜材料淀积、光刻胶曝光和沟槽刻蚀，以形成有源区和终端区的若干沟槽。
3.根据权利要求2所述一种宽SOA的SGT器件的制造方法，其特征在于，保留顶部掩膜材料，根据P型导电类型和N型导电类型的差异，选择PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中，形成额外掺杂区，在形成所述额外掺杂区后去除掉所述掩膜材料。
4.根据权利要求3所述一种宽SOA的SGT器件的制造方法，其特征在于，可采用掩膜版遮挡或自对准工工艺进行体区和源区的离子注入和推结，形成中等掺杂体区和重掺杂源区。
5.根据权利要求4所述一种宽SOA的SGT器件的制造方法，其特征在于，在所述芯片表面的氧化和钝化后，在其上进行光刻接触孔，对其进行欧姆掺杂和退火，以形成重掺杂的体区欧姆接触区。
6.根据权利要求5所述一种宽SOA的SGT器件的制造方法，其特征在于，所述控制栅结构包括控制栅区域6的底部深度达到或超出中等掺杂第一类导电类型半导体额外掺杂区7的深度。
7.根据权利要求1所述一种宽SOA的SGT器件的制造方法，其特征在于，在步骤4中调整注入角度，进行与体区同导电类型杂质的离子倾斜注入，形成沟槽侧壁的额外掺杂区。
8.根据权利要求5所述一种宽SOA的SGT器件的制造方法，其特征在于，所述轻掺杂为杂质浓度量级在1e16cm-3及以下的掺杂，所述中等掺杂为杂质浓度量级在1e16cm-3到1e18cm-3之间的掺杂，所述重掺杂为杂质浓度量级大于1e18cm-3的掺杂。
9.根据权利要求1所述一种宽SOA的SGT器件的制造方法，其特征在于，在步骤4中使用PSG或BSG材料进行淀积填充，接着通过高温退火扩散使PSG或BSG内杂质扩散至沟槽侧壁单晶材料中形成所述额外掺杂区，然后去除PSG或BSG材料。
10.根据权利要求1所述一种宽SOA的SGT器件的制造方法，其特征在于，在所述外延层中形成沟槽之前，进行体区的注入和推结，在沟槽刻蚀前形成所述中等掺杂体区。
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