CN115020240A - 一种低压超结沟槽mos器件的制备方法及结构 - Google Patents
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Abstract
本发明涉及一种低压超结沟槽MOS器件的制备方法及结构，涉及半导体技术领域，包括：步骤S1，于衬底上形成外延层；步骤S2，于外延层中形成至少一个柱区；步骤S3，于外延层中形成浮岛；步骤S4，于外延层中形成浅沟槽，且浅沟槽的底部设有硬掩蔽层，浅沟槽的侧壁设有栅氧化层；以及于外延层中形成深沟槽，深沟槽的底部和侧壁设有场氧化层，浅沟槽和深沟槽内形成多晶硅层；步骤S5，于柱区和浮岛的上方形成体区，然后于体区的上方形成注入区；步骤S6，进行介质层的淀积和多个接触孔的刻蚀，进行金属层的淀积和刻蚀。本发明器件的安全工作区更宽，过电流能力更大，栅极电荷及反向恢复电荷更小，特征导通电阻较低。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种低压超结的沟槽MOS器件的制备方法及应用该方法制备得到的低压超结沟槽MOS器件的结构。
背景技术
沟槽MOS器件基于电荷平衡技术，使得原有三角形电场发展为类梯形电场，可以在一定掺杂浓度的外延层上实现更高的耐压值，是目前沟槽MOS器件结构的一个重要发展方向；同样地，在引入电荷平衡技术的类体型电场的支持下，可在满足器件耐压要求的同时采用离子掺杂浓度更浓的外延层，继而大幅度降低器件的特征导通电阻Rsp，特征导通电阻是芯片单位面积上的导通电阻，这是衡量功率MOS器件的一项重要指标。
目前电荷平衡技术应用比较广泛的低压沟槽器件结构是分裂栅沟槽MOS器件（Shield Gate Trench MOSFET，SGT MOSFET），其特点是采用深沟槽屏蔽栅结构，实现屏蔽栅厚氧化层和外延层之间的平衡耗尽，实现二维电场的搭建，可以大幅度降低外延层电阻率，实现大幅优化特征导通电阻的目的；同时分裂栅结构的引入大幅度地削减栅极-漏极电容Cgd的接触面积，同时获得很小的米勒级的电容Cgd，使得器件开关过程中具有较短时间的米勒平台过渡，极大地加快了器件的开关速度，降低了开关损耗，非常适合开关式电源应用（SMPS）。但任何事情都有两面性，但面对MOSFET应用在过流保护，短路保护等相关领域，过短的米勒平台，使得dv/dt过大，瞬态功率急速拉升，器件在短路保护关断过程中易发生热电烧毁，限制了器件过流保护领域的安全工作区，因此针对以上问题，有必要设计出一种低特征导通电阻、EMI特性优越的低压超结的沟槽MOS器件的制备方法及结构，同时具有屏蔽栅MOS很低的特征导通电阻和planar MOS较宽的安全工作区，以满足特定应用场景的需要。
发明内容
为了解决以上技术问题，本发明提供了一种低压超结沟槽MOS器件的制备方法及结构。
本发明所解决的技术问题可以采用以下技术方案实现：一种低压超结沟槽MOS器件的制备方法，包括：步骤S1，提供一第一导电类型的衬底，并于所述衬底上形成第一导电类型的外延层；步骤S2，于所述外延层的有源区进行至少一个第二导电类型的柱区的光刻，每一所述柱区按照一第一预设次数注入形成；步骤S3，于所述外延层的外围区进行第二导电类型的浮岛的光刻，所述浮岛按照一第二预设次数注入形成，然后对所述柱区和所述浮岛进行退火；步骤S4，于所述外延层的有源区形成浅沟槽，所述浅沟槽位于所述柱区的两侧，且所述浅沟槽的底部设有一预设厚度的硬掩蔽层，所述浅沟槽的侧壁设有栅氧化层；以及于所述外延层的外围区形成深沟槽，所述深沟槽的底部和侧壁设有场氧化层，所述浅沟槽和所述深沟槽内形成多晶硅层；步骤S5，于所述柱区和所述浮岛的上方进行第二导电类型的体区的自对准注入和退火，然后于所述体区的上方进行第一导电类型的注入区的注入和退火；步骤S6，于器件的上方进行介质层的淀积和多个接触孔的刻蚀，多个所述接触孔自所述介质层的上表面向下延伸至所述体区和靠近所述有源区的第一个所述深沟槽内；随后，进行金属层的淀积和刻蚀。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S4具体包括：步骤S41，于所述外延层的有源区进行浅沟槽的刻蚀，所述浅沟槽位于所述柱区的两侧；步骤S42，于所述外延层的上方和所述浅沟槽内淀积形成硬掩蔽层；步骤S43，以所述硬掩蔽层为掩蔽，于所述外延层的外围区进行深沟槽的刻蚀，并于所述深沟槽的底部和侧壁生长场氧化层；步骤S44，进行第一次多晶硅的淀积，然后进行刻蚀或研磨，去除所述硬掩蔽层上方的多余的所述多晶硅；步骤S45，对所述硬掩蔽层进行湿法腐蚀，于所述浅沟槽的槽底残留一预设厚度的所述硬掩蔽层；步骤S46，于所述浅沟槽的侧壁进行栅氧化层的生长，然后进行第二次多晶硅的淀积和反刻，使所述多晶硅与所述外延层齐平。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S2中，于所述外延层的有源区进行至少一个第二导电类型的柱区的光刻，之前还包括：于所述外延层的上方形成光阻层。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S2中，所述第一预设次数为3~6次；注入能量为[300KEV，3MEV]。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S3中，所述第二预设次数为1~4次；所述浮岛的注入杂质为B；退火温度为1000℃，退火时间为60min。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S4中，所述浅沟槽的深度为[0.9 um，1.8um]。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S44中，所述多晶硅层的淀积厚度为[0.8 um ，1.2um]。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S45中，所述预设厚度为2000Å。
上述的一种低压超结沟槽MOS器件的制备方法，所述步骤S4中，所述栅氧化层的生长厚度为[300 Å ，600Å]。
本发明还提供一种低压超结沟槽MOS器件的结构，采用如上述的低压超结沟槽MOS器件的制备方法制备得到，包括：第一导电类型的衬底；第一导电类型的外延层，设置于所述衬底的上方；至少一个第二导电类型的柱区，形成于所述外延层的有源区，且每一所述柱区按照一第一预设次数注入形成；第二导电类型的浮岛，形成于所述外延层的外围区，且所述浮岛按照一第二预设次数注入形成；浅沟槽，形成于每一所述柱区的两侧，所述浅沟槽的底部设有一预设厚度的硬掩蔽层，所述浅沟槽的侧壁设有栅氧化层；深沟槽，形成于所述外延层的外围区，所述深沟槽的底部和侧壁设有场氧化层；多晶硅层，分别设置于所述浅沟槽和所述深沟槽内；第二导电类型的体区，形成于所述柱区和所述浮岛的上方；第一导电类型的注入区，形成于所述体区的上方；介质层，形成于所述外延层的上方；多个接触孔，多个所述接触孔自所述介质层的上表面向下延伸至所述体区和靠近所述有源区的第一个所述深沟槽内；金属层，覆盖器件的上方。
本发明技术方案的有益效果在于：本发明器件有源区为P/N柱（pillar）交替结构，外围区采用浮岛加深沟槽的混合型设计，浮岛提供纵向的结终端延伸结构JTE，深沟槽截断结曲面，使得器件的击穿电压非常接近理想击穿电压；采用电阻率更小的外延层来承压，从而降低器件的特征导通电阻；相较于屏蔽栅（SGT）技术，本发明器件具有更宽的安全工作区，更大的过电流能力，更小的栅极电荷Qg 及反向恢复电荷Qrr ，在满足开关式电源应用以及短路能力应用的同时，还特别适合马达控制及过流保护的相关应用，大幅减小开关关断时产生的尖峰电压Vspike及振铃现象，有助于电磁干扰EMI的改善。
附图说明
图1为本发明较佳的实施例中，注入多层柱区的结构剖面图；
图2为本发明较佳的实施例中，柱区和浮岛退火后的结构剖面图；
图3为浅沟槽刻蚀后的结构剖面图；
图4为硬掩蔽层刻蚀后的结构剖面图；
图5为深沟槽刻蚀和深沟槽内生长场氧化层后的结构剖面图；
图6为第一次淀积多晶硅后的结构剖面图；
图7为多晶硅反刻后的结构剖面图；
图8为湿法腐蚀后的结构剖面图；
图9为第二次淀积多晶硅后的结构剖面图；
图10为形成体区和注入区后的结构剖面图；
图11为形成介质层、接触孔和金属层后的结构剖面图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明实施例中导电类型包括第一导电类型和第二导电类型，第一导电类型和第二导电类型相反，例如：若第一导电类型为N型，则第二导电类型为P型（下文中以此为例）；若第一导电类型为P型，则第二导电类型为N型。
其中，下文中所提及的N+型以及N型均指掺杂浓度的不同情况，具体地，N型的掺杂浓度小于N+型。
实施例一
参照图1-11，本发明实施例提供一种低压超结沟槽MOS器件的制备方法，具体步骤如下：步骤S1，如图1所示，提供一第一导电类型的衬底1，并于衬底1上形成第一导电类型的外延层2；具体的，在本实施例中，提供重掺杂的N+型衬底1，并在衬底1上形成N型外延层2，外延层的电阻率降低，相对传统沟槽MOS器件，达到相同击穿电压时，本发明超结结构的外延层的电阻率可以为前者的50%及以下。
步骤S2，如图1所示，于外延层2的有源区进行至少一个第二导电类型的柱区3的光刻，每一柱区3按照一第一预设次数注入形成；作为优选的实施方式，其中，步骤S2中，第一预设次数为3~6次；注入能量为[300KEV，3MEV]。
具体的，在本实施例中，在外延层2上进行超结P型柱区3的光刻和注入，P型柱区3分为三至六次注入，每次注入能量介于300KEV~3MEV之间，具体注入次数和注入能量视额定电压而定。优选的，本实施例包括两个P型柱区3，每一P型柱区3分别分3次注入B形成，多次能量分开高、中、低能量档，搭配使用注入形成P型柱区3。
步骤S3，如图2所示，于外延层2的外围区进行第二导电类型的浮岛5的光刻，浮岛5按照一第二预设次数注入形成，然后对柱区3和浮岛5进行退火；作为优选的实施方式，其中，步骤S3中，第二预设次数为1~4次；浮岛5的注入杂质为B；退火温度为1000℃，退火时间为60min。
具体的，在本实施例中，在外延层2上进行P型浮岛5的光刻和注入，采用浮岛5作为限压环，P型浮岛5的注入杂质为B，分为一至四步注入，具体注入次数视额定电压而定，对p型柱区3和P型浮岛5注入进行退火，退火温度为1000℃，退火时间为60min。
步骤S4，于外延层2的有源区形成浅沟槽6，浅沟槽6位于柱区3的两侧，且浅沟槽6的底部设有一预设厚度的硬掩蔽层7，浅沟槽6的侧壁设有栅氧化层61；以及于外延层2的外围区形成深沟槽8，深沟槽8的底部和侧壁设有场氧化层81，浅沟槽6和深沟槽8内形成多晶硅层9；作为优选的实施方式，其中，步骤S4具体包括：步骤S41，如图3所示，于外延层2的有源区进行浅沟槽6的刻蚀，浅沟槽6位于柱区3的两侧；具体的，在本实施例中，进行元胞有源区（简称：有源区）内的浅沟槽6的刻蚀，浅沟槽6的深度为[0.9 um，1.8um]，具体深度视额定电压而定。
步骤S42，如图4所示，于外延层2的上方和浅沟槽6内淀积形成硬掩蔽层7；具体的，在本实施例中，采用二氧化硅进行硬掩蔽层7的淀积，硬掩蔽层7的淀积厚度不低于5000Å；进一步的，对硬掩蔽层7的光刻，刻蚀，将下文中的深沟槽8的光刻板图形转移到硬掩蔽层7上。
步骤S43，如图5所示，以硬掩蔽层7为掩蔽，于外延层2的外围区进行深沟槽8的刻蚀，并于深沟槽8的底部和侧壁生长场氧化层81；作为优选的实施方式，其中，步骤S43中，采用热氧化法或化学气相淀积法生长形成场氧化层81；场氧化层81的生长厚度为[2000Å，8000Å]。
具体的，在本实施例中，以硬掩蔽层7为掩蔽，进行外围区限压环的深沟槽8的干法刻蚀；同时以硬掩蔽层7为氧化掩蔽，在深沟槽8内进行具体限压作用的场氧化层81的生长，生长方法一般包括热氧化法和化学气相淀积法两种，场氧化层81的生长厚度在2000Å至8000Å之间，具体生长厚度依据器件电压的不同进行调制。
进一步的，浮岛5靠近主结，深沟槽8在外围区扩展，浮岛5和深沟槽8的位置是固定的，如果更换位置，电场不能有效安全降落截止。
步骤S44，如图6和图7所示，进行第一次多晶硅的淀积，然后进行刻蚀或研磨，去除硬掩蔽层7上方的多余的多晶硅；具体的，在本实施例中，进行深沟槽8内的多晶硅淀积，第一次淀积后的多晶硅层9的淀积厚度为[0.8 um ，1.2um]；进一步的，进行多晶硅的刻蚀或研磨，只在深沟槽8内留下多晶硅。
步骤S45，如图8所示，对硬掩蔽层7进行湿法腐蚀，于浅沟槽6的槽底残留一预设厚度的硬掩蔽层7；作为优选的实施方式，其中，步骤S45中，预设厚度为2000Å。
具体的，在本实施例中，对硬掩蔽层7进行湿法腐蚀，通过控制腐蚀时间，在浅沟槽6的底部形成约2000Å的厚氧残留，残留的硬掩蔽层7的厚度随不同电压器件不同而调制，其余部分硬掩蔽均去除；进一步的，由于硬掩蔽层7的存在，使得步骤S44中对多晶硅进行刻蚀或研磨后，多晶硅层9与硬掩蔽层7齐平，或者低于硬掩蔽层7的高度，但是刻蚀或研磨后的多晶硅层9会完全覆盖住深沟槽8内的场氧化层81，使得深沟槽8内的场氧化层81在多晶硅层9的掩蔽保护下得以留存。
由于场氧化层81的形成是在炉管高温热生长进行，如果没有硬掩蔽层7（二氧化硅）的屏蔽，会在所有裸漏的硅表面包括深沟槽8底部，深沟槽8侧壁，平台表面全部生长场氧化层81，无法精准实现深槽底部和侧壁具有厚氧结构的场氧化层81，浅槽只有底部存在厚氧结构的要求；本发明利用浅沟槽6中填充硬掩蔽层7以硬掩蔽层7为阻挡，只在深沟槽8生长场氧化层81；以深沟槽8内的多晶硅层9填充为阻挡，进行浅沟槽6底部的厚氧结构的保留，该种特殊顺序的工艺巧妙组成，降低了器件的制备成本。
步骤S46，如图9所示，于浅沟槽6的侧壁进行栅氧化层61的生长，然后进行第二次多晶硅的淀积和反刻，使多晶硅与外延层2齐平。
作为优选的实施方式，其中，步骤S4中，栅氧化层61的生长厚度为[300 Å ，600Å]。
具体的，在本实施例中，进行有源区浅沟槽6内的栅氧化层61的热氧化生长，栅氧化层61位于浅沟槽6的内侧侧壁，栅氧化层61的生长厚度为300~600Å；然后，进行有源区浅沟槽6内的多晶硅淀积和反刻。
进一步的，本发明中浅沟槽6的底部的硬掩蔽层7为厚氧结构，侧壁栅氧化层61为薄氧结构，作为功能性电容控制使用；而深沟槽8内地的场氧化层81为厚氧结构，作为耐压使用。
需注意的是，本发明实施例中先形成浮岛5，再形成硬掩蔽层7，在P型柱区3注入后即进行浮岛5注入，使得浮岛5可以与P型柱区3在退火时可以共用一道炉管热过程；如果先形成硬掩蔽层7，再形成浮岛5，需要再增加一道专门针对浮岛5退火的炉管热过程，增加不必要的热预算和生产成本。
步骤S5，如图10所示，于柱区3和浮岛5的上方进行第二导电类型的体区10的自对准注入和退火，然后于体区10的上方进行第一导电类型的注入区11的注入和退火；具体的，在本实施例中，进行P型体区10的自对准注入和退火，P型体区10位于位于P型柱区3的上方，且位于相邻的两个浅沟槽6之间，P型体区10的两端与两侧的浅沟槽6的外壁相接触；形成P型体区10之后，进行N+型注入区11（即源区）的注入和退火，N+型注入区11位于位于P型体区10的上方，且位于相邻的两个浅沟槽6之间，N+型注入区11的两端与两侧的浅沟槽6的外壁相接触。
步骤S6，如图11所示，于器件的上方进行介质层12的淀积和多个接触孔13的刻蚀，多个接触孔13自介质层12的上表面向下延伸至体区10和靠近有源区的第一个深沟槽8内；随后，进行金属层14的淀积和刻蚀。
具体的，在本实施例中，进行隔离作用的介质层12的淀积和多个接触孔13的刻蚀，然后进行金属层14的淀积和刻蚀，该金属层14即为器件的源极；其中，介质层12覆盖上述步骤S5制备得到器件的上表面，然后在介质层12中刻蚀出对应上述N+型注入区11、以及第一个深沟槽8的窗口，淀积形成接触孔13。
需注意的是，浮岛5上方的体区10和靠近有源区的第一个深沟槽8需要通过接触孔13与金属层14短接。
作为优选的实施方式，其中，步骤S2中，于外延层2的有源区进行至少一个第二导电类型的柱区3的光刻，如图1所示，之前还包括：于外延层2的上方形成光阻层4。
具体的，在本实施例中，在进行P型柱区3的光刻之间，需要在外延层的上方形成光阻层4，光阻层4覆盖整个外延层2的上表面，然后在光阻层4中通过光刻工艺刻蚀出对应P型柱区3的窗口。
于上述较佳的实施例中，在制备低压超结结构的沟槽MOS器件的方法过程中，将各类工艺巧妙组合，不需要额外的特殊工艺和多层外延技术，最大化降低工艺复杂性和光刻版层数；工序采用多次不同能量高能注入和退火实现P型柱区3的生成，多次高能注入实现浮岛5的限压结构；以硬掩蔽层7为遮挡进行深沟槽8内的场氧化层81的生成，以深沟槽8内的多晶硅层9为屏蔽进行浅沟槽6内硬掩蔽层7的去除，同时在浅沟槽6内的硬掩蔽层7去除时进行时间控制，残留部分的硬掩蔽层7作为浅沟槽6底部厚氧区。
本发明制备得到的低压超结结构的沟槽MOS器件在承受相同器件击穿耐压的前提下，采用相对普通沟槽MOS器件的外延层2的电阻率规格50%以下，外延层2厚度80%以下，从而获得相对显著优异于常规沟槽MOS 50%及以上的特征导通电阻；采用浓度更浓、厚度更薄的外延来承压，从而降低器件的特征导通电阻。
器件有源区的N型外延层被P型柱区隔离夹断成一个个N型柱区，形成P/N柱（pillar）交替结构，同时采用空间电荷平衡技术高效地实现反向阻断能力。器件外围区采用P型浮岛5和深沟槽8的混合型设计，P型浮岛5提供纵向JTE，深沟槽8截断结曲面，可使器件的击穿电压非常接近理想击穿电压。器件特性相较于SGT技术，具有更宽的安全工作区，更大的过电流能力，更小的Qg 及Qrr ，特别适合马达控制及过流保护的相关应用。
实施例二
本发明还提供一种低压超结沟槽MOS器件的结构，采用如上述的低压超结沟槽MOS器件的制备方法制备得到，参见图1-11，包括：第一导电类型的衬底1；第一导电类型的外延层2，设置于衬底1的上方；至少一个第二导电类型的柱区3，形成于外延层2的有源区，且每一柱区3按照一第一预设次数注入形成；第二导电类型的浮岛5，形成于外延层2的外围区，且浮岛5按照一第二预设次数注入形成；浅沟槽6，形成于每一柱区3的两侧，浅沟槽6的底部设有一预设厚度的硬掩蔽层7，浅沟槽6的侧壁设有栅氧化层61；深沟槽8，形成于外延层2的外围区，深沟槽8的底部和侧壁设有场氧化层81；多晶硅层9，分别设置于浅沟槽6和深沟槽8内；第二导电类型的体区10，形成于柱区3和浮岛5的上方；第一导电类型的注入区11，形成于体区10的上方；介质层12，形成于外延层2的上方；多个接触孔13，多个接触孔13自介质层12的上表面向下延伸至体区10和靠近有源区的第一个深沟槽8内；金属层14，覆盖器件的上方。
具体的，采用实施例一中的低压超结沟槽MOS器件的制备方法制备得到的器件的击穿电压为30~200V，其中，器件载体为单晶硅，包含衬底1和外延层2，器件结构主要在外延层2中，具体包括有源区和外围区，有源区为器件功能区，外围区辅助有源区主结耐压；有源区包括浅沟槽6、P型体区10、P型柱区3，浅沟槽6内具有底部硬掩蔽层7、侧壁栅氧化层61以及多晶硅层9，上述硬掩蔽层7为厚氧结构，，上述栅氧化层61为薄氧结构，P型体区10结合浅沟槽6的侧壁栅氧化层61形成导电沟道，P型柱区3结合浅沟槽6底部的厚氧结构实现元胞区耐压；外围区以浮岛5区和深沟槽8区，浮岛5区包括P型浮岛5和P型体区10，深沟槽8区至少含有一个深沟槽8，深沟槽8的底部和侧壁具有场氧化层81，该场氧化层81为厚氧结构，浮岛5区和深沟槽8区结合起来进行元胞电场的截止和限压；靠近元胞区第一道深沟槽8限压环采用接触孔13与源极金属层14等电位。
本发明器件特征结合了SGT MOSFET的导通电阻和Planar MOSFET 的宽安全工作区，可同时满足开关式电源应用，过流保护应用以及短路能力应用。其优异的特性归因于器件设计理念有别于SGT-MOSFET。SGT-MOSFET 凭借缩小横向元件间距（cell pitch）降低外延层2的电阻率来优化特征导通电阻，cell pitch缩小元胞密度增加，散热不易热阻增大，过电流能力锐减，安全工作区狭窄不适合大电流相关应用；而本发明的低压超结结构则是利用纵向结深降低外延电阻率，不需靠缩小cell pitch即可达到目的。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (10)
1.一种低压超结沟槽MOS器件的制备方法，其特征在于，包括：步骤S1，提供一第一导电类型的衬底，并于所述衬底上形成第一导电类型的外延层；步骤S2，于所述外延层的有源区进行至少一个第二导电类型的柱区的光刻，每一所述柱区按照一第一预设次数注入形成；步骤S3，于所述外延层的外围区进行第二导电类型的浮岛的光刻，所述浮岛按照一第二预设次数注入形成，然后对所述柱区和所述浮岛进行退火；步骤S4，于所述外延层的有源区形成浅沟槽，所述浅沟槽位于所述柱区的两侧，且所述浅沟槽的底部设有一预设厚度的硬掩蔽层，所述浅沟槽的侧壁设有栅氧化层；以及于所述外延层的外围区形成深沟槽，所述深沟槽的底部和侧壁设有场氧化层，所述浅沟槽和所述深沟槽内形成多晶硅层；步骤S5，于所述柱区和所述浮岛的上方进行第二导电类型的体区的自对准注入和退火，然后于所述体区的上方进行第一导电类型的注入区的注入和退火；步骤S6，于器件的上方进行介质层的淀积和多个接触孔的刻蚀，多个所述接触孔自所述介质层的上表面向下延伸至所述体区和靠近所述有源区的第一个所述深沟槽内；随后，进行金属层的淀积和刻蚀。
2.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S4具体包括：步骤S41，于所述外延层的有源区进行浅沟槽的刻蚀，所述浅沟槽位于所述柱区的两侧；步骤S42，于所述外延层的上方和所述浅沟槽内淀积形成硬掩蔽层；步骤S43，以所述硬掩蔽层为掩蔽，于所述外延层的外围区进行深沟槽的刻蚀，并于所述深沟槽的底部和侧壁生长场氧化层；步骤S44，进行第一次多晶硅的淀积，然后进行刻蚀或研磨，去除所述硬掩蔽层上方的多余的所述多晶硅；步骤S45，对所述硬掩蔽层进行湿法腐蚀，于所述浅沟槽的槽底残留一预设厚度的所述硬掩蔽层；步骤S46，于所述浅沟槽的侧壁进行栅氧化层的生长，然后进行第二次多晶硅的淀积和反刻，使所述多晶硅与所述外延层齐平。
3.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S2中，于所述外延层的有源区进行至少一个第二导电类型的柱区的光刻，之前还包括：于所述外延层的上方形成光阻层。
4.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S2中，所述第一预设次数为3~6次；注入能量为[300KEV，3MEV]。
5.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S3中，所述第二预设次数为1~4次；所述浮岛的注入杂质为B；退火温度为1000℃，退火时间为60min。
6.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S4中，所述浅沟槽的深度为[0.9 um，1.8um]。
7.根据权利要求2所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S44中，所述多晶硅层的淀积厚度为[0.8 um ，1.2um]。
8.根据权利要求2所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S45中，所述预设厚度为2000Å。
9.根据权利要求1所述的一种低压超结沟槽MOS器件的制备方法，其特征在于，所述步骤S4中，所述栅氧化层的生长厚度为[300 Å ，600Å]。
10.一种低压超结沟槽MOS器件的结构，其特征在于，采用如权利要求1-9任意一项所述的低压超结沟槽MOS器件的制备方法制备得到，包括：第一导电类型的衬底；第一导电类型的外延层，设置于所述衬底的上方；至少一个第二导电类型的柱区，形成于所述外延层的有源区，且每一所述柱区按照一第一预设次数注入形成；第二导电类型的浮岛，形成于所述外延层的外围区，且所述浮岛按照一第二预设次数注入形成；浅沟槽，形成于每一所述柱区的两侧，所述浅沟槽的底部设有一预设厚度的硬掩蔽层，所述浅沟槽的侧壁设有栅氧化层；深沟槽，形成于所述外延层的外围区，所述深沟槽的底部和侧壁设有场氧化层；多晶硅层，分别设置于所述浅沟槽和所述深沟槽内；第二导电类型的体区，形成于所述柱区和所述浮岛的上方；第一导电类型的注入区，形成于所述体区的上方；介质层，形成于所述外延层的上方；多个接触孔，多个所述接触孔自所述介质层的上表面向下延伸至所述体区和靠近所述有源区的第一个所述深沟槽内；金属层，覆盖器件的上方。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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