CN114464667A - 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种可优化终端电场的屏蔽栅沟槽MOSFET结构及其制造方法，所述结构包含低阻和高阻两层外延，高阻值外延放置在下层，结构包括外延层划分的有源区与终端区，所述有源区内设置有源区沟槽，所述终端区内设置有至少五条靠近所述有源区沟槽的终端区沟槽为隔离环，至少一条靠近划片槽的终端区沟槽为截止环；所述隔离环内沉积的低掺杂多晶硅层并浮空，所述截止环与截止环金属短接并浮空。并在终端隔离区、截止区的沟槽底部进行与外延类型相反的一定能量和剂量的注入形成反型层。本发明能够更好的延展耗尽线，增大曲率半径，减小电场集中，最终达到提高终端击穿电压的作用，不会增加工艺的难度，减少了掩膜版的生产成本。
Description
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种可优化终端电场的屏蔽栅沟槽MOSFET结构及其制造方法。
背景技术
对于传统的屏蔽栅沟槽功率MOSFET器件，主流工艺已经可以做到100~150V，然而150V以上结构需要刻蚀大于9um的沟槽、深沟槽内生长大于1um的氧化层的工艺方案，大部分代工厂工艺和设备已经无法满足。为了降低工艺技术难度，需要在小于150V及更低的电压平台上使用双层或者多层外延来提升击穿电压，但是原有的普通屏蔽栅沟槽终端无法满足这种要求，器件电压越高，沟槽以下承受的压降越大，终端电场就越集中，如图16，使得实际终端击穿电压比较低，进而导致雪崩耐量失常等问题，使得150V300V屏蔽栅沟槽器件开发和稳定量产遭遇巨大的挑战。
器件的市场竞争力除了器件自身良好的电性能参数外，还要有一个稳定的终端窗口来覆盖工艺波动造成的参数、良率损失。
目前现有的150V以下屏蔽栅沟槽MOSFET在生产制造时，终端设计通常采用多个等宽度、等间距的沟槽来作为终端场环，辅以合适剂量能量的底部注入，该种设计可能需要多次注入，而且寻找最优注入、推阱设计比较繁琐。
发明内容
有鉴于此，本发明的主要目的在于提供一种可优化终端电场的屏蔽栅沟槽MOSFET结构及其制造方法。
为达到上述目的，本发明的技术方案是这样实现的：
一种可优化终端电场的屏蔽栅沟槽MOSFET结构，包含低阻和高阻两层外延，高阻值外延放置在下层，结构包括外延层划分的有源区与终端区，所述有源区内设置有源区沟槽，所述终端区内设置有至少包含六条并且围绕有源区沟槽的终端区沟槽，其中，至少五条靠近所述有源区沟槽的终端区沟槽为隔离环，并且隔离环沟槽宽度不一致，至少一条靠近划片槽的终端区沟槽为截止环；所述隔离环内沉积的低掺杂多晶硅层并浮空，所述截止环与截止环金属短接并浮空。并在终端隔离区、截止区的沟槽底部进行与外延类型相反的一定能量和剂量的注入形成反型层。
所述终端区沟槽之间的间距为0.7um及以上。
所述更优终端区沟槽之间的间距多数为不等排列。
所述隔离环与截止环相互靠近的两条沟槽间距在5um及以上。
所述终端区沟槽的宽度等于或大于所述有源区沟槽的宽度。
所述终端区沟槽的宽度不一致，并且宽度有多种排列。
所述终端区沟槽不同宽度沟槽底部有不同大小的注入反型层。
一种可优化终端电场的屏蔽栅沟槽MOSFET结构的制造方法，该方法通过以下步骤实现：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型高阻值、低阻值两层外延层；
步骤二：在n型外延上通过光刻、干法腐蚀形成深沟槽，所述深沟槽包括有源区深沟槽与终端区深沟槽，所述终端区深沟槽包围有源区深沟槽，并保留硬掩膜版；
步骤三：通过光刻、注入，对终端区域深沟槽进行底部注入，并去除光刻胶和硬掩膜版；
步骤四：通过湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层；
步骤五：通过多晶硅淀积工艺进行第一次高掺杂源极多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐平；
步骤六：通过光刻、各向同性刻蚀工艺对终端区沟槽内多晶硅完全刻蚀；
步骤七：通过多晶硅淀积工艺进行第二次低掺杂多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐平；
步骤八：通过干法加湿法腐蚀工艺去除表面场氧化层；
步骤九：经过干法热氧化工艺生长栅氧化层，形成MOSFET器件栅氧；
步骤十：第三次多晶硅淀积，并回刻蚀至沟槽内，形成浅槽MOSFET器件栅极；
步骤十一：P-BODY注入，形成P阱；
步骤十二：N+注入，形成器件源极；
步骤十三：介质层淀积，接触孔光刻及孔腐蚀；完成接触孔钨填充，和表面金属工艺形成器件正面结构；最后完成背面金属工艺，形成器件漏端，完成低压超结MOSFET终端结构。
与现有技术相比，本发明的有益效果如下：
本发明能够在使用6层掩膜层数下，完成较优终端，低掺杂多晶硅可以有电场穿过，能够更好的延展耗尽线，增大曲率半径，减小电场集中，最终达到提高终端击穿电压的作用，使得屏蔽栅沟槽MOSFET能够高良率、参数稳定的向150V以上发展，并且能够用传统的半导体制造工艺实现，不会增加工艺的难度，并且使得155~300V均能够通用同一套掩膜版进行新的电阻、电压产品衍生，减少了掩膜版的生产成本。
附图说明
图1为本发明器件的截面图。
图2为本发明步骤一的示意图。
图3为本发明步骤二的示意图。
图4为本发明步骤三的示意图。
图5为本发明步骤四的示意图。
图6为本发明步骤五的示意图。
图7为本发明步骤六的示意图。
图8为本发明步骤七的示意图。
图9为本发明步骤八的示意图。
图10为本发明步骤九的示意图。
图11为本发明步骤十的示意图。
图12为本发明步骤十一的示意图。
图13为本发明步骤十二的示意图。
图14为本发明完整结构漏极击穿时耗尽线示意图。
图15为本发明更优化结构漏极击穿时耗尽线示意图。
图16为未优化结构漏极击穿时耗尽线示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明实施例提供一种可优化终端电场的屏蔽栅沟槽MOSFET结构，该终端包含低阻和高阻两层外延，高阻值外延放置在下层，结构包括外延层划分的有源区与终端区，所述有源区内设置有源区沟槽，所述终端区内设置有至少包含六条并且围绕有源区沟槽的终端区沟槽，其中，至少五条靠近所述有源区沟槽的终端区沟槽为隔离环，并且隔离环沟槽宽度不一致，至少一条靠近划片槽的终端区沟槽为截止环；所述隔离环内沉积的低掺杂多晶硅层并浮空，所述截止环与截止环金属短接并浮空。并在终端隔离区、截止区的沟槽底部进行与外延类型相反的一定能量和剂量的注入形成反型层。本发明在最少的光罩层数和不增加工艺难度的前提下，将终端的沟槽内填充物进行优化，如果沟槽刻蚀工艺能做到更大宽度形成更深深度为更优，并配合沟槽底部注入，能够在完整结构中优化终端电场，提高终端电压，如图15。
考虑到工艺实现问题，作为本发明的一种优选方案：
所述有源区沟槽之间的间距为0.75um及以上；
所述有源区沟槽宽度为2.0um及以上；
所述终端区沟槽之间的间距分别为小于0.50um；小于0.65um；小于0.75um，小于0.75um，大于0.75um；
所述终端区沟槽宽度分别为大于2.4 um；大于2.2um；大于2.2um；大于2.0um；大于2.0um；大于2.0um；
所述隔离环与截止环相互靠近的两条沟槽间距在5um及以上；
本发明实施例提供一种可优化终端电场的屏蔽栅沟槽MOSFET结构的制造方法，如图1-11所示，该方法通过以下步骤实现：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型高阻值、低阻值两层外延层，如图2所示；
步骤二：在n型外延上通过光刻、干法腐蚀形成深沟槽，所述深沟槽包括有源区深沟槽与终端区深沟槽，所述终端区深沟槽包围有源区深沟槽，并保留硬掩膜版，如图3所示；
步骤三：通过光刻、注入，对终端区域深沟槽进行底部注入，并去除光刻胶和硬掩膜版，如图4所示；
步骤四：通过湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层，并激活沟槽底部注入，如图5所示；
步骤五：通过多晶硅淀积工艺进行第一次高掺杂源极多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐，如图6所示；
步骤六：通过光刻、各向同性刻蚀工艺对终端区沟槽内多晶硅完全刻蚀，如图7所示；
步骤七：通过多晶硅淀积工艺进行第二次低掺杂多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐平，如图8所示；
步骤八：通过干法加湿法腐蚀工艺去除表面场氧化层，如图9所示；
步骤九：经过干法热氧化工艺生长栅氧化层，形成MOSFET器件栅氧，如图10所示；
步骤十：第三次多晶硅淀积，并回刻蚀至沟槽内，形成浅槽MOSFET器件栅极，如图11所示；
步骤十一：P-BODY注入，形成P阱，如图12所示；
步骤十二：N+注入，形成器件源极，如图13所示；
步骤十三：介质层淀积，接触孔光刻及孔腐蚀；完成接触孔钨填充，和表面金属工艺形成器件正面结构；最后完成背面金属工艺，形成器件漏端，完成低压超结MOSFET终端结构，如图1所示。
采用本发明所述的功率MOSFET 的沟槽终端结构及制造方法，本发明在最少光罩层数和不增加工艺难度的前提下，本发明在最少的光罩层数和不增加工艺难度的前提下，将终端的沟槽内填充物进行优化，如果沟槽刻蚀工艺能做到更大宽度形成更深深度为更优，并配合沟槽底部注入，能够在完整结构中优化终端电场，提高终端电压，大幅降低了155V~300V开发难度。 并且使得155~300V均能够通用同一套掩膜版进行新的电阻、电压产品衍生，减少了掩膜版的生产成本。
所述步骤二具体为：
方案一：未优化沟槽干法刻蚀氛围，所有不同宽度的沟槽深度为一致，如图14；
方案二：优化沟槽干法刻蚀氛围，宽沟槽形成深沟槽，窄沟槽形成正常深度沟槽，如图15。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (9)
1.一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
包含低阻和高阻两层外延，高阻值外延放置在下层，结构包括外延层划分的有源区与终端区，所述有源区内设置有源区沟槽，所述终端区内设置有至少包含六条并且围绕有源区沟槽的终端区沟槽，其中，至少五条靠近所述有源区沟槽的终端区沟槽为隔离环，并且隔离环沟槽宽度不一致，至少一条靠近划片槽的终端区沟槽为截止环；所述隔离环内沉积的低掺杂多晶硅层并浮空，所述截止环与截止环金属短接并浮空。
2.并在终端隔离区、截止区的沟槽底部进行与外延类型相反的一定能量和剂量的注入形成反型层。
3.根据权利要求1所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述终端区沟槽之间的间距为0.7um及以上。
4.根据权利要求2所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述终端区沟槽之间的间距多数为不等排列。
5.根据权利要求3所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述隔离环与截止环相互靠近的两条沟槽间距在5um及以上。
6.根据权利要求3所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述终端区沟槽的宽度等于或大于所述有源区沟槽的宽度。
7.根据权利要求5所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述终端区沟槽的宽度不一致，并且宽度有多种排列。
8.根据权利要求6所述的一种可优化终端电场的屏蔽栅沟槽MOSFET结构，其特征在于：
所述终端区沟槽不同宽度沟槽底部有不同大小的注入反型层。
9.一种可优化终端电场的屏蔽栅沟槽MOSFET结构的制造方法，其特征在于，该方法通过以下步骤实现：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型高阻值、低阻值两层外延层；
步骤二：在n型外延上通过光刻、干法腐蚀形成深沟槽，所述深沟槽包括有源区深沟槽与终端区深沟槽，所述终端区深沟槽包围有源区深沟槽，并保留硬掩膜版；
步骤三：通过光刻、注入，对终端区域深沟槽进行底部注入，并去除光刻胶和硬掩膜版；
步骤四：通过湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层；
步骤五：通过多晶硅淀积工艺进行第一次高掺杂源极多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐平；
步骤六：通过光刻、各向同性刻蚀工艺对终端区沟槽内多晶硅完全刻蚀；
步骤七：通过多晶硅淀积工艺进行第二次低掺杂多晶硅淀积；通过干法腐蚀工艺进行多晶硅回刻，刻蚀至多晶硅与外延层上表面齐平；
步骤八：通过干法加湿法腐蚀工艺去除表面场氧化层；
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Cited By (2)
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|---|---|---|---|---|
| WO2024026904A1 (zh) * | 2022-08-03 | 2024-02-08 | 上海维安半导体有限公司 | 一种低压超结沟槽mos器件的制备方法及结构 |
| WO2024041001A1 (zh) * | 2022-08-25 | 2024-02-29 | 中国电子科技集团公司第二十四研究所 | 高压功率半导体器件及其制造方法 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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