CN108767004B - 一种分离栅mosfet器件结构及其制造方法 - Google Patents
一种分离栅mosfet器件结构及其制造方法 Download PDFInfo
- Publication number
- CN108767004B CN108767004B CN201810877368.4A CN201810877368A CN108767004B CN 108767004 B CN108767004 B CN 108767004B CN 201810877368 A CN201810877368 A CN 201810877368A CN 108767004 B CN108767004 B CN 108767004B
- Authority
- CN
- China
- Prior art keywords
- type
- oxide layer
- gate
- polysilicon
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 85
- 229920005591 polysilicon Polymers 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000000873 masking effect Effects 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 55
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 20
- 238000000926 separation method Methods 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Abstract
本发明属于半导体器件的制造技术领域，涉及一种分离栅MOSFET器件结构，包括有源区，有源区内包括若干个相互并联的器件元胞单元，器件元胞单元包括第一导电类型衬底及第一导电类型漂移区，在第一导电类型漂移区的上部设有第二导电类型阱区，在第二导电类型阱区间设有第一类型沟槽及位于第一类型沟槽两侧的第二类沟槽，且沟槽均从第一导电类型漂移区表面延伸到其内部，在第一类型沟槽内填充有分离栅多晶硅、厚氧化层及掩蔽氧化层，在第二类沟槽内填充有栅极多晶硅及栅氧化层，栅极多晶硅的内侧与厚氧化层邻接；本发明该器件的制作工艺简单，光刻次数少，成本较低，同时分离栅器件沟槽宽度和深度容易控制，器件耐压性能更好，且具有更低的导通电阻。
Description
技术领域
本发明涉及一种功率半导体器件及制造方法，尤其是一种分离栅MOSFET器件结构及其制造方法，属于半导体器件的制造技术领域。
背景技术
沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。 高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻直接相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
如图1所示，为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
但是这种分离栅结构MOSFET器件有如下缺点：
1）通常采用7次光刻，分别为：沟槽光刻版，分离栅多晶光刻版，有源区光刻版，源极注入光刻版，栅极多晶硅光刻版，孔光刻版，金属层光刻版，制作成本较高；
2）栅极多晶硅沟槽是通过腐蚀厚氧化层形成，厚氧化层需要一次较长时间的氧化层生长过程，工艺时间长，成本高。而且氧化层太厚会影响分离栅多晶硅对N型外延层的反型效果，从而影响横向电场的建立，器件的耐压水平也会受到影响。
3）从结构中可以看出，栅极栅氧化层的两边，一边为单晶硅，一边为多晶硅，当制作低Vth器件时，用到的栅氧化层很薄，很容易因为氧化层缺陷导致栅极和源极漏电。
发明内容
本发明的目的是克服现有技术中存在的不足，提出了一种分离栅MOSFET器件结构及其制造方法，该器件的制作工艺简单，光刻次数少，分离栅器件沟槽宽度和深度容易控制，器件耐压性能更好，且具有更低的导通电阻。
为实现以上技术目的，本发明的技术方案是：一种分离栅MOSFET器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，在所述第一导电类型漂移区的上部设有第二导电类型阱区，其特征在于，在所述第二导电类型阱区间设有第一类型沟槽及位于所述第一类型沟槽两侧的第二类沟槽，且所述第一类型沟槽和第二类沟槽均从第一导电类型漂移区表面延伸到其内部，在所述第一类型沟槽内填充有分离栅多晶硅、包裹所述分离栅多晶硅的厚氧化层及盖封在所述分离栅多晶硅上的掩蔽氧化层，在所述第二类沟槽内填充有栅极多晶硅及位于栅极多晶硅外侧的栅氧化层，所述栅极多晶硅的内侧与厚氧化层邻接。
进一步地，所述第一类型沟槽和第二类沟槽上覆盖有绝缘介质层，所述绝缘介质层上覆盖有源极金属，在所述第二导电类型阱区内的上部设有第一导电类型源极区，所述源极金属填充在第一导电类型源极区间的接触孔内，所述源极金属与第一类型沟槽内的分离栅多晶硅电连接。
进一步地，所述第一导电类型源极区与第二类沟槽邻接，所述源极金属通过绝缘介质层与第二类沟槽内的栅极多晶硅隔离。
进一步地，所述第一类型沟槽的深度大于第二类沟槽深度，所述第二类沟槽的深度不小于第二导电类型阱区的结深。
进一步地，在所述第一导电类型衬底的下表面设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
为了进一步实现以上技术目的，本发明还提出一种分离栅MOSFET器件结构的制造方法，其特征是，包括如下步骤：
步骤一. 选取第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二. 在第一主面上淀积一层氮化硅，在所述氮化硅上淀积一层氧化层；
步骤三. 在光刻胶的遮挡下，对氮化硅、氧化层及第一导电类型漂移区进行刻蚀，形成第一类型沟槽，并去除光刻胶；
步骤四. 在第一类型沟槽内继续生长氧化层，在第一类型沟槽内形成厚氧化层；
步骤五. 在氧化层表面及厚氧化层形成的沟槽内淀积多晶硅，并对多晶硅进行刻蚀，在所述第一类型沟槽内形成分离栅多晶硅；
步骤六. 在所述分离栅多晶硅顶部通过热氧化生长得到掩蔽氧化层；
步骤七. 在氧化层的遮挡下，对氮化硅进行湿法腐蚀，只保留氧化层下方部分氮化硅，然后去掉氧化层；
步骤八. 在所述氮化硅和掩蔽氧化层的遮挡下，只对第一导电类型漂移区进行刻蚀，形成第二类型沟槽，并去除氮化硅；
步骤九. 通过热氧化，在所述第二类型沟槽内形成栅氧化层；
步骤十. 在第二类型沟槽内及第一主面上淀积多晶硅，并对多晶硅进行刻蚀，在所述第二类型沟槽内得到栅极多晶硅；
步骤十一. 在第一主面上，注入第一导电类型离子，并退火，在相邻第二类型沟槽间形成第一导电类型源极区；
步骤十二. 在第一主面上，注入第二导电类型离子，并推阱，在相邻第二类型沟槽间形成第二导电类型阱区；
步骤十三. 在所述第一主面上淀积一层介质层，得到绝缘介质层；
步骤十四. 在光刻胶的遮挡下，对所述绝缘介质层进行刻蚀，得到接触孔，其中穿通N型源极区的接触孔延伸到P型阱区内，
还可以包括栅极多晶硅接触孔和分离栅多晶硅接触孔；
步骤十五. 在所述绝缘介质层上及接触孔内淀积金属层，对金属层进行刻蚀，得到源极金属、栅极金属，源极金属与N型源极区9欧姆接触，且通过栅极多晶硅接触孔与栅极多晶硅电连接，所述栅极金属通过分离栅多晶硅接触孔与分离栅多晶硅电连接；
步骤十六. 在第二主面上淀积金属，得到漏极金属。
进一步地，对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步地，所述步骤十四中的接触孔，还包括栅极多晶硅接触孔和分离栅多晶硅接触孔；
步骤十五中对金属层进行刻蚀，还得到栅极金属，所述栅极金属通过栅极多晶硅接触孔与栅极多晶硅电连接，所述源极金属通过分离栅多晶硅接触孔与分离栅多晶硅电连接。
与传统分离栅MOSFET半导体器件相比，本发明具有以下优点：
1）与现有分离栅MOSFET器件结构相比，图1中分离栅沟槽和栅极沟槽均是制作在同一个大沟槽中，因此限制了栅极沟槽的宽度，本发明结构中的第一类型沟槽（即分离栅沟槽）和第二类型沟槽（即栅极沟槽）是分开单独制作的，栅极沟槽宽度相比现有结构更宽，这样栅极多晶硅和分离栅多晶硅都可以直接在沟槽内做引出孔，且栅极沟槽的宽度可任意设置；
2）本发明工艺方法仅使用4次光刻，相比现有工艺方法可以省略3次光刻过程，分别为沟槽光刻版，有源区光刻版，接触孔光刻版，金属层光刻版，且没有复杂的工艺过程，结构和工艺都比较简单，制作成本低；
3）本发明栅极沟槽是分离栅沟槽两侧的附属沟槽，是通过横向腐蚀氮化硅掩蔽层形成的，沟槽宽度和深度易于控制，制作简单；
4）本发明栅极沟槽与分离栅沟槽间通过厚氧化层隔离，当制作低Vth器件时，由于厚氧化层的隔离，即使栅氧化层很薄，也不会发生栅极多晶硅和分离栅多晶硅导通而导致漏电的问题；
5）当器件耐压时，由于分离栅沟槽中的厚氧化层的厚度可以自由调节，使得器件相邻分离栅多晶硅之间的横向耗尽的效果更好，器件耐压性能更优，这样本发明器件在同样的耐压下，外延片（漂移区）可以选用电阻率更小的规格，相应器件的导通电阻会显著降低；也就是说，本发明结构制作出来的功率MOSFET器件，在相同电流处理能力下，其芯片面积更小。
附图说明
图1为现有技术分离栅MOSFET器件的剖视结构示意图。
图2为本发明分离栅MOSFET器件的剖视结构示意图。
图3为本发明形成N型衬底和N型漂移区后的剖视结构示意图。
图4为本发明实施例中形成氮化硅层和氧化层后的剖视结构示意图。
图5为本发明实施例中形成第一类型沟槽后的剖视结构示意图。
图6为本发明实施例中形成厚氧化层后的剖视结构示意图。
图7为本发明实施例中形成分离栅多晶硅后的剖视结构示意图。
图8为本发明实施例中形成掩蔽氧化层后的剖视结构示意图。
图9为本发明实施例中氮化硅腐蚀后的剖视结构示意图。
图10为本发明实施例中去除氧化层后的剖视结构示意图。
图11为本发明实施例中刻蚀第二类型沟槽后的剖视结构示意图。
图12为本发明实施例中去除氮化硅层后的剖视结构示意图。
图13为本发明实施例中形成栅氧化层后的剖视结构示意图。
图14为本发明实施例中形成栅极多晶硅后的剖视结构示意图。
图15为本发明实施例中形成N型源极区后的剖视结构示意图。
图16为本发明实施例中形成P型阱区后的剖视结构示意图。
图17为本发明实施例中形成绝缘介质层和接触孔后的剖视结构示意图。
图18为本发明实施例中形成源极金属和栅极金属后的剖视结构示意图。
附图标记说明：1-N型衬底、2-N型漂移区、3-第一类型沟槽、4-第二类沟槽、5-分离栅多晶硅、6-厚氧化层、7-掩蔽氧化层、8- P型阱区、9- N型源极区、10- 栅极多晶硅、11-栅氧化层、12-绝缘介质层、13-源极金属、14-漏极金属、01- 氮化硅、02-氧化层、001-第一主面、002-第二主面。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2所示，为了能有效提高器件的耐高压特性，降低成本，提高适应范围，本发明提出了一种适用于深沟槽器件的半导体结构及制造方法，以N型深沟槽MOSFET的半导体器件中的分离栅功率MOSFET为例，所述第一导电类型为N型导电，所述第二导电类型为P型导电，一种分离栅MOSFET器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括N型衬底1及位于N型衬底1上的N型漂移区2，在所述N型漂移区2的上部设有P型阱区8，在所述P型阱区8间设有第一类型沟槽3及位于所述第一类型沟槽3两侧的第二类沟槽4，且所述第一类型沟槽3和第二类沟槽4均从N型漂移区2表面延伸到其内部，在所述第一类型沟槽3内填充有分离栅多晶硅5、包裹所述分离栅多晶硅5的厚氧化层6及盖封在所述分离栅多晶硅5上的掩蔽氧化层7，在所述第二类沟槽4内填充有栅极多晶硅10及位于栅极多晶硅10外侧的栅氧化层11，所述栅极多晶硅10的内侧与厚氧化层6邻接；
在所述第一类型沟槽3和第二类沟槽4上覆盖有绝缘介质层12，所述绝缘介质层12上覆盖有源极金属13，在所述P型阱区8内的上部设有N型源极区9，所述源极金属13填充在N型源极区9间的接触孔内，且与N型源极区9欧姆接触，所述源极金属13与第一类型沟槽3内的分离栅多晶硅5电连接；在所述N型衬底1的下表面设置漏极金属14，所述漏极金属14与N型衬底1欧姆接触；
所述N型源极区9与第二类沟槽4邻接，所述源极金属13通过绝缘介质层12与第二类沟槽4内的栅极多晶硅10隔离。
本发明实施例中第一类型沟槽3的深度大于第二类沟槽4深度，所述第二类沟槽4的深度不小于P型阱区8的结深。
为了进一步实现以上技术目的，本发明还提出如上实施例中分离栅MOSFET器件结构的制造方法，包括如下步骤：
如图3所示，步骤一. 选取N型衬底1，在所述N型衬底1上生长N型漂移区2，所述N型漂移区2的上表面为第一主面001，所述N型衬底1的下表面为第二主面002；
如图4所示，步骤二. 在第一主面001上淀积一层氮化硅01，在所述氮化硅01上淀积一层氧化层02；
如图5所示，步骤三. 通过光刻对光刻胶显影出图形，在有图形光刻胶的遮挡下，对氮化硅01、氧化层02及N型漂移区2进行刻蚀，形成第一类型沟槽3，并去除光刻胶；
如图6所示，步骤四. 在第一类型沟槽3内继续生长氧化层，在第一类型沟槽3内形成厚氧化层6；
如图7所示，步骤五. 在氧化层02表面及厚氧化层6形成的沟槽内淀积多晶硅，并对多晶硅进行刻蚀，在所述第一类型沟槽3内形成分离栅多晶硅5；
如图8所示，步骤六. 在所述分离栅多晶硅5顶部通过热氧化生长得到掩蔽氧化层7；
然后进行有源区光刻，通过光刻对光刻胶显影出图形，使光刻胶遮挡住终端区，有源区裸露出来；
如图9和图10所示，步骤七. 在氧化层02的遮挡下，对氮化硅01进行湿法腐蚀，只保留氧化层02下方部分氮化硅01，然后去掉氧化层02；
如图11和图12所示，步骤八. 在剩余氮化硅01和掩蔽氧化层7的遮挡下，对N型漂移区2进行刻蚀，在N型漂移区2内形成第二类型沟槽4，并去除氮化硅01；
然后去除遮挡终端区的光刻胶；
如图13所示，步骤九. 通过热氧化，在所述第二类型沟槽4内形成栅氧化层11；
如图14所示，步骤十. 在第二类型沟槽4内及第一主面001上淀积多晶硅，并对多晶硅进行刻蚀，在所述第二类型沟槽4内得到栅极多晶硅10；
如图15所示，步骤十一. 在第一主面001上，注入N型离子，并退火，在相邻第二类型沟槽4间形成N型源极区9；
然后终端区表面的氮化硅01全剥，露出终端区；
如图16所示，步骤十二. 在第一主面001上，注入P型离子（此处为普注，终端区也有注入），并推阱，在相邻第二类型沟槽4间形成P型阱区8；这里P型阱区8的结深大于N型源极区9的结深，且N型源极区9位于P型阱区8内的上部；
如图17所示，步骤十三. 在所述第一主面001上淀积一层介质层，得到绝缘介质层12；
步骤十四. 在图形化光刻胶的遮挡下，对所述绝缘介质层12进行刻蚀，得到接触孔，其中穿通N型源极区9的接触孔延伸到P型阱区8内，
还可以包括栅极多晶硅接触孔和分离栅多晶硅接触孔；
如图18所示，步骤十五. 在所述绝缘介质层12上及接触孔内淀积金属层，对金属层进行刻蚀，得到源极金属13、栅极金属，源极金属13与N型源极区9欧姆接触，且通过栅极多晶硅接触孔与栅极多晶硅10电连接，所述栅极金属通过分离栅多晶硅接触孔与分离栅多晶硅5电连接；
本实施例中栅极金属、栅极多晶硅接触孔和分离栅多晶硅接触孔均未画出，这为本领域技术人员所熟知的，此处不再赘述；
如图2所示，步骤十六. 在第二主面002上淀积金属，得到漏极金属14，漏极金属14与N型衬底1欧姆接触。
本发明的工作原理为，由于分离栅多晶硅5深入N型漂移区2，当器件承受高电压时，相邻分离栅多晶硅5和N型漂移区2会相互耗尽，形成横向电场，由于厚氧化层6的厚度可以自由调节，使得器件横向耗尽的效果更好，器件耐压性能更优，这样本发明器件在同样的耐压下，外延片（即N型漂移区2）可以选用电阻率更小的规格，相应器件的导通电阻会显著降低；也就是说，本发明结构制作出来的功率MOSFET器件，在相同电流处理能力下，其芯片面积更小，具有更好的市场应用前景。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (7)
1.一种分离栅MOSFET器件结构，包括有源区，所述有源区内包括若干个相互并联的器件元胞单元，所述器件元胞单元包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，在所述第一导电类型漂移区的上部设有第二导电类型阱区，其特征在于，在所述第二导电类型阱区间设有第一类型沟槽及位于所述第一类型沟槽两侧的第二类沟槽，且所述第一类型沟槽和第二类沟槽均从第一导电类型漂移区表面延伸到其内部，在所述第一类型沟槽内填充有分离栅多晶硅、包裹所述分离栅多晶硅的厚氧化层及盖封在所述分离栅多晶硅上的掩蔽氧化层，在所述第二类沟槽内填充有栅极多晶硅及位于栅极多晶硅外侧的栅氧化层，所述栅极多晶硅的内侧与厚氧化层邻接；
所述第一类型沟槽和第二类沟槽上覆盖有绝缘介质层，所述绝缘介质层上覆盖有源极金属，在所述第二导电类型阱区内的上部设有第一导电类型源极区，所述源极金属填充在第一导电类型源极区间的接触孔内，所述源极金属与第一类型沟槽内的分离栅多晶硅电连接；
在所述第一导电类型衬底的下表面设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
2.根据权利要求1所述的一种分离栅MOSFET器件结构，其特征在于：所述第一导电类型源极区与第二类沟槽邻接，所述源极金属通过绝缘介质层与第二类沟槽内的栅极多晶硅隔离。
3.根据权利要求1所述的一种分离栅MOSFET器件结构，其特征在于：所述第一类型沟槽的深度大于第二类沟槽深度，所述第二类沟槽的深度不小于第二导电类型阱区的结深。
4.根据权利要求1所述的一种分离栅MOSFET器件结构，其特征在于：对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
5.一种分离栅MOSFET器件结构的制造方法，其特征是，包括如下步骤：
步骤一. 选取第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型漂移区，所述第一导电类型漂移区的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二. 在第一主面上淀积一层氮化硅，在所述氮化硅上淀积一层氧化层；
步骤三. 在光刻胶的遮挡下，对氮化硅、氧化层及第一导电类型漂移区进行刻蚀，形成第一类型沟槽，并去除光刻胶；
步骤四. 在第一类型沟槽内继续生长氧化层，在第一类型沟槽内形成厚氧化层；
步骤五. 在氧化层表面及厚氧化层形成的沟槽内淀积多晶硅，并对多晶硅进行刻蚀，在所述第一类型沟槽内形成分离栅多晶硅；
步骤六. 在所述分离栅多晶硅顶部通过热氧化生长得到掩蔽氧化层；
步骤七. 在氧化层的遮挡下，对氮化硅进行湿法腐蚀，只保留氧化层下方部分氮化硅，然后去掉氧化层；
步骤八. 在所述氮化硅和掩蔽氧化层的遮挡下，只对第一导电类型漂移区进行刻蚀，形成第二类型沟槽，并去除氮化硅；
步骤九. 通过热氧化，在所述第二类型沟槽内形成栅氧化层；
步骤十. 在第二类型沟槽内及第一主面上淀积多晶硅，并对多晶硅进行刻蚀，在所述第二类型沟槽内得到栅极多晶硅；
步骤十一. 在第一主面上，注入第一导电类型离子，并退火，在相邻第二类型沟槽间形成第一导电类型源极区；
步骤十二. 在第一主面上，注入第二导电类型离子，并推阱，在相邻第二类型沟槽间形成第二导电类型阱区；
步骤十三. 在所述第一主面上淀积一层介质层，得到绝缘介质层；
步骤十四. 在光刻胶的遮挡下，对所述绝缘介质层进行刻蚀，得到接触孔，其中穿通N型源极区的接触孔延伸到P型阱区内；
步骤十五. 在所述绝缘介质层上及接触孔内淀积金属层，对金属层进行刻蚀，得到源极金属；
步骤十六. 在第二主面上淀积金属，得到漏极金属。
6.根据权利要求5所述的一种分离栅MOSFET器件结构的制造方法，其特征在于：对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
7.根据权利要求5所述的一种分离栅MOSFET器件结构的制造方法，其特征在于：所述步骤十四中的接触孔，还包括栅极多晶硅接触孔和分离栅多晶硅接触孔；
步骤十五中对金属层进行刻蚀，还得到栅极金属，所述栅极金属通过栅极多晶硅接触孔与栅极多晶硅电连接，所述源极金属通过分离栅多晶硅接触孔与分离栅多晶硅电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810877368.4A CN108767004B (zh) | 2018-08-03 | 2018-08-03 | 一种分离栅mosfet器件结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810877368.4A CN108767004B (zh) | 2018-08-03 | 2018-08-03 | 一种分离栅mosfet器件结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108767004A CN108767004A (zh) | 2018-11-06 |
| CN108767004B true CN108767004B (zh) | 2024-02-09 |
Family
ID=63968640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810877368.4A Active CN108767004B (zh) | 2018-08-03 | 2018-08-03 | 一种分离栅mosfet器件结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108767004B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109461769B (zh) * | 2018-12-10 | 2024-03-12 | 无锡紫光微电子有限公司 | 一种沟槽栅igbt器件结构及其制作方法 |
| CN109767986B (zh) * | 2019-01-24 | 2021-09-28 | 成都迈斯派尔半导体有限公司 | 半导体器件及其制造方法 |
| CN209515675U (zh) * | 2019-02-01 | 2019-10-18 | 南京江智科技有限公司 | 一种分离栅mosfet器件 |
| CN112802888A (zh) * | 2019-10-28 | 2021-05-14 | 苏州东微半导体股份有限公司 | 半导体功率器件终端结构 |
| CN113053738A (zh) * | 2019-12-27 | 2021-06-29 | 华润微电子（重庆）有限公司 | 一种分裂栅型沟槽mos器件及其制备方法 |
| CN113394277B (zh) * | 2020-03-11 | 2022-05-20 | 珠海格力电器股份有限公司 | 沟槽栅igbt的元胞结构、其制备方法及沟槽栅igbt |
| CN113299744B (zh) * | 2021-06-10 | 2022-04-15 | 珠海市浩辰半导体有限公司 | 一种终端结构、半导体器件及制作方法 |
| CN113299745B (zh) * | 2021-06-10 | 2022-04-15 | 珠海市浩辰半导体有限公司 | 一种终端结构、半导体器件及制作方法 |
| CN115621313A (zh) * | 2021-07-13 | 2023-01-17 | 苏州东微半导体股份有限公司 | 半导体功率器件及其控制方法 |
| CN114582965B (zh) * | 2022-05-06 | 2022-07-19 | 南京微盟电子有限公司 | 一种低开关损耗功率器件结构及其制造方法 |
| CN117153885A (zh) * | 2023-09-15 | 2023-12-01 | 陕西亚成微电子股份有限公司 | 分离栅沟槽mosfet器件及制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104241386A (zh) * | 2014-09-25 | 2014-12-24 | 无锡新洁能股份有限公司 | 具有低特征导通电阻的功率mosfet器件及其制造方法 |
| CN104716192A (zh) * | 2015-03-31 | 2015-06-17 | 无锡新洁能股份有限公司 | 利用电荷耦合实现耐压的功率mos器件及其制备方法 |
| CN107799601A (zh) * | 2017-09-29 | 2018-03-13 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率mostet器件及其制造方法 |
| CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN208400855U (zh) * | 2018-08-03 | 2019-01-18 | 江苏捷捷微电子股份有限公司 | 一种分离栅mosfet器件结构 |
-
2018
- 2018-08-03 CN CN201810877368.4A patent/CN108767004B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104241386A (zh) * | 2014-09-25 | 2014-12-24 | 无锡新洁能股份有限公司 | 具有低特征导通电阻的功率mosfet器件及其制造方法 |
| CN104716192A (zh) * | 2015-03-31 | 2015-06-17 | 无锡新洁能股份有限公司 | 利用电荷耦合实现耐压的功率mos器件及其制备方法 |
| CN107799601A (zh) * | 2017-09-29 | 2018-03-13 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率mostet器件及其制造方法 |
| CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN208400855U (zh) * | 2018-08-03 | 2019-01-18 | 江苏捷捷微电子股份有限公司 | 一种分离栅mosfet器件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108767004A (zh) | 2018-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108767004B (zh) | 一种分离栅mosfet器件结构及其制造方法 | |
| CN109065542B (zh) | 一种屏蔽栅功率mosfet器件及其制造方法 | |
| CN111509035B (zh) | 低成本高性能沟槽型功率半导体器件及其制备方法 | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| CN101853854B (zh) | 一种改进型终端结构的沟槽功率mos器件 | |
| CN105914230A (zh) | 一种超低功耗半导体功率器件及制备方法 | |
| CN105655402A (zh) | 低压超结mosfet终端结构及其制造方法 | |
| CN108649072B (zh) | 一种低导通电阻的沟槽mosfet器件及其制造方法 | |
| CN114823872A (zh) | 一种全隔离衬底耐压功率半导体器件及其制造方法 | |
| CN201611658U (zh) | 一种深沟槽功率mos器件 | |
| CN114464667A (zh) | 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法 | |
| CN208400855U (zh) | 一种分离栅mosfet器件结构 | |
| CN109037071A (zh) | 一种屏蔽栅功率器件的制备方法 | |
| CN112216743A (zh) | 沟槽功率半导体器件及制造方法 | |
| CN112635548A (zh) | 一种沟槽mosfet器件的终端结构及制造方法 | |
| CN111415867A (zh) | 一种半导体功率器件结构及其制造方法 | |
| CN115148826B (zh) | 一种深沟槽碳化硅jfet结构的制作方法 | |
| CN208489191U (zh) | 一种屏蔽栅功率mosfet器件 | |
| CN107658343B (zh) | 一种优化器件特性的半导体结构及其制造方法 | |
| CN104900703A (zh) | 一种沟槽mosfet终端结构和沟槽mosfet器件及其制备方法 | |
| CN112635331B (zh) | 一种超级结功率器件的制备方法 | |
| CN110061049B (zh) | 一种低功耗屏蔽栅型半导体功率器件及其制备方法 | |
| CN210272369U (zh) | 一种功率半导体器件 | |
| CN110739349A (zh) | 一种碳化硅横向jfet器件及其制备方法 | |
| CN107863343B (zh) | 平面mos器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |