CN210272369U - 一种功率半导体器件 - Google Patents

Abstract

本实用新型涉及半导体技术领域，具体公开了一种功率半导体器件，包括半导体基板，半导体基板被划分为元胞区和终端保护区，其中，半导体基板包括第一导电类型衬底和第一导电类型外延层，第一导电类型外延层的表面设置有第二导电类型体区；位于元胞区的第二导电类型体区内设置有第一类沟槽，第一类沟槽的沟槽底部伸入第一类导电类型外延层内；位于终端保护区的第二导电类型体区内靠近元胞区的位置设置有至少一根第二类沟槽；第二类沟槽的沟槽深度小于第一类沟槽的沟槽深度，第二类沟槽的沟槽开口宽度小于第一类沟槽的沟槽开口宽度。本实用新型提供的功率半导体器件提升了功率半导体器件的耐压可靠性。

Description

一种功率半导体器件

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种功率半导体器件。

背景技术

功率半导体器件通常包括设置用于电流流通的有源区和设置用于保护有源区的终端保护区。当功率半导体器件工作在反向阻断状态时，终端保护区能够缓解有源区的边缘强电场，提高器件耐压，减小器件漏电流的作用。终端保护区的结构，一方面影响着器件耐压的高低；另一方面也影响着器件的芯片面积的大小，即影响有源区内元胞的集成度。

如图1所示为现有普通沟槽MOSFET的结构，以N型器件为例，在MOS器件的截面上，MOS器件终端保护区包含至少一个沟槽结构的分压环，沟槽的内壁覆盖有绝缘氧化层，在覆盖有绝缘氧化层的沟槽内填充有导电多晶硅，沟槽槽口及槽口两侧设置有绝缘介质层，导电多晶硅被绝缘介质层封闭于沟槽内，使分压环内的分压沟槽成为浮置状态。

当器件工作在反向阻断状态时，栅极和源极连接零电位，沟槽内浮置的导电多晶硅感应为高电位，器件反向阻断的电压越高，最靠近元胞区的沟槽内浮置的导电多晶硅感应出的电位越高，由于耗尽层会沿最靠近元胞区的沟槽的侧壁向上弯曲至硅表面，具体来讲，沟槽侧壁为邻近元胞区一侧的沟槽侧壁，如图1中标注的电场集中的位置，因此，耗尽层宽度较原有平行于半导体基板表面方向的耗尽层宽度收窄许多，导致在位于沟槽侧壁上的绝缘栅氧化层表面上形成过强电场，并且最靠近元胞区的沟槽内浮置的导电多晶硅感应出的电位越高，所形成的电场越强，由于绝缘栅氧化层的厚度较薄，耐压能力有限，会降低器件的耐压可靠性。

发明内容

本实用新型提供了一种功率半导体器件，解决相关技术中存在的功率半导体器件的耐压可靠性问题。

作为本实用新型的一个方面，提供一种功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其中，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；

位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一导电类型外延层内；

位于所述终端保护区的所述第二导电类型体区内靠近所述元胞区的位置设置有至少一根第二类沟槽；

所述第二类沟槽的沟槽深度小于所述第一类沟槽的沟槽深度，所述第二类沟槽的沟槽开口宽度小于所述第一类沟槽的沟槽开口宽度。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有至少一根第三类沟槽，所述第三类沟槽环绕所述第二类沟槽设置；

所述第三类沟槽的沟槽深度不小于所述第一类沟槽的沟槽深度，所述第三类沟槽的沟槽开口宽度不小于所述第一类沟槽的沟槽开口宽度。

进一步地，所述第一类沟槽、第二类沟槽和第三类沟槽的内壁上均形成有栅氧层，所述第一类沟槽、第二类沟槽和第三类沟槽内均设置有导电多晶硅，所述第一类沟槽内的导电多晶硅连接栅极电位，所述第二类沟槽和所述第三类沟槽内的导电多晶硅均浮空设置。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有3根所述第二类沟槽和3根所述第三类沟槽。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有至少一根终端沟槽，所述终端沟槽环绕所述第二类沟槽设置；

所述终端沟槽的沟槽深度和沟槽开口宽度均与所述第一类沟槽相同。

进一步地，位于所述终端保护区的所述第二导电类型体区内设置有3根所述第二类沟槽和4根所述终端沟槽。

进一步地，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有栅极总线金属，所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区以及所述第一导电类型源区接触。

进一步地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

通过上述功率半导体器件，通过减小位于终端保护区的第二类沟槽的沟槽深度以及沟槽开口宽度，在功率半导体器件处于反向阻断状态时，减小靠近元胞区的终端沟槽内的导电多晶硅上感应出的电位，可以抑制位于沟槽侧壁上的绝缘栅氧化层表面上形成过强电场，从而提升了功率半导体器件的耐压可靠性。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1为现有技术中的功率半导体器件的结构示意图。

图2为本实用新型的功率半导体器件的一种实施方式的结构示意图。

图3为本实用新型的功率半导体器件的另一种实施方式的结构示意图。

图4为本实用新型提供的第一导电类型衬底上生长第一导电类型外延层的结构示意图。

图5为本实用新型提供的形成第一类沟槽、第二类沟槽和第三类沟槽的结构示意图。

图6为本实用新型提供的形成栅氧层的结构示意图。

图7为本实用新型提供的淀积导电多晶硅并形成沟槽内的导电多晶硅的结构示意图。

图8为本实用新型提供的形成第二导电类型体区和第一导电类型源区的结构示意图。

图9为本实用新型提供的形成绝缘介质层的通孔以及注入第二导电类型杂质的结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本实用新型。

为了使本领域技术人员更好地理解本实用新型方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分的实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。

需要说明的是，本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本实施例中提供了一种功率半导体器件，图2和图3是根据本实用新型实施例提供的功率半导体器件的结构示意图，如图2和图3所示，包括：半导体基板，所述半导体基板被划分为元胞区01和终端保护区02，所述元胞区01位于所述半导体基板的中心区，所述终端保护区02位于所述元胞区01的外圈且环绕所述元胞区01设置，其中，所述半导体基板包括第一导电类型衬底1和位于所述第一导电类型衬底1上的第一导电类型外延层2，所述第一导电类型外延层2的表面设置有第二导电类型体区3；

位于所述元胞区01的所述第二导电类型体区3内设置有第一类沟槽4，所述第一类沟槽3的沟槽底部伸入所述第一导电类型外延层2内；

位于所述终端保护区02的所述第二导电类型体区3内靠近所述元胞区01的位置设置有至少一根第二类沟槽11；

所述第二类沟槽11的沟槽深度小于所述第一类沟4槽的沟槽深度，所述第二类沟槽11的沟槽开口宽度小于所述第一类沟槽4的沟槽开口宽度。

通过上述功率半导体器件，通过减小位于终端保护区的第二类沟槽的沟槽深度以及沟槽开口宽度，在功率半导体器件处于反向阻断状态时，减小靠近元胞区的终端沟槽内的导电多晶硅上感应出的电位，可以抑制位于沟槽侧壁上的绝缘栅氧化层表面上形成过强电场，从而提升了功率半导体器件的耐压可靠性。

作为本实施例的一种具体地实施方式，如图2所示，位于所述终端保护区02的所述第二导电类型体区3内设置有至少一根第三类沟槽12，所述第三类沟槽12环绕所述第二类沟槽11设置；

所述第三类沟槽12的沟槽深度不小于所述第一类沟槽4的沟槽深度，所述第三类沟槽12的沟槽开口宽度不小于所述第一类沟槽4的沟槽开口宽度。

进一步具体地，所述第一类沟槽4、第二类沟槽11和第三类沟槽12的内壁上均形成有栅氧层6，所述第一类沟槽4、第二类沟槽11和第三类沟槽12内均设置有导电多晶硅7，所述第一类沟槽4内的导电多晶硅7连接栅极电位，所述第二类沟槽11和所述第三类沟槽12内的导电多晶硅7均浮空设置。

应当理解的是，此处“浮空设置”的含义为不连接任何电位，即第二类沟槽11和第三类沟槽12内的导电多晶硅均不连接任何电位。

优选地，如图2所示，位于所述终端保护区02的所述第二导电类型体区3内设置有3根所述第二类沟槽11和3根所述第三类沟槽12。

应当理解的是，所述第二导电类型体区3内设置的第二类沟槽11和第三类沟槽12的数量可以根据需求进行设置，此处不做限定，图2仅为示意性表示。

作为本实施例的另一具体实施方式，如图3所示，位于所述终端保护区02的所述第二导电类型体区3内设置有至少一根终端沟槽5，所述终端沟槽5环绕所述第二类沟槽11设置；

所述终端沟槽5的沟槽深度和沟槽开口宽度均与所述第一类沟槽4相同。

可以理解的是，在原有的终端沟槽5的靠近元胞区01的一侧增加至少一根第二类沟槽11，这种实现方式简单。

优选地，如图3所示，位于所述终端保护区02的所述第二导电类型体区3内设置有3根所述第二类沟槽11和4根所述终端沟槽5。

应当理解的是，所述第二导电类型体区3内设置的第二类沟槽11和终端沟槽5的数量可以根据需求进行设置，此处不做限定，图3仅为示意性表示。

需要说明的是，终端保护区02内可以设有多种不同深度的沟槽，只要保证最靠近元胞区01的沟槽的深度小于第一类沟槽4的深度，最靠近元胞区01的沟槽的深度越小，降低沟槽侧壁上的绝缘栅氧化层表面上的电场的效果越好。

具体地，位于所述元胞区01的所述第二导电类型体区3的表面设置有第一导电类型源区8，位于所述元胞区01以及所述终端保护区02的所述第二导电类型体区3的表面均设置有绝缘介质层9，位于所述元胞区01的绝缘介质层9表面设置有源极金属10，位于所述终端保护区02的绝缘介质层9表面设置有栅极总线金属13，所述源极金属10通过所述绝缘介质层9上的通孔与所述第二导电类型体区3以及所述第一导电类型源区8接触。

优选地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

需要说明的是，本实施例均以功率半导体器件为N型功率半导体器件为例进行说明的。

下面结合图2对本实施例提供的功率半导体器件的结构进行整体说明。

以N型功率器件为例，如图2所示，包括元胞区01和终端保护区02，所述元胞区01位于器件的中心区，所述终端保护区02环绕在元胞区01的周围，所述元胞区01包括若干个元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括N型衬底1及位于N型衬底1上的N型外延层2，所述N型外延层2表面设有P型体区3，所述P型体区3表面设有第一类沟槽4，所述第一类沟槽4内设有栅氧层6与导电多晶硅7，所述第一类沟槽4的底部进入N型外延层2中，所述P型体区3表面设有N型源区8，在所述元胞区01表面覆盖绝缘介质层9，源极金属10通过所述绝缘介质层9上的通孔与P型体区3、N型源区8接触，所述终端保护区02包括半导体基板，所述半导体基板包括N型衬底1及位于N型衬底1上的N型外延层2，所述N型外延层2表面设有P型体区3，所述P体区3内设有三根互相平行的第二类沟槽11与三根互相平行第三类沟槽12，这两类沟槽内都设有栅氧层6与导电多晶硅7，且都环绕元胞区01，所述第二类沟槽11靠近元胞区01，并且沟槽深度与沟槽开口宽度都小于第一类沟槽4，所述第三类沟槽12远离元胞区01，并包围第二类沟槽11，并且沟槽深度与沟槽开口宽度都大于第一类沟槽4。

终端保护区02内的所有沟槽中的导电多晶硅7都是浮空的，元胞区01内的所有沟槽中的导电多晶硅7都是接栅极电位的。

作为本实用新型的另一实施例，提供一种功率半导体器件的制作方法，其中，如图4至图9所示，所述功率半导体器件的制作方法包括：

如图4所示，提供第一导电类型衬底1，在所述第一导电类型衬底1上生长第一导电类型外延层2；

如图5所示，在所述第一导电类型外延层2上选择性刻蚀沟槽，形成第一类沟槽4和第二类沟槽11；

需要说明的是，图5所示的实施例还同时形成有第三类沟槽12，作为与图5并列的实施方式，还可以同时形成第一类沟槽4、第二类沟槽11和终端沟槽5。

如图6所示，热生长形成栅氧层6；

如图7所示，在所述栅氧层6上淀积导电多晶硅7，并刻蚀保留所述第一类沟槽4和所述第二类沟槽11内的导电多晶硅7；

如图8所示，注入第二导电类型杂质并热退火，形成第二导电类型体区3；

如图8所示，选择性注入第一导电类型杂质并激活，形成第一导电类型源区8；

如图9所示，淀积绝缘介质层9，然后在绝缘介质层9上选择性刻蚀出通孔，并注入第二导电类型杂质；

如图2所示，淀积金属并选择性刻蚀金属，形成源极金属10和栅极总线金属13。

通过上述功率半导体器件的制作方法得到的功率半导体器件，通过减小位于终端保护区的第二类沟槽的沟槽深度以及沟槽开口宽度，在功率半导体器件处于反向阻断状态时，减小靠近元胞区的终端沟槽内的导电多晶硅上感应出的电位，可以抑制位于沟槽侧壁上的绝缘栅氧化层表面上形成过强电场，从而提升了功率半导体器件的耐压可靠性。另外，本实施例提供的功率半导体器件的制作方法具有工艺简单易于实现的优势。

需要说明的是，图4至图9均以功率半导体器件为N型功率器件为例进行示意的，其中第一导电类型为N型，第二导电类型为P型。

应当理解的是，图4至图9仅示意了制作得到图2所示的功率半导体器件，针对图3所示的功率半导体器件的制作与图4至图9所示相同，区别仅在于在形成沟槽时，图2是同时形成第一类沟槽、第二类沟槽和第三类沟槽，图3是同时形成第一类沟槽、第二类沟槽和终端沟槽。

本实施例提供的功率半导体器件的制作方法与现有产品工艺完全兼容，不需要额外增加光刻板，即不需要增加成本即可解决现有技术中心的耐压可靠性问题。

可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (8)

1.一种功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其特征在于，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；

位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一导电类型外延层内；

位于所述终端保护区的所述第二导电类型体区内靠近所述元胞区的位置设置有至少一根第二类沟槽；

所述第二类沟槽的沟槽深度小于所述第一类沟槽的沟槽深度，所述第二类沟槽的沟槽开口宽度小于所述第一类沟槽的沟槽开口宽度。

2.根据权利要求1所述的功率半导体器件，其特征在于，位于所述终端保护区的所述第二导电类型体区内设置有至少一根第三类沟槽，所述第三类沟槽环绕所述第二类沟槽设置；

所述第三类沟槽的沟槽深度不小于所述第一类沟槽的沟槽深度，所述第三类沟槽的沟槽开口宽度不小于所述第一类沟槽的沟槽开口宽度。

3.根据权利要求2所述的功率半导体器件，其特征在于，所述第一类沟槽、第二类沟槽和第三类沟槽的内壁上均形成有栅氧层，所述第一类沟槽、第二类沟槽和第三类沟槽内均设置有导电多晶硅，所述第一类沟槽内的导电多晶硅连接栅极电位，所述第二类沟槽和所述第三类沟槽内的导电多晶硅均浮空设置。

4.根据权利要求2所述的功率半导体器件，其特征在于，位于所述终端保护区的所述第二导电类型体区内设置有3根所述第二类沟槽和3根所述第三类沟槽。

5.根据权利要求1所述的功率半导体器件，其特征在于，位于所述终端保护区的所述第二导电类型体区内设置有至少一根终端沟槽，所述终端沟槽环绕所述第二类沟槽设置；

所述终端沟槽的沟槽深度和沟槽开口宽度均与所述第一类沟槽相同。

6.根据权利要求5所述的功率半导体器件，其特征在于，位于所述终端保护区的所述第二导电类型体区内设置有3根所述第二类沟槽和4根所述终端沟槽。

7.根据权利要求1至6中任意一项所述的功率半导体器件，其特征在于，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有栅极总线金属，所述源极金属通过所述绝缘介质层上的通孔与所述第二导电类型体区以及所述第一导电类型源区接触。

8.根据权利要求1至6中任意一项所述的功率半导体器件，其特征在于，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

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