CN102074561A - 一种沟槽金属氧化物半导体场效应管及其制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽金属氧化物半导体场效应管及其制造方法。终端区沟槽栅的深度大于或等于终端区中体区的结深，并且位于每两个相邻的终端区沟槽栅之间的体区也具有悬空的电压，从而保证器件具有较高的击穿电压和较低的栅漏电荷。
Description
技术领域
本发明涉及一种半导体功率器件的单元结构、器件构造及工艺制造，特别涉及一种沟槽MOSFET(金属氧化物半导体场效应晶体管)的单元结构和工艺方法。
背景技术
在现有技术中，传统的采用具有悬空电压的沟槽栅作为终端区的沟槽金属氧化物半导体场效应晶体管(MOSFET)结构正遭遇严峻的技术挑战。例如，在美国专利号：6,462,376的现有技术中，揭示了一种采用具有悬空电压的沟槽栅作为终端区的沟槽MOSFET结构，同时，n+源区121位于每两个相邻的终端区沟槽栅111之间，如图1A所示。这种结构会导致在漏极和源极之间产生大的漏电流，因为在漏/源偏置电压下，P型体区108和终端区沟槽栅111没有短接到源极，从而使得终端区的沟道区得以开启。在这种情况下，电流将从漏极沿着终端区沟槽栅的沟道区和n+源区121流向位于有源区的n+源区120。
在美国专利号：7,511,339的现有技术中，揭示了另一种采用具有悬空电压的沟槽栅作为终端区的沟槽MOSFET结构，如图1B所示。在该结构的终端区中，没有如图1A所示的n+源区，然而，终端区沟槽栅110的深度小于P型体区130的结深。从图2所示的一组实验数据中可以看出，当终端区沟槽栅的深度(TFd)小于周围体区的结深(Pd)，即二者之间的差值越小时，器件终端区的击穿电压也越小，这是因为在器件的终端区，沟槽栅的深度越小，漏极和源极之间的隔离能力就越差。同时，由于终端区沟槽栅的深度小于周围P型体区的结深，在漏/源偏置电压下，P型体区的电荷耗尽使得多个P型体区130之间形成电气接触，因此，电流将从终端区的边缘直接流向位于有源区的n+源区，而不会受到终端区沟槽栅的阻挡。
因此，在半导体器件领域中，尤其是在沟槽MOSFET的设计和制造领域中，需要提供一种新颖的单元结构、器件构造和制造方法以解决上述的困难和设计局限。
发明内容
本发明克服了现有技术中存在的缺点，提供了一种沟槽金属氧化物半导体场效应晶体管及其制造方法，从而保证器件具有较高的击穿电压和较低的栅漏电荷。
根据本发明的实施例，提供了一种沟槽金属氧化物半导体场效应晶体管(MOSFET)，包括：
(a)第一导电类型的衬底；
(b)第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；
(c)第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述源区的多数载流子浓度高于所述外延层；
(d)第二导电类型的第一体区，位于有源区，且位于所述源区的下方；
(e)第二导电类型的第二体区，位于所述外延层且靠近所述外延层的上表面，该第二体区位于所述有源区的外部，且在该第二体区上部不存在所述源区；
(f)覆盖所述外延层上表面的绝缘层；
(g)位于有源区的多个第一沟槽栅，被所述源区和所述第一体区包围，并延伸入所述外延层，该第一沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域；
(h)至少一个用于栅连接的第二沟槽栅，被所述第二体区包围并延伸入所述外延层，该第二沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域，且该第二沟槽栅的宽度和深度都大于所述第一沟槽栅；
(i)至少三个位于终端区的第三沟槽栅，被所述第二体区包围并延伸入所述外延层，该第三沟槽栅的深度大于或等于所述第二体区的结深，该第三沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域，且该第三沟槽栅具有悬空的电压以保证终端区拥有较高的击穿电压，同时，位于每两个相邻的所述第三沟槽栅之间的所述第二体区也具有悬空的电压；
(j)多个源体接触沟槽，穿过所述绝缘层和所述源区，延伸入每两个相邻的所述第一沟槽栅之间的所述第一体区，该源体接触沟槽内表面衬有势垒层并填充以金属插塞，该金属插塞与位于所述绝缘层上方的源金属之间形成电气接触；
(k)至少一个栅接触沟槽，穿过所述绝缘层并延伸入所述第二沟槽栅内的栅极导电区域，该栅接触沟槽内表面衬有势垒层并填充以金属插塞，该金属插塞与位于所述绝缘层上方的栅金属之间形成电气接触；和
(l)位于所述衬底下表面的漏金属。
在一些优选的实施例中，所述沟槽MOSFET还包括第二导电类型的体接触区，该体接触区包围每个所述源体接触沟槽的底部，且该体接触区多数载流子的浓度高于所述第一体区。
在一些优选的实施例中，位于终端区的所述第三沟槽栅与位于有源区的所述第一沟槽栅具有相同的宽度和深度。在另一些优选的实施例中，位于终端区的所述第三沟槽栅的宽度大于位于有源区的所述第一沟槽栅的宽度。
在一些优选的实施例中，位于终端区的所述第三沟槽栅的宽度沿向外延层边缘的方向增加。在另一些优选的实施例中，位于终端区的所述第三沟槽栅的宽度沿向外延层边缘的方向减小。
在一些优选的实施例中，位于有源区的所述第一沟槽栅的深度等于或小于所述第一体区的结深。在另一些优选的实施例中，位于有源区的所述第一沟槽栅的深度大于所述第一体区的结深。
在一些优选的实施例中，所述沟槽MOSFET还包括第一导电类型的掺杂区，该掺杂区包围所述第一沟槽栅，所述第二沟槽栅和所述第三沟槽栅的底部，且该掺杂区的多数载流子浓度高于所述外延层。
在一些优选的实施例中，每两个所述第三沟槽栅之间的间距相等。在另一些优选的实施例中，每两个所述第三沟槽栅之间的间距沿向终端区边缘的方向增加。
在一些优选的实施例中，所述金属插塞为W(钨)插塞或Al合金。
在一些优选的实施例中，所述势垒层为Ti/TiN或Co/TiN或Ta/TiN。
在一些优选的实施例中，还包括一层降阻层Ti或Ti/TiN，该降阻层位于所述源金属和所述金属插塞之间，以及所述栅金属和所述金属插塞之间。更优选地，所述源金属和所述栅金属为Al合金或Cu合金或Ni/Ag合金。
在一些优选的实施例中，所述沟槽MOSFET具有封闭的单元结构。在另一些优选的实施例中，所述沟槽MOSFET具有带状的单元结构。
在一些优选的实施例中，位于所述第二沟槽栅和相邻的一个所述第三沟槽栅之间的所述第二体区与所述源区之间形成电气接触。在另一些优选的实施例中，位于所述第二沟槽栅和相邻的一个所述第三沟槽栅之间的所述第二体区与所述源区之间不形成电气接触，而是具有悬空的电压。
在一些优选的实施例中，还包括一个体接触沟槽，该体接触沟槽穿过所述绝缘层并延伸入位于所述第一沟槽栅和相邻的一个所述第二沟槽栅之间的所述第二体区，该体接触区沟槽内表面衬有一层势垒层并填充以金属插塞，该金属插塞与所述源金属之间形成电气接触。更优选地，在所述体接触沟槽底部下方，存在一个第二导电类型的体接触区，该体接触区的多数载流子浓度高于所述第二体区。
根据本发明的另一个方面，提供了一种沟槽金属氧化物半导体场效应晶体管(MOSFET)的制造方法，用来制造采用具有悬空电压的沟槽栅作为终端区的沟槽MOSFET，该方法具有以下工序：
(a)在第一导电类型的衬底上表面形成第一导电类型的外延层的工序，所述衬底的多数载流子浓度高于所述外延层；
(b)提供沟槽掩模板并形成多个第一沟槽、至少一个第二沟槽和至少三个第三沟槽的工序；
(c)在所述第一沟槽、第二沟槽和第三沟槽的内表面形成一层牺牲氧化层的工序；
(d)移除所述牺牲氧化层并在所述第一沟槽、第二沟槽和第三沟槽的内表面形成栅极氧化层的工序；
(e)在所述第一沟槽、第二沟槽和第三沟槽中淀积第一导电类型的多晶硅并进行回刻形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；
(f)对所述外延层进行第二导电类型的离子注入和扩散形成体区的工序，该工序中不需要使用体区掩模板；
(g)提供源区掩模板并对所述外延层进行第一导电类型的离子注入和扩散形成源区的工序；
(h)在所述外延层的上表面以及所述第一沟槽栅、第二沟槽栅和第三沟槽栅的上表面淀积形成一层绝缘层的工序；
(i)提供接触沟槽掩模板并进行刻蚀形成源体接触沟槽和栅接触沟槽的工序；
(j)对所述源体接触沟槽进行第二导电类型的离子注入并通过快速热退火激活所注入的离子以形成体接触区的工序。
在一些优选的实施例中，在所述沟槽MOSFET的制造方法中，在形成所述体接触区之后，还包括：
淀积Ti/TiN/W或Co/TiN/W或Ta/TiN/W金属插塞填充所述源体接触沟槽和所述栅接触沟槽的工序；
在所述绝缘层以及所述金属插塞的上表面先后淀积一层降阻层Ti或Ti/TiN和金属层Al合金，并通过提供金属掩模板刻蚀形成源金属和栅金属的工序，其中所述金属插塞与所述降阻层之间形成电气接触。
在另一些优选的实施例中，在所述沟槽MOSFET的制造方法中，在形成所述体接触区之后，还包括：
直接淀积Ti/TiN/Al合金或Co/TiN/Al合金或Ta/TiN/Al合金金属插塞填充所述源体接触沟槽和所述栅接触沟槽的工序；
提供金属掩模板刻蚀形成源金属和栅金属的工序。
本发明的一个优点是，终端区沟槽栅的深度均大于或等于终端区中体区的结深，同时，在终端区体区中，不存在与其导电类型相反的源区，这种结构保证了沟槽MOSFET器件在终端区拥有较高的击穿电压。
本发明的另一个优点是，在一些优选的实施例中，有源区中沟槽栅的深度小于或等于有源区中体区的结深，这种结构保证了沟槽MOSFET器件的有源区拥有较高的击穿电压和较低的栅漏电荷Qgd。
本发明的另一个优点是，在一些优选的实施例的制造过程中，为了实现有源区沟槽栅和终端区沟槽栅的不同深度，本发明没有简单地利用两次沟槽刻蚀的方法，而是在一次沟槽刻蚀过程中利用不同的刻蚀对有源区和终端区进行刻蚀，这种制造过程有效地节省了生产成本。
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明。
附图说明
图1A为现有技术中的沟槽MOSFET结构的剖视图。
图1B为另一个现有技术中的沟槽MOSFET结构的剖视图。
图2为击穿电压(BV)以及终端区沟槽栅的深度和终端区体区的结深之间差值(TFd-Pd)的实验关系曲线。
图3为根据本发明的一个实施例的沟槽MOSFET结构的剖视图。
图4为根据本发明的一个实施例的沟槽MOSFET结构的俯视图。
图5为根据本发明的另一个实施例的沟槽MOSFET结构的俯视图。
图6为根据本发明的另一个实施例的沟槽MOSFET结构的剖视图。
图7为有源区击穿电压(BV)以及有源区沟槽栅的深度和有源区体区的结深之间差值(Td-Pd)的实验关系曲线。
图8为沟槽宽度的临界尺寸(CD)和沟槽深度之间的实验关系曲线。
图9为根据本发明的另一个实施例的沟槽MOSFET结构的剖视图。
图10为根据本发明的另一个实施例的沟槽MOSFET结构的剖视图。
图11为根据本发明的另一个实施例的沟槽MOSFET结构的剖视图。
图12为根据本发明的另一个实施例的沟槽MOSFET结构的剖视图。
图13为根据本发明的另一个实施例的沟槽MOSFET结构的俯视图。
图14为根据本发明的另一个实施例的沟槽MOSFET结构的俯视图。
图15A~15E为图10中的沟槽MOSFET结构的制造方法的剖视图。
具体实施方式
下面参照附图详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽MOSFET，但是很明显其他器件也是可能的。
参照图3示出的本发明的一个优选实施例，N型外延层202形成于N+衬底200之上，且在N+衬底200下表面淀积有漏金属290。在所述N型外延层202中，有位于有源区的多个第一沟槽栅210、至少一个用于栅连接的较宽的第二沟槽栅212和位于终端区的至少三个第三沟槽栅211。所述第一沟槽栅210、第二沟槽栅212和第三沟槽栅211内表面都衬有栅极氧化层208并填充有掺杂的多晶硅。并且，所述第三沟槽栅211与所述第一沟槽栅210具有相同的深度和宽度，同时，每两个相邻的所述第三沟槽栅之间的间距都相等或沿向终端区边缘的方向增加。在所述N型外延层202的上部且位于每两个相邻的所述第一沟槽栅210之间，有第一P型体区204；在所述N型外延层202的上部且围绕有源区的外部，有第二P型体区205。n+源区206靠近所述第一P型体区204的上表面且靠近所述第一沟槽栅210的侧壁。值得注意的是，所述第三沟槽栅211的深度(TFd1、TFd2、TFd3、TFd4……，如图3所示)必须大于或等于所述第二P型体区205的结深(Pd，如图3所示)，且靠近所述第二P型体区205的上表面处不存在n+源区，以保证器件终端区拥有较高的击穿电压并防止产生大的漏电流；同时，在这个优选的实施例中，所述第一沟槽栅210的深度(Td，如图3所示)大于所述第一P型体区204的结深。该N沟道沟槽MOSFET还包括源体接触沟槽、体接触沟槽和栅接触沟槽。每个所述源体接触沟槽内表面衬有势垒层Ti/TiN或Co/TiN或Ta/TiN，并填充以金属钨插塞213，且所述源体接触沟槽穿过绝缘层216、所述源区206并延伸入所述第一P型体区204；每个所述体接触沟槽内表面衬有势垒层Ti/TiN或Co/TiN或Ta/TiN，并填充以金属钨插塞214，且所述体接触沟槽穿过绝缘层216并延伸入所述第二P型体区205；每个所述栅接触沟槽内表面衬有势垒层Ti/TiN或Co/TiN或Ta/TiN，并填充以金属钨插塞215，且所述栅接触沟槽穿过绝缘层216并延伸入位于所述第二接触沟槽212内的多晶硅中。在每个所述源体接触沟槽和体接触沟槽的底部周围，存在p+体接触区217，以降低接触电阻。所述N沟道沟槽MOSFET还包括源金属220和栅金属222。所述源金属220与所述源区206和所述第一P型体区204之间通过钨插塞213和钨插塞214形成电气接触；所述栅金属222与所述第二沟槽栅212之间通过钨插塞215形成电气接触。如上所述，正因为该结构中在终端区的每两个相邻的第三沟槽栅之间不存在n+源区，所以即使在所述第三沟槽栅开启的时候，也不会有电流从漏极200通过第三沟槽栅附近的沟道区流向位于有源区的n+源区206。所述N沟道沟槽MOSFET的单元结构可以是多个封闭的单元结构，如图4所示，或是多个带状的单元结构，如图5所示。
图6示出了根据本发明的另一个优选实施例，同时也是图4中所示俯视图沿Y1-Y2方向的剖视图。图6中所示结构与图3中所示结构相似，只是，在图6中，终端区的第三沟槽栅311的宽度和深度虽然也一样，但是都分别大于位于有源区的第一沟槽栅310的宽度和深度。同时，位于有源区的第一沟槽栅310的深度小于第一P型体区304的结深以保证器件在有源区拥有较高的击穿电压和较低的栅漏电荷Qgd。这是因为，如图7所示，当有源区第一沟槽栅的深度(Td)越大，有源区的击穿电压越小而Qgd反而越高。参考图8所示的沟槽深度和沟槽宽度临界尺寸之间的关系可以得知，这种结构的实现只需要一次沟槽刻蚀的过程，因为当终端区第三沟槽栅311的临界尺寸大于有源区第一沟槽栅310的临界尺寸时，在同一个沟槽刻蚀的过程中，必然会使第三沟槽栅311的深度大于第一沟槽栅310的深度。
图9示出了根据本发明的另一个优选实施例，该结构与图6中所示结构相似，只是，在图9中，在每个第一沟槽栅410、第二沟槽栅412和第三沟槽栅411的底部周围，都存在一个n*掺杂区418，该n*掺杂区的多数载流子浓度高于外延层，以进一步降低源漏电阻Rds。
图10示出了根据本发明的另一个优选实施例，该结构与图6中所示结构相似，只是，在图10中，位于有源区的第一沟槽栅510的深度大于第一P型体区504的深度。
图11示出了根据本发明的另一个优选实施例，该结构与图10中所示结构相似，只是，在图11中，位于终端区的第三沟槽栅611具有不同的深度和宽度，然而，每一个所述第三沟槽栅611的深度和宽度都分别大于位于有源区的第一沟槽栅610的深度和宽度。更优选地，所述第三沟槽栅611的宽度沿向终端区边缘的方向增加(TFw1＜TFw2＜TFw3……)，这也就意味着，所述第三沟槽栅611的深度也是沿向终端区边缘的方向增加。在另一个优选的实施例中，所述第三沟槽栅611的宽度沿向终端区边缘的方向减小(TFw1＞TFw2＞TFw3……)。
图12示出了根据本发明的另一个优选实施例，同时也是图13中所示俯视图沿X1-X2方向的剖视图。图12中所示的结构与图11中所示结构相似，只是，在图12中，没有延伸入位于第一沟槽栅710和相邻的第二沟槽栅712之间的第二P型体区705中的体接触沟槽，因此，位于第一沟槽栅和相邻的第二沟槽栅之间的第二P型体区没有连接至源区，而是具有悬空的电压。图12所示沟槽MOSFET的单元结构可以是封闭的单元结构，如图13所示，或者是带状的单元结构，如图14所示。
图15A~15E示出了制造图10中所示沟槽MOSFET的工艺步骤。在图15A中，首先在N+衬底500上生长N型外延层502，然后在该外延层502上提供沟槽掩模板(未示出)并进行干法硅刻蚀，形成外延层中502中的多个沟槽。值得注意的是，位于终端区的沟槽的宽度大于位于有源区的沟槽的宽度。
在图15B中，首先生长一层牺牲氧化层并通过去除该牺牲氧化层还消除刻蚀过程中造成的硅缺陷。之后，在所有沟槽的内表面和外延层的外表面形成一层栅极氧化层508，接着，在所述栅极氧化层508之上，淀积掺杂的多晶硅并通过化学机械抛光或等离子刻蚀进行回刻，形成位于有源区的多个第一沟槽栅510、至少一个用于栅连接的较宽的第二沟槽栅512和位于终端区的多个第三沟槽栅511。
在图15C中，首先进行P型体区的离子注入和扩散，形成位于N型外延层502上部分的第一P型体区504和第二P型体区505。然后，提供一层源区掩模板(未示出)，并进行n+源区的离子注入和扩散，形成位于靠近第一P型体区504上表面的n+源区506。
在图15D中，在该N沟道沟槽MOSFET器件单元上方淀积氧化绝缘层516，接着在其上提供接触掩模板(未示出)，并进行刻蚀形成多个接触沟槽。在这些接触沟槽中，源体接触沟槽513’穿过所述绝缘层516、所述n+源区506并延伸入所述第一P型体区504；体接触沟槽514’穿过所述绝缘层516并延伸入所述第二P型体区505；栅接触沟槽515’穿过所述绝缘层516并延伸入所述第二沟槽栅512内的多晶硅区域。之后，进行P型离子的离子注入形成位于每个所述源体接触沟槽513’和体接触沟槽514’底部周围的p+体接触区517。
在图15E中，先在上述所有接触沟槽的内表面淀积一层Ti/TiN或Co/TiN或Ta/TiN作为势垒层，之后淀积金属钨并通过去除多余的部分分别形成位于源体接触沟槽中的钨插塞513、位于体接触沟槽中的钨插塞514和位于栅接触沟槽中的钨插塞515。然后，在所述绝缘层516和所述钨插塞513、钨插塞514以及钨插塞515上淀积一层降阻层Ti或Ti/TiN，并在该降阻层上淀积Al合金或Cu合金，并提供金属掩模板(未示出)形成源金属520和栅金属522。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。
Claims (28)
1.一种沟槽金属氧化物半导体场效应管，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；
第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述源区的多数载流子浓度高于所述外延层；
第二导电类型的第一体区，位于有源区，且位于所述源区的下方；
第二导电类型的第二体区，位于所述外延层且靠近所述外延层的上表面，该第二体区位于所述有源区的外部，且在该第二体区上部不存在所述源区；
覆盖所述外延层上表面的绝缘层；
位于有源区的多个第一沟槽栅，被所述源区和所述第一体区包围，并延伸入所述外延层，该第一沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域；
至少一个用于栅连接的第二沟槽栅，被所述第二体区包围并延伸入所述外延层，该第二沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域，且该第二沟槽栅的宽度和深度都大于所述第一沟槽栅；
至少三个位于终端区的第三沟槽栅，被所述第二体区包围并延伸入所述外延层，该第三沟槽栅的深度大于或等于所述第二体区的结深，该第三沟槽栅内表面衬有栅极氧化层并填充以栅极导电区域，且该第三沟槽栅具有悬空的电压以保证终端区拥有较高的击穿电压，同时，位于每两个相邻的所述第三沟槽栅之间的所述第二体区也具有悬空的电压；
多个源体接触沟槽，穿过所述绝缘层和所述源区，延伸入每两个相邻的所述第一沟槽栅之间的所述第一体区，该源体接触沟槽内表面衬有势垒层并填充以金属插塞，该金属插塞与位于所述绝缘层上方的源金属之间形成电气接触；
至少一个栅接触沟槽，穿过所述绝缘层并延伸入所述第二沟槽栅内的栅极导电区域，该栅接触沟槽内表面衬有势垒层并填充以金属插塞，该金属插塞与位于所述绝缘层上方的栅金属之间形成电气接触；和
位于所述衬底下表面的漏金属。
2.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于， 还包括第二导电类型的体接触区，该体接触区包围每个所述源体接触沟槽的底部，且该体接触区多数载流子的浓度高于所述第一体区。
3.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于终端区的所述第三沟槽栅与位于有源区的所述第一沟槽栅具有相同的宽度和深度。
4.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于终端区的所述第三沟槽栅的宽度大于位于有源区的所述第一沟槽栅的宽度。
5.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于终端区的所述第三沟槽栅的宽度沿向外延层边缘的方向增加。
6.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于终端区的所述第三沟槽栅的宽度沿向外延层边缘的方向减小。
7.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于有源区的所述第一沟槽栅的深度等于或小于所述第一体区的结深。
8.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于有源区的所述第一沟槽栅的深度大于所述第一体区的结深。
9.根据权利要求7所述沟槽金属氧化物半导体场效应管，其特征在于，还包括第一导电类型的掺杂区，该掺杂区包围每个所述第一沟槽栅，所述第二沟槽栅和所述第三沟槽栅的底部，且该掺杂区的多数载流子浓度高于所述外延层。
10.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，每两个所述第三沟槽栅之间的间距相等。
11.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，每两个所述第三沟槽栅之间的间距沿向终端区边缘的方向增加。
12.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，所述金属插塞为钨插塞。
13.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，所述金属插塞为Al合金或Cu合金或Ni/Ag合金。
14.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，所述势垒层为Ti/TiN或Co/TiN或Ta/TiN。
15.根据权利要求1所述沟槽金属氧化物半导体场效应管MOSFET，其特征在于，所述栅极导电区域为掺杂的多晶硅区域。
16.根据权利要求12所述沟槽金属氧化物半导体场效应管，其特征在于，还包括一层降阻层Ti或Ti/TiN，该降阻层位于所述源金属和所述金属插塞之间，以及所述栅金属和所述金属插塞之间。
17.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，所述源金属和所述栅金属为Al合金或Cu合金或Ni/Ag合金。
18.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，具有封闭的单元结构。
19.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，具有带状的单元结构。
20.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于所述第二沟槽栅和相邻的一个所述第三沟槽栅之间的所述第二体区与所述源区之间形成电气接触。
21.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，位于所述第二沟槽栅和相邻的一个所述第三沟槽栅之间的所述第二体区与所述源区之间不形成电气接触，而是具有悬空的电压。
22.根据权利要求1所述沟槽金属氧化物半导体场效应管，其特征在于，还包括一个体接触沟槽，该体接触沟槽穿过所述绝缘层并延伸入位于所述第一沟槽栅和相邻的一个所述第二沟槽栅之间的所述第二体区，该体接触沟槽内表面衬有一层势垒层并填充以金属插塞，该金属插塞与所述源金属之间形成电气接触。
23.根据权利要求22所述沟槽金属氧化物半导体场效应管，其特征在于，还包括第二导电类型的体接触区，该体接触区位于所述第二体区且包围所述体接触沟槽的底部，该体接触区的多数载流子浓度高于所述第二体区。
24.一种沟槽金属氧化物半导体场效应管的制造方法，其特征在于，包括：
在第一导电类型的衬底上表面形成第一导电类型的外延层的工序，所述衬底的多数载流子浓度高于所述外延层；
提供沟槽掩模板并形成多个第一沟槽，至少一个第二沟槽和至少三个第 三沟槽的工序；
在所述第一沟槽、第二沟槽和第三沟槽的内表面形成一层牺牲氧化层的工序；
移除所述牺牲氧化层并在所述第一沟槽、第二沟槽和第三沟槽的内表面形成栅极氧化层的工序；
在所述第一沟槽、第二沟槽和第三沟槽中淀积第一导电类型的多晶硅并进行回刻形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；
对所述外延层进行第二导电类型的离子注入和扩散形成体区的工序，该工序中不需要使用体区掩模板；
提供源区掩模板并对所述外延层进行第一导电类型的离子注入和扩散形成源区的工序；
在所述外延层的上表面以及所述第一沟槽栅、第二沟槽栅和第三沟槽栅的上表面淀积形成一层绝缘层的工序；
提供接触沟槽掩模板并进行刻蚀形成源体接触沟槽和栅接触沟槽的工序；
对所述源体接触沟槽进行第二导电类型的离子注入并通过快速热退火激活所注入的离子以形成体接触区的工序。
25.根据权利要求24所述沟槽金属氧化物半导体场效应管的制造方法，其特征在于，还包括淀积Ti/TiN/W或Co/TiN/W或Ta/TiN/W金属插塞填充所述源体接触沟槽和所述栅接触沟槽的工序。
26.根据权利要求25所述沟槽金属氧化物半导体场效应管的制造方法，其特征在于，还包括在所述绝缘层以及所述金属插塞的上表面先后淀积一层降阻层Ti或Ti/TiN和金属层Al合金或Cu合金或Ni/Ag合金，并通过提供金属掩模板刻蚀形成源金属和栅金属的工序，其中所述金属插塞与所述降阻层之间形成电气接触。
27.根据权利要求24所述沟槽金属氧化物半导体场效应管的制造方法，其特征在于，还包括直接淀积Ti/TiN/Al合金或Co/TiN/Al合金或Ta/TiN/A1合金金属插塞填充所述源体接触沟槽和所述栅接触沟槽的工序。
28.根据权利要求27所述沟槽金属氧化物半导体场效应管的制造方法，其特征在于，还包括提供金属掩模板刻蚀形成源金属和栅金属的工序。
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