CN108305893A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108305893A
CN108305893A CN201711459035.1A CN201711459035A CN108305893A CN 108305893 A CN108305893 A CN 108305893A CN 201711459035 A CN201711459035 A CN 201711459035A CN 108305893 A CN108305893 A CN 108305893A
Authority
CN
China
Prior art keywords
slot
semiconductor region
semiconductor
region
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711459035.1A
Other languages
English (en)
Other versions
CN108305893B (zh
Inventor
小川嘉寿子
川尻智司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2014003865U external-priority patent/JP3193413U/ja
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Publication of CN108305893A publication Critical patent/CN108305893A/zh
Application granted granted Critical
Publication of CN108305893B publication Critical patent/CN108305893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Abstract

本发明提供一种半导体装置，其为沟槽栅型半导体装置，能够充分消除耐压与通态电压的折中，还能够降低反馈电容。半导体装置具有：半导体基板，其层叠有第一半导体区域、第二半导体区域、第三半导体区域、以及第四半导体区域；绝缘膜，其配置于从第四半导体区域的上表面延伸并贯通第四半导体区域以及第三半导体区域而到达第二半导体区域的槽的内壁上；控制电极，其在槽的侧面与第三半导体区域的侧面对置地配置于绝缘膜上；第一主电极，其与第一半导体区域电连接；第二主电极，其与第三半导体区域以及第四半导体区域电连接；以及底面电极，其在槽的底面与控制电极间隔开地配置于绝缘膜之上，并与第二主电极电连接，在俯视观察时，槽在延伸方向上的长度在槽的宽度以上，且槽的宽度比相邻的槽之间的间隔大。

Description

半导体装置
本申请是申请日为2014年09月19日、发明名称为“半导体装置”、申请号为201410484442.8的中国发明专利申请的分案申请。
技术领域
本发明涉及一种进行开关动作的沟槽栅型半导体装置的构造。
背景技术
绝缘栅型双极晶体管(IGBT)由于具有高输入阻抗、低通态电压，而用于马达驱动电路等。但是，在IGBT中，耐压与通态电压为折中的关系。
因此，为了在将耐压保持得高的同时降低通态电压而提出了各种方法。例如，提出了如下结构：将n型层(以下称为“载流子蓄积层”)形成于基区与漂移区域之间，所述n型层杂质浓度比漂移区域高，且蓄积有空穴(hole)。根据该结构，阻碍了来自集电区的空穴到达发射电极，降低了通态电压(例如，参照专利文献1)。
现有技术文献
专利文献1：日本特开2002-353456号公报
然而，为了实现具有载流子蓄积层的半导体装置，需要形成载流子蓄积层的工艺，从而半导体装置的制造工序增大。另外，在将杂质浓度比漂移区域高的载流子蓄积层配置到半导体装置的方法中存在如下问题：耗尽层难以良好地扩展，不能完全消除耐压与通态电压的折中。
因此，本申请人发现了通过在IGBT中扩大槽的宽度来降低通态电阻。但是存在如下问题：在扩大了槽的宽度的结构的IGBT中，反馈电容Crss增大。
发明内容
本发明是鉴于这样的问题点而完成的，目的在于提供一种能够充分消除耐压与通态电压的折中，还降低了反馈电容的沟槽栅型半导体装置。
根据本发明的一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上。
根据本发明的另一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述第二半导体区域与所述第三半导体区域的界面延长上的所述槽的总面积相对于所述第三半导体区域的与所述第二主电极接触的区域的总面积之比为1以上。
发明效果
根据本发明，提供一种能够充分消除耐压与通态电压的折中，还能够降低反馈电容的沟槽栅型半导体装置。
附图说明
图1是表示本发明的实施方式涉及的半导体装置的结构的示意剖视图。
图2是表示本发明的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的图表。
图3是表示在半导体装置中空穴蓄积的样子的模拟结果，图3的(a)是槽的宽度为2μm的情况，图3的(b)是槽的宽度为1μm的情况。
图4是槽周边的电位分布的模拟结果，图4的(a)是槽的宽度为2μm的情况，图4的(b)是槽的宽度为1μm的情况。
图5是表示本发明的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的另一图表。
图6是表示本发明的实施方式涉及的半导体装置的槽的宽度相对于基区的与发射电极接触的宽度之比、与集电极－发射极间耐压VCES以及集电极－发射极间饱和电压Vcesat的关系的图表。
图7是表示本发明的第一实施方式涉及的半导体装置的发射电极的配置例的示意立体图。
图8是表示本发明的第一实施方式涉及的半导体装置的发射电极的其他配置例的示意立体图。
图9是表示本发明的第一实施方式涉及的半导体装置的结构的示意俯视图。
图10是与图9所示的XI－XI部对应的、表示连接槽55a与外侧槽55b的示意剖视图。
图11是表示本发明的第一实施方式涉及的半导体装置的比较例的半导体装置的结构的示意剖视图。
图12是用于说明本发明的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其1)。
图13是用于说明本发明的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其2)。
图14是用于说明本发明的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其3)。
图15是用于说明本发明的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其4)。
图16是用于说明本发明的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其5)。
图17是表示本发明的第一实施方式的变形例涉及的半导体装置的结构的示意剖视图。
图18是表示本发明的第一实施方式的其他变形例涉及的半导体装置的结构的示意剖视图。
图19是表示本发明的其他实施方式涉及的半导体装置的结构的示意剖视图。
图20是表示本发明的其他实施方式涉及的半导体装置的结构的示意剖视图。
图21是表示图8中的漂移区域20与基区30的界面延长上的槽的与发射电极90对置的总面积、和与发射电极90接触的基区30的总面积的相关部位的图。
图22是表示本发明的第二实施方式涉及的半导体装置的结构的示意剖视图。
具体实施方式
接下来，参照附图对本发明的实施方式进行说明。在以下附图的记载中，对同一或类似的部分标注同一或类似的标号。但是，附图是示意图，应该注意厚度与平面尺寸的关系、各部长度的比率等与现实不同。因此，具体的尺寸应该参酌以下的说明来进行判断。另外，在附图相互之间当然也包括彼此的尺寸的关系和比率不同的部分。
另外，以下所示的实施方式对用于使该发明的技术思想具体化的装置和方法进行例示，该发明的技术思想并非将构成部件的形状、构造、配置等特定于下述内容。该发明的实施方式在权利要求的范围内能够加以各种变更。
图1所示的本发明的第一实施方式涉及的半导体装置1具有：第一导电型的第一半导体区域10；配置于第一半导体区域10上的第二导电型的第二半导体区域20；配置于第二半导体区域20上的第一导电型的第三半导体区域30；彼此分开地配置于第三半导体区域30上的第二导电型的第四半导体区域40；绝缘膜50，其配置于从第四半导体区域40的上表面延伸并贯通第四半导体区域40以及第三半导体区域30而到达第二半导体区域20的槽的内壁上，并与槽的底部以及第三半导体区域30的侧面对置；控制电极60，其在槽的内部配置于绝缘膜50上；第一主电极80，其与第一半导体区域10电连接；以及第二主电极90，其与第三半导体区域30以及第四半导体区域40电连接。
第一导电型与第二导电型为彼此相反的导电型。即，如果第一导电型是n型，则第二导电型是p型，如果第一导电型是p型，则第二导电型是n型。以下，对第一导电型是p型，第二导电型是n型的情况进行例示说明。
如上所述，图1所示的半导体装置1是沟槽栅型的IGBT。为了易于理解说明，在下文中，以第一半导体区域10为p型的集电区10，第二半导体区域20为n型的漂移区域20，第三半导体区域30为p型的基区30，第四半导体区域40作为n型的发射区40来进行说明。另外，在图1所示的示例中，在漂移区域20与集电区10之间配置有n型的缓冲层15。
多个发射区40被选择性地埋入到基区30的上表面的一部分。另外，以控制电极60为栅极60，第一主电极80为集电极80，第二主电极90为发射电极90来进行说明。基区30的与栅极60对置的正面是沟道形成区域。也就是说，形成于槽55的侧面的绝缘膜50的区域作为栅绝缘膜发挥功能。
在例示半导体基板中的各半导体区域的杂质浓度以及厚度等时如下所述。发射区40的厚度为0.3μm以上且1μm以下左右，发射区40的杂质浓度是1×1018cm-3～1×1020cm-3左右。另外，基区30的厚度是4μm左右，基区30的杂质浓度是5×1016cm-3～1×1018cm-3。另外，优选，漂移区域20的厚度为40μm以上且140μm以下，漂移区域20的电阻率是10Ωcm以上且150Ωcm以下。另外，集电区10的厚度是1μm～300μm，集电区10的杂质浓度是1×1017cm-3～1×1019cm-3。
在图1所示的半导体装置1中，槽55的宽度W1比彼此相邻的槽55的间隔宽。另外，槽55的宽度W1比槽55的深度大。在图1所示的半导体装置1中，槽55的宽度W1是3μm～15μm，槽55的深度是2μm～10μm。另外，如图1所示，在本发明中所谓的槽55的宽度W1表示在基区30与漂移区域20的界面延长上的位置的宽度。另外，在槽55间在半导体基板100的正面露出的基区30的宽度、即基区30与发射电极90接触的部分的宽度称为“连接区域宽度”，在图1中表示为宽度W2。另外，这里所谓的“连接区域宽度”是沿着与图1中的纸面垂直的方向即与槽55的延伸方向垂直的方向的宽度。即，表示与槽55的宽度方向并行的方向的长度。
层间绝缘膜70在相邻的槽55之间具有开口部，覆盖半导体基板的正面地配置的发射电极90经该开口部配置于基区30与发射区40的上表面。通过上述的结构，发射电极90在半导体基板的正面与基区30以及发射区40电连接。
这里，对图1所示的半导体装置1的动作进行说明。在发射电极90与集电极80之间施加规定的集电极电压、在发射电极90与栅极60之间施加规定的栅极电压。例如，集电极电压是300V～1600V左右，栅极电压是10V～20V左右。当像这样将半导体装置1设为导通状态时，在沟道区域中从p型反转为n型而形成沟道。来自发射区40的电子经形成的沟道注入到漂移区域20。通过该注入的电子，集电区10与漂移区域20之间正向偏压，空穴从集电区10依次移动到漂移区域20、基区30。另外，在进一步增加电流时，来自集电区10的空穴增加，空穴在基区30的下方蓄积。其结果为，通过电导调制来降低了通态电压。
在使半导体装置1从导通状态成为截止状态的情况下，控制成使栅极电压比阈值电压还低，例如，使栅极电压与发射电压为同一电位或者负电位来消除沟道。由此，停止从发射区40向漂移区域20注入电子。由于集电极80的电位比发射电极90高，因此耗尽层从基区30与漂移区域20的界面扩展。另外，蓄积于漂移区域20的空穴通过形成于彼此相邻的槽55间的基区30而被排出到发射电极90。即，槽55与槽55之间的基区30和发射电极90的接触的部分为空穴的吸出口。
图2表示半导体装置1的槽55的宽度W1、与栅极－发射极短路时的集电极－发射极间电压VCES以及集电极－发射极间饱和电压Vcesat的关系。集电极－发射极间饱和电压Vcesat相当于通态电压。另外，彼此相邻的槽55间的距离以及连接区域宽度W2为恒定的。集电极－发射极间饱和电压Vcesat越低越好，集电极－发射极间电压VCES越大越好。从图2可知如下内容：通过扩大槽55的宽度W1，通态电压降低。其原因如下。
当在发射电极90与集电极80之间施加规定的集电极电压、在发射电极90与栅极60之间施加规定的栅极电压而导通半导体装置1时，沟道区域从p型反转为n型而形成沟道。通过形成的沟道，主要从发射电极90沿着槽55的侧面移动来的电子被注入到漂移区域20。集电区10与漂移区域20之间通过该注入的电子而正向偏压，空穴从集电区10向漂移区域20移动。
从集电区10移动来的空穴被槽55的底部妨碍其移动，而被蓄积于槽55的下方。并且，槽55的宽度W1越宽槽55下方的空穴的蓄积量越增加、不仅槽55底部，就连其附近的空穴的蓄积量也增加。
另外，由于槽55底部的下方的漂移区域20的厚度相比于槽55的宽度W1足够大，至少是40μm以上，因此不仅沟道的延长部分的集电区10和漂移区域20的界面，在比其宽的范围内集电区10与漂移区域20的界面为正向偏压，空穴能够容易地从集电区10移动到漂移区域20。其结果为蓄积在沟道的延长部分以及其周边的漂移区域20内的空穴总量增加，电导调制更加强化，降低了通态电压。
图3的(a)表示槽55的宽度W1是2μm时空穴蓄积的样子的模拟结果。作为参考，图3的(b)表示槽55的宽度比图3的(a)窄时的模拟结果。图3的(b)是槽55的宽度W1是1μm时的模拟结果。图3的(a)以及图3的(b)的横轴是槽55的宽度，纵轴是槽55的自表面(开口)起的深度。另外，区域R20表示漂移区域20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。蓄积的空穴的密度越高的区域表示得越浓。也就是说，可知，在槽55的宽度W1为2μm时，在槽55底部附近的沟道的延长部分以及其周边的漂移区域20内蓄积空穴。
接下来，对基于连接区域的空穴的吸出进行说明。基区30的与发射电极90接触的连接区域宽度即宽度W2是成为用于使空穴移动到基区30、然后移动到发射电极90的窗口的部分的长度。如后所述，由于宽度W1与宽度W2相比为1～1/6左右而足够窄，因此，向发射电极90移动的空穴的量减少，空穴蓄积在槽55的底部附近的漂移区域20内。这样，槽55的正空蓄积效果与减小连接区域宽度W2带来的空穴向发射电极90的移动减少的效果的叠加效果，电导调制被显著强化，实现了通态电压充分降低的半导体装置1。
并且，若连接区域宽度W2宽，则不蓄积在基区30的下方而移动到发射电极90的空穴的量增加。因此，为了使通态电压降低，优选槽55的宽度W1比连接区域宽度W2大。另一方面，芯片面积的增大从成本和制造工艺来讲是有极限的。并且当在芯片尺寸恒定的情况下加宽槽55的宽度W1，则沟道个数减少。且结果是，与空穴蓄积而通过电导调制使通态电压降低的效果相比，沟道个数减少形成的通态电压上升的效果更大，半导体装置的通态电压上升。即，如图5所示，当过度加宽槽55的宽度W1时，沟道区域占半导体装置的芯片尺寸的比例减少，由此，产生集电极－发射极间饱和电压Vcesat增大的问题。因此，优选为3μm～20μm左右。
并且，可知，在槽55的宽度W1为7μm时，最有效地降低了通态电压。在以往的半导体装置中，槽55的宽度W1即使在宽时也只是1μm～2μm左右。
其结果为，像本实施例这样，根据槽55的宽度W1扩大形成的半导体装置1，例如，即使不采用现有例的配置了载流子蓄积层的结构等，也能够降低通态电压。
另外，如图2所示，通过扩大槽55的宽度W1，能够提升半导体装置1的耐压。其原因如下。当使半导体装置1从导通状态成为截止状态时，耗尽层不仅从形成于基区30和漂移区域20之间的PN接合界面侧，还从槽55的底部以及其周边向漂移区域20内扩展。此时，优选耗尽层的扩展是均匀的，并在更大的范围内进行扩展。在耗尽层的扩展不均匀或窄时，耐压降低。例如在槽55的底面，槽55宽度方向的两端部是电场集中点。在槽55的宽度W1窄时，由于槽55底面的槽55宽度方向的两端部接近，因此在槽55底面的正下方耗尽层不会良好地均匀且大范围地扩展。另一方面，在槽55的底部的宽度W1宽时，槽55底面的两端部的间隔大，因此槽55底部的正下方的耗尽层会更均匀或更大范围地扩展。因此，在槽55的宽度W1宽的半导体装置1中，耐压提升。
图4的(a)、图4的(b)表示模拟了电位分布而得的结果。图4的(a)是槽55底面的宽度W1为2μ的情况，图4的(b)是槽55底面的宽度W1为1μ的情况。图4的(a)以及图4的(b)的纵轴是槽55从表面起的深度。另外，区域R20表示漂移区域20的位置，区域R30表示基区30的位置，区域R40表示发射区40的位置。电位越高的区域表示得越浓。从图4的(a)、图4的(b)可知，在槽55的正下方耗尽层向下方扩展。特别是可以确认，槽55底面的宽度W1越宽，槽55下方的电位分布越宽且平坦，电场难以集中。
另外，通过将连接区域宽度W2设定得比较窄，半导体装置1的耐压得以提升。槽55间的耗尽层的深度比槽55正下方的耗尽层的深度浅。当连接区域宽度W2宽时，槽55间的间隔也大，从槽55间的区域中的漂移区域20和基区30之间的PN接合向漂移区域20内扩展的耗尽层更平坦化。于是，该耗尽层与从槽55的侧方扩展的耗尽层连接的部分为更加畸变的形状。因此半导体装置1的耐压降低。因此，优选连接区域宽度W2一定程度上较窄，优选连接区域宽度W2为槽55的宽度W1以下。
图6表示槽的宽度W1相对于连接区域宽度W2之比W1/W2、与栅极－发射极短路时的集电极－发射极间耐压VCES以及集电极－发射极间饱和电压Vcesat的关系。如已经叙述的那样，集电极－发射极间饱和电压Vcesat相当于通态电压。图6中通过电压值Va表示的是以往的半导体装置的集电极－发射极间饱和电压Vcesat。在半导体装置1中，为了提高耐压同时降低通态电压，优选连接区域宽度W2与槽的宽度W1满足以下的式子(1)的关系：
1≤W1/W2≤6···(1)
通过像式子(1)那样使槽的宽度W1相对于连接区域宽度W2之比W1/W2为1以上且6以下，能够降低通态电压。
另外，通过使槽的宽度W1比以往宽，能够降低通态电压，能够在连接区域宽度W2与槽的宽度W1满足式子(1)所示的关系的范围内减少槽的个数。由此沟道总量减少，能够降低在与栅极60对置的基区30以及发射区40之间产生的栅极60与槽侧面的半导体层之间的寄生电容(Cge)。另外，通过将槽的宽度W1设定得宽而扩展单元间距，沟道总量减少，沟道电阻增大。因此，限制了在负载短路时在半导体装置1流动的电流。也就是说，根据半导体装置1能够确保短路耐量。
栅极60例如由多晶硅构成。通过使槽的宽度W1比以往宽降低了栅极电阻。由此，半导体装置1能够高速动作化，即使在同一芯片内配置了多个元件的情况下，也能够实现半导体装置1内的元件动作的均一化。另外，栅极60的杂质浓度为1E19atom/cm3以上，且1E20atom/cm3以下。
另外，为了降低半导体装置1的通态电压，更优选连接区域宽度W2与槽的宽度W1满足以下的式子(2)的关系：
1.5≤W1/W2≤3···(2)
进一步优选连接区域宽度W2与槽的宽度W1满足以下的式子(3)的关系：
1.7≤W1/W2≤2···(3)
如图6所示，在连接区域宽度W2与槽的宽度W1满足式子(3)的关系时通态电压最小。
另外，图3的(a)和图4的(a)所示的模拟结果和上述之比W1/W2的关系式是针对以下结构得到的：如图7所示，沿着槽连续地形成有发射区40。但是，如图8所示，也可以沿着槽分散地配置有发射区40。在图8所示的结构的情况下，与发射电极90接触的基区30的总面积S2代替了连接区域宽度W2，漂移区域20和基区30的界面的延长上的、槽的与发射电极90对置的总面积S1成为槽的宽度W1，从而得到上述的关系式。即，槽的宽度W1相对于连接区域宽度W2之比W1/W2的关系被置换成与漂移区域20和基区30的界面同一平面水平的槽的总面积S1相对于基区30的与发射电极90接触的区域的总面积S2之比(以下称为“面积比S”)。因此，面积比S为1以上，优选为1以上且6以下。另外，更加优选面积比S为1.5以上且3以下，进一步优选为1.7以上且2以下。另外，图21表示图8中的漂移区域20与基区30的界面的延长上的槽55的与发射电极90对置的总面积S1、和与发射电极90接触的基区30的总面积S2的相关部位。
另外，以配置于槽的底面的区域的厚度t1比配置于槽的侧面且与基区30对置的区域的厚度t2厚的方式形成绝缘膜50。在半导体装置1中，由于形成有栅极60的槽的宽度W1宽，因此在槽的底面侧的栅极60与半导体区域之间产生的寄生电容(Cgd)处于增加趋势。但是，通过将槽底面侧的绝缘膜50的膜厚设定得厚，能够降低寄生电容(Cgd)。
通过在半导体装置1中使栅极下侧的绝缘膜50的膜厚厚，能够降低寄生电容Cdg。另外，当将绝缘膜50的整体膜厚设定得厚时，会产生阈值电压的问题。即，由于绝缘膜50的侧面侧作为栅绝缘膜而发挥功能，因此当将绝缘膜50的侧面侧的膜厚设定得厚时，导致阈值电压增加。因此，在半导体装置1中，绝缘膜50的侧面侧的膜厚薄，绝缘膜50的底面侧的膜厚厚。由此，能够在维持所希望的阈值电压的同时降低寄生电容Cdg。绝缘膜50在槽55的底面处的膜厚t1例如是300nm，槽55的侧面处的膜厚t2例如是100nm。
如以上所说明的那样，在本发明的实施方式涉及的半导体装置1中，将形成栅极60的槽的宽度W1设定得宽，且将连接区域宽度W2设定为槽的宽度W1以下，所述连接区域宽度W2是在槽间基区30与发射电极90接触的宽度。因此，根据半导体装置1，在槽底部附近空穴易于蓄积。其结果为，能够提供如下半导体装置：高耐压和低通态电压，且抑制了制造工序的增大。
图11是针对半导体装置1的比较例。是与图1所示的半导体装置1不同的结构，例如考虑到如下方法：通过在一个单元形成了多个槽的结构，使栅极的截面积实质上增大，从而降低栅极的电阻(栅极电阻)。图11所示的比较例是在一个单元形成两个槽的示例。但是由于增加槽的个数，因而存在寄生电容增大的问题。
与此相对地，在半导体装置1中，通过将槽设为一个来解决在与栅极60对置的基区30以及发射区40之间产生的寄生电容增大的问题。另外，通过不形成多个槽而扩大槽的宽度W1来降低栅极电阻，并且解决了耐压低下的问题。
使用图12～图16来对本发明的实施方式涉及的半导体装置1的制造方法进行说明。另外，以下所叙述的制造方法是一个例子，包括该变形例在内，当然能够通过除此之外的各种制造方法来实现。
如图12所示，通过杂质扩散法或外延生长法在形成于p-型的集电区10与n+型的缓冲层15的层叠体上的n-型的漂移区域20上形成p-型的基区30。例如根据杂质扩散法，在通过离子注入法将p型杂质从漂移区域20的上表面注入到漂移区域20之后，进行基于退火处理的扩散，以实质上均一的厚度形成基区30。基区30中的p型杂质例如是硼(B)。接下来，如图13所示，例如使用离子注入法和扩散而在基区30的上表面的局部形成n+型的发射区40。
然后，如图14所示，利用光刻技术和蚀刻技术形成从发射区40的上表面延伸并贯通发射区40和基区30而末端到达漂移区域20的槽55。槽55的底面实质上是平坦的。
此时，以连接区域宽度W2为槽55的宽度W1以下的方式形成槽55。像已经说明的那样，优选槽55的宽度W1相对于连接区域宽度W2之比W1/W2为1以上且6以下。另外，更加优选比W1/W2为1.5以上且3以下，进一步优选为1.7以上且2以下。
然后，如图15所示，在槽55的内壁形成绝缘膜50。例如，通过热氧化法来形成氧化硅(SiO2)膜。此时，以配置于槽55底面的区域的厚度t1比配置于槽55侧面的区域的厚度t2厚的方式形成绝缘膜50。
接下来，形成栅极60。例如，将添加了杂质而得的多晶硅膜填充到槽的内部，通过化学机械研磨(CMP)等研磨工序，如图6所示使基区30的表面平坦化从而形成栅极60。
另外，在栅极60上形成了层间绝缘膜70之后，在层间绝缘膜70上形成与发射区40和基区30连接的发射电极90。更进一步，通过在集电区10的背面上形成集电极80，完成图1所示的半导体装置1。
如以上所说明那样，根据本发明的第一实施方式涉及的半导体装置1的制造方法，制造出连接区域宽度W2是槽的宽度W1以下的半导体装置。因此，能够得到如下半导体装置1：在槽底部附近易于蓄积空穴，是高耐压和低通态电压，且抑制了制造工序的增大。
另外，图9表示半导体装置1的俯视图。如图9所示，槽55的延伸方向的长度(W3)在槽55的宽度(W1)以上的多个槽55被并列地配置。更进一步，在图9纸面的槽55的左右的最外侧，至少一个槽(外侧槽)55b与槽55的延伸方向并列地排列。并且，在槽55的两侧配置有发射区40。另外，在外侧槽55b的开口部处的半导体基板100的至少外周侧的侧壁没有配置发射区40。另外，外侧槽55b至少贯通基区30而到达漂移区域20。
另外，如图9所示，半导体装置1具有将相邻的多个槽55以及外侧槽55b相互连接起来的连接槽55a。在连接槽55a的开口部周边也没有形成发射区40。另外，连接槽55a形成为至少与基区30贯通、并到达漂移区域20。
连接槽55a在多个槽55的排列方向上延伸，与多个槽55中的排列于排列的最外侧的槽55的端部连接。
连接槽55a具有：与多个槽55的一侧端部连接的连接槽55a(第一连接槽)、与多个槽55的另一侧端部连接的连接槽55a(第二连接槽)，所述多个槽55配置于所述第一连接槽与所述第二连接槽对置的区域。
因此，由外侧槽55b与连接槽55a围绕而得的区域的内侧是包含形成有半导体元件的活性区域的区域，包含由外侧槽55b与连接槽55a围绕而得的区域的外侧是包围活性区域的外周区域。
在槽55以及外侧槽55b中，栅极60以到达槽55的两侧的连接槽55a方式，呈带状地在槽55内延伸配置。另外，发射电极90等省略图示。另外，在图9中槽55只示出了三个，但是为示意性地表示，实质上并排配置有更多的槽55。另外，如上所述，面积比S1是1以上，优选1以上且6以下的结构。
图10是与图9所示的XI－XI部对应的、表示半导体装置1的连接槽55a与外侧槽55b的示意剖视图。连接槽55a与外侧槽55b的结构同槽的结构类似，但是不同点在于没有形成发射区40。这里，优选槽55的长度方向上的连接槽55a的宽度W4与槽55的排列方向上的外侧槽55b的宽度W4在3μm到20μm。由此，即使在连接槽55a与外侧槽55b下也能够蓄积空穴，能够降低通态电压。另外，槽的长度W3比槽55的宽度W1以及连接槽55a的宽度W4的宽度大。
像这样，通过设置外侧槽55b和连接槽55a，还能够在这些槽的正下方以及其附近的漂移区域20滞留空穴，产生电导调制，能够进一步降低通态电压。
另外，通过使连接槽55a的槽宽度W4比槽55之间的间隔W5宽，在连接槽55a的正下方以及其附近的漂移区域20也比较易于滞留空穴。其结果为，产生IGBT特有的电导调制，能够降低通态电压。
另外，在上述实施例中，对连接槽55a与槽55连接的结构进行了说明，但是例如，将连接槽55a不与槽55连接而只与外侧槽55b连接、彼此连接的连接槽55a与外侧槽55b形成为与多个槽55分离而包围多个槽55，也具有与上述实施例同样的效果。另外，也能够在连接槽55a与外侧槽55b没有彼此连接的状态下，形成为与多个槽55分离，并包围多个槽55。
(第二实施方式)
图22表示本发明的第二实施方式涉及的半导体装置的示意剖视图。
本发明的第二实施方式涉及的半导体装置如下所述，栅极的结构与第一实施方式涉及的半导体发光装置不同。
栅极60由配置于构成槽55的一对侧面(第一侧面与第二侧面)的左右的栅极60(第一栅极与第二栅极)构成，左右的栅极60设置成隔着绝缘膜50与基区30对置。另外，在图22所示的剖视图中，左右的栅极60是分离的，但是左右的栅极60(第一栅极与第二栅极)在槽55的延伸方向延伸，并到达连接槽55a。并且，在连接槽55a中，与未图示的总线线路连接。栅极60例如由掺杂成高浓度的导电性的多晶硅膜构成。
另外，在槽55底面的中央侧没有形成栅极60。即，沿着槽55的侧面配置的栅极60从半导体基板的正面向槽55的底面形成，但是在槽55底面的中央侧没有形成栅极60。
由此，降低了槽55底部的漂移区域20与栅极60间的寄生电容Cdg，能够高速开关。
栅极60为了沟道形成而需要延伸到槽55的底面侧。这样一来，在栅极60与漂移区域20之间产生寄生电容Cdg。为了降低该寄生电容Cdg，需要将栅极的厚度设定得薄、或将槽55底部的绝缘膜50设定得厚。
另一方面，为了易于在槽55的底部蓄积空穴，优选栅极60到达槽55的底面。
因此，相对于槽55的宽度W1，栅极60的厚度d1为1/20～1/3左右，更加优选1/15～1/5左右。当相对于槽55的宽度W1，栅极60的厚度d1比1/20小时，栅极60的厚度变得过薄，而导致栅极60的电阻值上升，从而导致开关响应恶化。反之，当相对于槽55的宽度W1，栅极60的厚度d1超过1/3时，无法充分得到断开栅极60形成的寄生电容Cdg的降低效果。
另外，如图22所示，优选，以绝缘膜50中的配置于槽55底面的区域的膜厚t1比配置于槽55侧面且与基区30对置的区域的膜厚t2厚的方式，形成绝缘膜50。由此，集电极和发射极间耐压稳定增加，可靠性提升。
与槽55同样地，在连接槽55a的内壁面配置有绝缘膜50，在绝缘膜50上配置来从栅极60延伸的延伸部。因此，在形成槽55的工序中能够同时形成连接槽55a。
另外，连接槽55a的槽宽度也可以比槽55的槽宽度W1窄。通过缩窄连接槽55a的槽宽度，连接槽55a的底面以及其附近的空穴的蓄积相比于槽55的底面变少。由此，能够抑制由残留于半导体装置1的外周区域的空穴引起的封闭锁定现象的产生。由于在连接槽55a的开口部周边没有配置发射区40，因此不会形成沟道。
(变形例)
另外，由于在半导体装置1中槽55的宽度W1宽，因此容易将层间绝缘膜70的下部的一部分或全部填充到形成于发射区40的上表面的槽中。因此，优选层间绝缘膜70的至少一部分被填充到形成了栅极60的槽的内部。由此，抑制了发射电极90的上表面在栅极60上的区域突出，相比于以往实现平坦化。其结果为，能够消除在发射电极90上进行引线结合的工序等中的不良。
图17表示层间绝缘膜70的整体配置于槽内部的示例。在图17所示的半导体装置1中，层间绝缘膜70的上表面的位置与发射区40的上表面的位置为同一平面水平。另外，也可以将层间绝缘膜70的上表面的位置设定得比发射区40的上表面的位置低。或者如图18所示，也可以将层间绝缘膜70下部的厚度的一半以上的厚度配置于槽内部。
(其他实施方式)
如上所述，通过实施方式记载了本发明，但是构成该公开的一部分的论述以及附图不应该理解为限定该发明。本领域技术人员从该公开中可以清楚各种各样的代替实施方式、实施例以及运用技术。
例如，如图19所示，也可以以中央部比端部浅的方式来形成槽的底部。通过像这样构成槽的底部，能够在槽底部的中央部更高效地蓄积空穴。其结果为，能够降低通态电压。
或者，如图20所示，也可以圆滑成使槽底部的至少一部分为向下凸的曲面。当槽底部的端部的圆滑大时，空穴容易不在槽下蓄积而向基区30移动。因此，若槽的底部平坦或向上凸的部分大，则能够降低通态电压。
产业上的利用可能性
本发明的半导体装置能够用于进行开关动作的沟槽栅型半导体装置的用途。

Claims (8)

1.一种半导体装置，其特征在于，
具有：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其配置于所述第一半导体区域之上；
第一导电型的第三半导体区域，其配置于所述第二半导体区域之上；
第二导电型的第四半导体区域，其配置于所述第三半导体区域之上；
绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；
控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；
第一主电极，其与所述第一半导体区域电连接；以及
第二主电极，其与所述第四半导体区域电连接，
所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上，
所述半导体装置具有连接槽，所述连接槽在包围活性区域的外周区域内将所述槽彼此连接，并且所述连接槽是遍及整体而比相邻的所述槽的间隔窄的槽宽，
所述第四半导体区域不沿着所述连接槽设置，
在所述连接槽的下方且在所述第二半导体区域的下方的区域中设置有所述第一半导体区域。
2.一种半导体装置，其特征在于，
具有：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，其配置于所述第一半导体区域之上；
第一导电型的第三半导体区域，其配置于所述第二半导体区域之上；
第二导电型的第四半导体区域，其配置于所述第三半导体区域之上；
绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；
控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；
第一主电极，其与所述第一半导体区域电连接；以及
第二主电极，其与所述第四半导体区域电连接，
所述槽的总面积相对于所述第三半导体区域的与所述第二主电极接触的总面积之比为1以上，
所述半导体装置具有连接槽，所述连接槽在包围活性区域的外周区域内将所述槽彼此连接，并且所述连接槽是遍及整体而比相邻的所述槽的间隔窄的槽宽，
所述第四半导体区域不沿着所述连接槽设置，
在所述连接槽的下方且在所述第二半导体区域的下方的区域中设置有所述第一半导体区域。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述连接槽从所述第三半导体区域的上表面延伸并贯通所述第三半导体区域而到达所述第二半导体区域，且在多个所述槽的排列方向上延伸，与多个所述槽中的排列于排列的最外侧的槽的端部连接。
4.根据权利要求3所述的半导体装置，其特征在于，
所述控制电极的下方的绝缘膜的膜厚比所述控制电极的侧面的绝缘膜的膜厚厚。
5.根据权利要求3所述的半导体装置，其特征在于，
所述控制电极具有第一控制电极和第二控制电极，所述第一控制电极和所述第二控制电极设置于所述槽的第一侧面和与该第一侧面对置的第二侧面，且以隔着所述绝缘膜与所述第三半导体区域对置的方式配置，所述槽在俯视观察时呈带状延伸，所述第一侧面与所述第二侧面在所述槽的延伸方向上的长度比所述第一侧面与所述第二侧面对置的间隔大。
6.根据权利要求3所述的半导体装置，其特征在于，
所述控制电极具有第一控制电极和第二控制电极，所述第一控制电极和所述第二控制电极设置于所述槽的第一侧面和与该第一侧面对置的第二侧面，且以隔着所述绝缘膜与所述第三半导体区域对置的方式配置，所述第一控制电极与所述第二控制电极在所述槽的延伸方向上延伸并到达所述连接槽。
7.根据权利要求3所述的半导体装置，其特征在于，
所述第四半导体区域沿着所述槽分散地配置。
8.根据权利要求3所述的半导体装置，其特征在于，
所述连接槽的宽度是3μm～15μm，
所述槽的宽度比所述槽的深度大，所述槽的深度是2μm～10μm。
CN201711459035.1A 2013-09-20 2014-09-19 半导体装置 Active CN108305893B (zh)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
JP2013194834 2013-09-20
JPJP2013-194834 2013-09-20
JP2014017592 2014-01-31
JPJP2014-017592 2014-01-31
JPJP2014-148356 2014-07-18
JP2014148356 2014-07-18
JP2014003865U JP3193413U (ja) 2014-07-18 2014-07-18 半導体装置
JPJP2014-003865 2014-07-18
JP2014170137A JP6173987B2 (ja) 2013-09-20 2014-08-25 半導体装置
JPJP2014-170137 2014-08-25
CN201410484442.8A CN104681614B (zh) 2013-09-20 2014-09-19 半导体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410484442.8A Division CN104681614B (zh) 2013-09-20 2014-09-19 半导体装置

Publications (2)

Publication Number Publication Date
CN108305893A true CN108305893A (zh) 2018-07-20
CN108305893B CN108305893B (zh) 2021-07-16

Family

ID=52825431

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410484442.8A Active CN104681614B (zh) 2013-09-20 2014-09-19 半导体装置
CN201711459035.1A Active CN108305893B (zh) 2013-09-20 2014-09-19 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410484442.8A Active CN104681614B (zh) 2013-09-20 2014-09-19 半导体装置

Country Status (3)

Country Link
US (1) US9276095B2 (zh)
JP (1) JP6173987B2 (zh)
CN (2) CN104681614B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101701240B1 (ko) * 2013-09-20 2017-02-01 산켄덴키 가부시키가이샤 반도체 장치
CN106910767A (zh) * 2015-12-23 2017-06-30 株洲南车时代电气股份有限公司 沟槽栅igbt制作方法及沟槽栅igbt
JP6958093B2 (ja) * 2017-08-09 2021-11-02 富士電機株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1142688A (zh) * 1995-07-19 1997-02-12 三菱电机株式会社 半导体器件及其制造方法
US6172398B1 (en) * 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US20050263852A1 (en) * 2004-05-28 2005-12-01 Kabushiki Kaisha Toshiba Semiconductor device
CN102074561A (zh) * 2009-11-24 2011-05-25 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0527600B1 (en) * 1991-08-08 2003-06-25 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JP3904648B2 (ja) * 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
JP3917058B2 (ja) * 2001-12-26 2007-05-23 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
EP1917683A4 (en) * 2005-08-17 2008-11-05 Int Rectifier Corp CIRCUIT SIGNALING DEVICE WITH CONNECTED GATE BITS
JP4817827B2 (ja) 2005-12-09 2011-11-16 株式会社東芝 半導体装置
JP2008311301A (ja) * 2007-06-12 2008-12-25 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
US7825465B2 (en) 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US8664713B2 (en) * 2008-12-31 2014-03-04 Stmicroelectronics S.R.L. Integrated power device on a semiconductor substrate having an improved trench gate structure
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP5740108B2 (ja) * 2010-07-16 2015-06-24 株式会社東芝 半導体装置
JP5126335B2 (ja) * 2010-10-18 2013-01-23 富士電機株式会社 トレンチゲート型半導体装置
JP2012178389A (ja) 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置
JP2012204590A (ja) 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1142688A (zh) * 1995-07-19 1997-02-12 三菱电机株式会社 半导体器件及其制造方法
US6172398B1 (en) * 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
US20050263852A1 (en) * 2004-05-28 2005-12-01 Kabushiki Kaisha Toshiba Semiconductor device
CN102074561A (zh) * 2009-11-24 2011-05-25 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管及其制造方法

Also Published As

Publication number Publication date
JP2016028405A (ja) 2016-02-25
CN108305893B (zh) 2021-07-16
JP6173987B2 (ja) 2017-08-02
CN104681614B (zh) 2018-01-23
US9276095B2 (en) 2016-03-01
CN104681614A (zh) 2015-06-03
US20150108540A1 (en) 2015-04-23

Similar Documents

Publication Publication Date Title
CN105531825B (zh) 半导体装置及半导体装置的制造方法
CN107293579B (zh) 一种具有低导通压降的超结igbt
US9105680B2 (en) Insulated gate bipolar transistor
CN108389902B (zh) 一种含有背面槽栅的逆导型igbt
CN104051509A (zh) 带有掩埋浮动p-型屏蔽的新型双栅极沟槽igbt
CN109192772A (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN107195678B (zh) 一种载流子存储增强的超结igbt
CN103035721B (zh) 超级结器件及其制造方法
CN102412289A (zh) 半导体器件
CN110518058B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN108321193A (zh) 一种沟槽栅电荷存储型igbt及其制作方法
CN204102904U (zh) 半导体装置
CN114823872B (zh) 一种全隔离衬底耐压功率半导体器件及其制造方法
CN109148572A (zh) 一种反向阻断型fs-gbt
US20210217845A1 (en) Semiconductor device
CN105932055A (zh) 一种平面栅igbt及其制作方法
CN104319287A (zh) 一种沟槽栅型半导体器件结构及其制作方法
CN103985744B (zh) 半导体装置
CN108735808A (zh) 半导体开关元件及其制造方法
CN108305893A (zh) 半导体装置
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
CN110783398A (zh) 一种大电流绝缘体上硅横向绝缘栅双极型晶体管
CN110444588A (zh) 能降低正向导通压降的沟槽igbt器件
CN106486475A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant