JP3193413U - 半導体装置 - Google Patents
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Abstract
Description
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域上に互いに離間して配置された複数の第2導電型の第4半導体領域と、
前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置され、前記第3半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第3半導体領域及び前記第4半導体領域と電気的に接続する第2の主電極と
を備え、
前記溝の幅は前記溝と前記溝との間隔よりも広く、
前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高いことを特徴とする半導体装置が提供される。
0をp型のベース領域30、第4半導体領域40をn型のエミッタ領域40として説明する。複数のエミッタ領域40が、ベース領域の上面の一部に選択的に埋め込まれている。
更に、制御電極60をゲート電極60、第1の主電極80をコレクタ電極80、第2の主電極90をエミッタ電極90として説明する。ゲート電極60と対向するベース領域30の表面がチャネル領域100である。溝の側面に形成された絶縁膜50の領域がゲート絶
縁膜として機能する。
なお、ゲート電極60の上面には層間絶縁膜70が配置されている。層間絶縁膜70を介してゲート電極60の上方に、ベース領域30とエミッタ領域40とに接続するエミッタ電極90が配置されている。層間絶縁膜70によって、ゲート電極60とエミッタ電極
90とは電気的に絶縁されている。
また、図1に示した例では、ドリフト領域20とコレクタ領域10間に、n型のバッファ層15が配置されている。
〜20V程度である。このようにして半導体装置1をオン状態にすると、チャネル領域100がp型からn型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極90から電子がドリフト領域20に注入される。この注入された電子により
、コレクタ領域10とドリフト領域20との間が順バイアスされ、コレクタ電極80からコレクタ領域10を経由して正孔(ホール)がドリフト領域20、ベース領域30の順に移動する。更に電流を増やしていくと、コレクタ領域10からの正孔が増加し、ベース領
域30の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
0への電子の注入が停止する。コレクタ電極80の電位がエミッタ電極90よりも高いので、ベース領域30とドリフト領域20との界面から空乏層が広がっていくと共に、ドリフト領域20に蓄積された正孔はエミッタ電極90に抜けていく。
また、絶縁膜50の側壁と接する領域におけるベース領域30の下部の位置は、絶縁膜50から離間した領域におけるベース領域30の下部の位置よりも浅く形成されている。従って、溝の底からベース領域30の下部までのドリフト領域20の距離が長くなり、溝の底部外側の下方により多くの正孔が蓄積される。
更に、絶縁膜から離間した領域における前記第3の半導体領域の下部の高さをH2よりも下の溝の側壁にも絶縁膜50を厚く形成し、その厚く形成された絶縁膜50の側面にゲート電極50が形成されると、寄生容量(Cgd)を低減することができる。
さらに、溝の側面と接する側のベース領域30とドリフト領域20とのPN接合面の位置が、溝と溝との間のベース領域30とドリフト領域20とのPN接合面の位置よりも高いことにより、溝底部近傍において正孔が蓄積されやすい。その結果、更なる高耐圧・低オン電圧が可能であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
このように、本考案はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本考案の技術的範囲は上記の説明から妥当な実用新案登録請求の範囲に係る考案特定事項によってのみ定められるものである。
10…コレクタ領域、第1半導体領域
15…バッファ層
20…ドリフト領域、第2半導体領域
25…キャリア蓄積層
30…ベース領域、第3半導体領域
40…エミッタ領域、第4半導体領域
50…絶縁膜
55…溝
60…ゲート電極、制御電極
70…層間絶縁膜
80…コレクタ電極、第1の主電極
90…エミッタ電極、第2の主電極
100…チャネル領域
Claims (3)
- 第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域上に互いに離間して配置された複数の第2導電型の第4半導体領域と、
前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置され、前記第3半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第3半導体領域及び前記第4半導体領域と電気的に接続する第2の主電極と
を備え、
前記溝の幅は前記溝と前記溝との間隔よりも広く、
前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間であって前記絶縁膜から離間した前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高いことを特徴とする半導体装置。 - 前記溝の底部の位置をH1、
前記絶縁膜から離間した領域における前記第3の半導体領域の下部の高さをH2、
前記絶縁膜の側壁と接する領域における前記第3の半導体領域の下部の位置をH3としたとき、
H1>H2>H3、
10<H2/(H2−H3)<50
である請求項1の半導体装置。 - 前記第4半導体領域は厚み方向の第1の部分と幅方向の第2の部分を有し、
前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高くなる位置から、トレンチの側面までの幅が、
前記第4半導体領域の第1の部分の幅よりも大きい事を特徴とする請求項1又は2の半導体装置。
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