JP3193413U - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧・低オン電圧な半導体装置を提供する。【解決手段】第1導電型の第1半導体領域10と、第2導電型の第2半導体領域20と、第1導電型の第3半導体領域30と、複数の第2導電型の第4半導体領域40と、第3半導体領域を貫通して第2半導体領域まで達する溝の内壁上に配置され、第3半導体領域の側面に対向する絶縁膜50と、溝の内部において絶縁膜上に配置された制御電極60と、第1半導体領域と電気的に接続する第1の主電極80と、第3半導体領域及び第4半導体領域と電気的に接続する第2の主電極90とを備える。溝の幅は溝と溝との間隔よりも広く、溝の側面と接する側の第2半導体領域20と第3半導体領域30とのPN接合面の位置が、溝と溝との間であって絶縁膜50から離間した第2半導体領域20と第3半導体領域30とのPN接合面の位置よりも高いトレンチゲート型IGBTである。【選択図】図1

Description

本考案は、IGBT構造を有する半導体装置に関する。
絶縁ゲート型バイポーラトランジスタ(IGBT)は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。しかし、IGBTにおいては、耐圧とオン電圧がトレードオフの関係にある。
このため、耐圧を高く保持しつつ、オン電圧を下げるために種々の方法が提案されている。例えば、ドリフト領域よりも不純物濃度が高く正孔(ホール)が蓄積されるn型層(以下において「キャリア蓄積層」という。)をベース領域とドリフト領域との間に形成する構造が提案されている。この構造によればコレクタ領域からの正孔がエミッタ電極に到達することが妨げられ、オン電圧を下げられる(例えば、特許文献1参照。)。
特開2002−353456号公報
しかしながら、特許文献1に記載のように、半導体装置にドリフト領域よりも不純物濃度が高いキャリア蓄積層を配置する場合、空乏層が良好に広がり難く、耐圧とオン電圧のトレードオフを十分に解消することができないという問題があった。
上記問題点に鑑み、本考案は、高耐圧・低オン電圧な半導体装置を提供することを目的とする。
本考案の一態様によれば、
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第2導電型の第2半導体領域と、
前記第2半導体領域上に配置された第1導電型の第3半導体領域と、
前記第3半導体領域上に互いに離間して配置された複数の第2導電型の第4半導体領域と、
前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置され、前記第3半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第1半導体領域と電気的に接続する第1の主電極と、
前記第3半導体領域及び前記第4半導体領域と電気的に接続する第2の主電極と
を備え、
前記溝の幅は前記溝と前記溝との間隔よりも広く、
前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高いことを特徴とする半導体装置が提供される。
本考案によれば、高耐圧・低オン電圧な半導体装置を提供できる。
本考案の実施形態に係る半導体装置の構造を示す模式的な断面図である。 本考案の実施形態に係る半導体装置の構造を示す模式的な平面図である。
次に、図面を参照して、本考案の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施形態は、この考案の技術的思想を具体化するための装置や方法を例示するものであって、この考案の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この考案の実施形態は、実用新案登録請求の範囲において、種々の変更を加えることができる。
図1に本考案の実施形態に係る半導体装置1の断面図を示し、図2に本考案の実施形態に係る半導体装置1の平面図を示す。図1は図2の平面図のa-aで切断した時の断面図であり、図2は溝と第3半導体領域30の関係について示している。
図1に示す本考案の実施形態に係る半導体装置1は、第1導電型の第1半導体領域10と、第1半導体領域10上に配置された第2導電型の第2半導体領域20と、第2半導体領域20上に配置された第1導電型の第3半導体領域30と、第3半導体領域30上に互いに離間して配置された第2導電型の第4半導体領域40と、第4半導体領域40の上面から延伸して第4半導体領域40及び第3半導体領域30を貫通して第2半導体領域20まで達する溝の内壁上に配置され、溝の底部及び第3半導体領域30の側面に対向する絶縁膜50と、溝の内部において絶縁膜50上に配置された制御電極60と、第1半導体領域10と電気的に接続する第1の主電極80と、第3半導体領域30及び第4半導体領域40と電気的に接続する第2の主電極90を備える。半導体装置1では、溝同士の間隔W2は溝の幅W1以下である。また、溝の位置(ベース領域30の上面からの距離H1)は溝の幅W1以下である。なお、図2の平面図で示すように、溝の幅方向(x方向)とした場合、溝の延伸方向(X方向に垂直なY方向)の長さは溝の幅W1よりも長い。
本考案の第1の実施形態に係る半導体装置1は、図1に示すように、p型のコレクタ領域10と、コレクタ領域10上に配置されたn型のドリフト領域20と、ドリフト領域20上に配置されたp型のベース領域30と、ベース領域30上に配置されたn型のエミッタ領域40と、エミッタ領域40の上面から延伸してエミッタ領域40及びベース領域30を貫通する溝の底面及び側面に配置された絶縁膜50と、絶縁膜50を介してベース領域30と対向して溝の側壁上に形成されたゲート電極60とを備える。
半導体装置1は絶縁ゲート型バイポーラトランジスタ(IGBT)であり、ゲート電極60と対向するベース領域30の表面がチャネル領域100である。
そして、図1に示すように、ベース領域30とドリフト領域20の界面を見た場合、絶縁膜50の側壁と接する領域におけるベース領域30の下部の位置(ベース領域30の上面からの距離H3)は、ゲート酸化膜50から離間した領域におけるベース領域30の下部の位置(ベース領域30の上面からの距離H2)よりも浅く形成されている。従って、溝の底部の位置(ベース領域30の上面からの距離H1)は、H1>H2>H3の関係にある。ここで、10<H2/(H2−H3)<50の関係の関係がある。より好ましくは、30<H2/(H2−H3)<50、更に好ましくは40<H2/(H2−H3)<50である。 更に、図1に示すように、エミッタ領域40は溝の側面に沿って対向して延びる(厚み方向に延びる)第1の部分40Aと基板の上面に沿って対向して延びる(幅方向に延びる)第2の部分40Bを含んでおり、逆L字形状の断面形状になっている。ここで、ベース領域30とドリフト領域20の界面を見た場合、溝と溝とで挟まれた領域において、厚み方向のベース領域30の下部の位置が変化する箇所から溝の側面までの幅L3は、エミッタ領域40の第2の部分40Aの幅L1よりも長く、エミッタ領域40の第1の部分40Bの幅L2よりも短い。
なお、ベース領域30のゲート酸化膜50と接する領域では、ゲート酸化膜50から離間した領域、即ちゲート酸化膜50とゲート酸化膜50間の領域に比べて、不純物濃度が低い。つまり、半導体装置1は、ベース領域30の不純物濃度がゲート酸化膜50から離れるにつれて高くなる部分を有する。ちなみに、ベース領域30の不純物濃度は、高いところで5×1016〜1×1013cm-3程度である。なお、ベース領域30の不純物濃度が低いほど、距離H2と距離H3との差は大きい。
これにより、溝の近傍のドリフト領域20に比較的多く蓄積される正孔がエミッタ領域40の第1の部分の近傍を通過する数が減少し、ラッチアップを改善することができる。また、エミッタ領域40の第1の部分の不純物濃度をエミッタ領域40の第2の部分の不純物濃度よりも下げることによって、半導体装置の短絡耐量を改善する事ができる。
第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。以下では、第1導電型がp型、第2導電型がn型の場合を例示的に説明する。
図1に示した実施形態に係る半導体装置1は、絶縁ゲート型バイポーラトランジスタ(IGBT)である。以下では、説明を分かりやすくするため、第1半導体領域10をp型のコレクタ領域10、第2半導体領域20をn型のドリフト領域20、第3半導体領域3
0をp型のベース領域30、第4半導体領域40をn型のエミッタ領域40として説明する。複数のエミッタ領域40が、ベース領域の上面の一部に選択的に埋め込まれている。
更に、制御電極60をゲート電極60、第1の主電極80をコレクタ電極80、第2の主電極90をエミッタ電極90として説明する。ゲート電極60と対向するベース領域30の表面がチャネル領域100である。溝の側面に形成された絶縁膜50の領域がゲート絶
縁膜として機能する。
なお、ゲート電極60の上面には層間絶縁膜70が配置されている。層間絶縁膜70を介してゲート電極60の上方に、ベース領域30とエミッタ領域40とに接続するエミッタ電極90が配置されている。層間絶縁膜70によって、ゲート電極60とエミッタ電極
90とは電気的に絶縁されている。
また、図1に示した例では、ドリフト領域20とコレクタ領域10間に、n型のバッファ層15が配置されている。
先ず、半導体装置1の動作について説明する。エミッタ電極90とコレクタ電極80間に所定のコレクタ電圧を印加し、エミッタ電極90とゲート電極60間に所定のゲート電圧を印加する。例えば、コレクタ電圧は300V〜1600V程度、ゲート電圧は10V
〜20V程度である。このようにして半導体装置1をオン状態にすると、チャネル領域100がp型からn型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極90から電子がドリフト領域20に注入される。この注入された電子により
、コレクタ領域10とドリフト領域20との間が順バイアスされ、コレクタ電極80からコレクタ領域10を経由して正孔(ホール)がドリフト領域20、ベース領域30の順に移動する。更に電流を増やしていくと、コレクタ領域10からの正孔が増加し、ベース領
域30の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
半導体装置1をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネル領域100を消滅させる。これにより、エミッタ電極90からドリフト領域2
0への電子の注入が停止する。コレクタ電極80の電位がエミッタ電極90よりも高いので、ベース領域30とドリフト領域20との界面から空乏層が広がっていくと共に、ドリフト領域20に蓄積された正孔はエミッタ電極90に抜けていく。
このとき、正孔は、ゲート電極60が形成された溝と溝との間を通過して移動する。つまり、溝と溝との間が正孔の吸出し口である。溝の幅W1を広げることにより、オン電圧が低下する。
エミッタ電極90とコレクタ電極80間に所定のコレクタ電圧を印加し、エミッタ電極90とゲート電極60間に所定のゲート電圧を印加して半導体装置1がオンすると、チャネル領域100がp型からn型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極90から溝の側面に沿って主に移動してきた電子がドリフト領域20に注入される。この注入された電子により、コレクタ領域10とドリフト領域20との間が順バイアスされ、正孔がコレクタ領域10からドリフト領域20に移動する。なお、溝底部の下方でのドリフト領域20の厚みは30μm〜180μmであって、溝の幅W1に比べて十分広い。このため、溝の幅W1が広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域20で拡散する。これにより、溝間領域直下のコレクタ領域10とドリフト領域20の界面だけでなく、それよりも広い範囲でコレクタ領域10とドリフト領域20の界面が順バイアスとなり、正孔がコレクタ領域10からドリフト領域20に移動する。
コレクタ領域10から移動してきた正孔は溝の底部によってその移動が妨げられ、溝の底部近傍のドリフト領域20内に正孔が蓄積され、伝導度変調が生じる。溝の幅W1が広いほど溝の底部近傍のドリフト領域20内で正孔が蓄積されやすい。このため、溝の幅W1が広く形成された半導体装置1によれば、キャリア蓄積層を配置しなくてもオン電圧を低減することができる。例えば600V品の場合、溝の幅W1が7μm程度の場合に、最も効果的にオン電圧が低減される。一方、従来の半導体装置では、溝の幅W1は、広い場合でも1μm〜2μm程度である。
また、溝と溝との間隔(間隔W2)は、正孔がベース領域30、そしてエミッタ電極90へと移動するための窓口となる部分である。間隔W2が幅W1に比べて十分に狭いので、エミッタ電極90へと移動する正孔の量が減少し、溝の底部付近のドリフト領域20内に正孔が蓄積される。
なお、間隔W2が広いとベース領域30の下方に蓄積されずにベース領域30へと移動する正孔の量が増加するか、またはチップ面積が増大してしまう。したがって、オン電圧を低下させるためには、溝の幅W1が間隔W2よりも大きいことが好ましい。
また、絶縁膜50の側壁と接する領域におけるベース領域30の下部の位置は、絶縁膜50から離間した領域におけるベース領域30の下部の位置よりも浅く形成されている。従って、溝の底からベース領域30の下部までのドリフト領域20の距離が長くなり、溝の底部外側の下方により多くの正孔が蓄積される。
また、溝の幅W1を広くすることにより、半導体装置1の耐圧を向上させることができる。これは、以下の理由による。
半導体装置1をオン状態からオフ状態にすると、ベース領域30とのPN接合界面側からだけでなく、ゲート電極60が形成された溝の底部周辺からもドリフト領域20内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一な場合、又は狭い場合には、耐圧が低下する。溝の幅W1が狭い場合には、電界集中点である溝の底面の両端部が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅W1が広い場合には、溝の底面の端部が離間しているために、端部間の溝の底部の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅W1が広い半導体装置1では、耐圧が向上する。
なお、溝の底面に配置された領域の厚みt1が、溝の側面に配置されてベース領域30に対向する領域の厚みt2よりも厚くなるように、絶縁膜50は形成される。半導体装置1ではゲート電極60が形成される溝の幅W1が広いため、溝の底面側のゲート電極60と半導体領域との間に生じる寄生容量(Cgd)は増加する傾向にある。しかし、溝の底面側の絶縁膜50の膜厚を厚くすることにより、寄生容量(Cgd)を低減することができる。
更に、絶縁膜から離間した領域における前記第3の半導体領域の下部の高さをH2よりも下の溝の側壁にも絶縁膜50を厚く形成し、その厚く形成された絶縁膜50の側面にゲート電極50が形成されると、寄生容量(Cgd)を低減することができる。
絶縁膜50の側面側はゲート絶縁膜として機能するため、絶縁膜50の側面側の膜厚を厚くするのには限界がある。このため、絶縁膜50の側面側の膜厚に比べて絶縁膜50の底面側の膜厚を厚くすることが好ましい。絶縁膜50の溝の底面での厚みt1は例えば300nm程度であり、溝の側面での厚みt2は例えば100nm程度である。
以上に説明したように、本考案の実施形態に係る半導体装置1では、ゲート電極60が形成される溝の幅W1を広く、且つ、溝間の間隔W2を溝の幅W1以下に設定する。このため、半導体装置1によれば、溝底部近傍において正孔が蓄積されやすい。その結果、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
さらに、溝の側面と接する側のベース領域30とドリフト領域20とのPN接合面の位置が、溝と溝との間のベース領域30とドリフト領域20とのPN接合面の位置よりも高いことにより、溝底部近傍において正孔が蓄積されやすい。その結果、更なる高耐圧・低オン電圧が可能であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
このように、本考案はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本考案の技術的範囲は上記の説明から妥当な実用新案登録請求の範囲に係る考案特定事項によってのみ定められるものである。
1…半導体装置
10…コレクタ領域、第1半導体領域
15…バッファ層
20…ドリフト領域、第2半導体領域
25…キャリア蓄積層
30…ベース領域、第3半導体領域
40…エミッタ領域、第4半導体領域
50…絶縁膜
55…溝
60…ゲート電極、制御電極
70…層間絶縁膜
80…コレクタ電極、第1の主電極
90…エミッタ電極、第2の主電極
100…チャネル領域

Claims (3)

  1. 第1導電型の第1半導体領域と、
    前記第1半導体領域上に配置された第2導電型の第2半導体領域と、
    前記第2半導体領域上に配置された第1導電型の第3半導体領域と、
    前記第3半導体領域上に互いに離間して配置された複数の第2導電型の第4半導体領域と、
    前記第3半導体領域を貫通して前記第2半導体領域まで達する溝の内壁上に配置され、前記第3半導体領域の側面に対向する絶縁膜と、
    前記溝の内部において前記絶縁膜上に配置された制御電極と、
    前記第1半導体領域と電気的に接続する第1の主電極と、
    前記第3半導体領域及び前記第4半導体領域と電気的に接続する第2の主電極と
    を備え、
    前記溝の幅は前記溝と前記溝との間隔よりも広く、
    前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間であって前記絶縁膜から離間した前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高いことを特徴とする半導体装置。
  2. 前記溝の底部の位置をH1、
    前記絶縁膜から離間した領域における前記第3の半導体領域の下部の高さをH2、
    前記絶縁膜の側壁と接する領域における前記第3の半導体領域の下部の位置をH3としたとき、
    H1>H2>H3、
    10<H2/(H2−H3)<50
    である請求項1の半導体装置。
  3. 前記第4半導体領域は厚み方向の第1の部分と幅方向の第2の部分を有し、
    前記溝の側面と接する側の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置が、前記溝と前記溝との間の前記第2半導体領域と前記第3半導体領域とのPN接合面の位置よりも高くなる位置から、トレンチの側面までの幅が、
    前記第4半導体領域の第1の部分の幅よりも大きい事を特徴とする請求項1又は2の半導体装置。
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