KR101397784B1 - 절연 게이트형 바이폴라 트랜지스터 - Google Patents

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KR101397784B1
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박재훈
장창수
송인혁
엄기주
서동수
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삼성전기주식회사
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Abstract

본 발명은 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 일 면상에 형성된 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역의 일 면상에 길이 방향으로 연속되도록 형성된 제1 도전형의 제3 반도체 영역; 상기 제3 반도체 영역 사이에서 형성되고, 상기 제2 반도체 영역 내부에 이르며, 길이 방향으로 연속된 복수의 트렌치; 상기 제3 반도체 영역의 일 면상에 형성되는 제2 도전형의 제4 반도체 영역; 상기 트렌치 내부에 형성된 절연막; 상기 절연막 내부에 매립된 게이트 전극; 및 상기 제2 반도체 영역의 내부 중 상기 제3 반도체 영역에 대응하는 위치에 형성되는 베리어 층; 을 포함하는 절연 게이트형 바이폴라 트랜지스터를 제공한다.

Description

절연 게이트형 바이폴라 트랜지스터{INSULATED GATE BIPOLAR TRANSISTOR}
본 발명은 전류밀도가 높고 온-전압이 저감된 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.
최근 전력 변환 장치의 저소비전력화가 추진되고 있다. 따라서 전력 변환 장치 중 중심적인 역할을 수행하는 파워 반도체 디바이스에 의한 저소비전력화에 대한 연구가 활발하다.
특히, 파워 반도체 디바이스 중에서도 절연 게이트형 바이폴라 트랜지스터(이하 'IGBT'라 한다)에 대한 연구가 활발하다. 왜냐하면 상기 IGBT는 전도도 변조 효과(Conductivity modulation effect)에 의해 저(低) 온(ON)-전압을 이룰 수 있고, 게이트(gate)가 전압 구동되어 제어가 용이하기 때문이다.
상기 IGBT의 종류에는 플래너(planar)형 IGBT, 트렌치(trench)형 IGBT 등이 있다. 상기 플래너(planar)형 IGBT는 웨이퍼 표면을 따라서 게이트 전극이 형성되어 있는 구조이다. 상기 트렌치(trench)형 IGBT는 웨이퍼 표면으로부터 수직으로 형성되는 트렌치(trench) 안에 산화막이 개입되고 게이트 전극이 매설된 구조로 형성되어 있다.
상기 트렌치(trench)형 IGBT는 트렌치 내부 양벽에 채널이 형성되므로 플래너(planar)형 IGBT에 비해 채널 밀도가 높아질 수 있다. 따라서 상기 트렌치(trench)형 IGBT는 온(On)-전압이 더욱 낮아질 수 있다.
이러한 종래의 트렌치형 IGBT의 구조는 드리프트층이 되는 n-형의 저농도의 실리콘 기판, 상기 n-형 드리프트층의 일면에 형성되는 n형 필드 스톱층, 상기 필드 스톱층의 일면에 형성되는 불순물량이 제어된 p형의 비교적 고농도의 얇은 콜렉터층을 포함할 수 있다.
복수의 p형 베이스 영역은 상기 n-형 드리프트층의 다른 일면에 형성되며 상기 p형 베이스 영역의 표면에 선택적으로 n＋형 이미터 영역이 형성된다.
트렌치는 n+형 이미터 영역으로부터 p형 베이스 영역을 관통하여 n-형 드리프트층에 이르도록 형성된다. 도전성 다결정 실리콘으로 만들어진 게이트 전극이 게이트 산화막을 사이에 두고 트렌치의 내부에서 형성된다.
트렌치 상부에 피복된 층간 절연막은 이미터 전극과 게이트 전극을 절연시킨다.
상기 층간 절연막의 상부에 형성되는 이미터 전극은, 층간 절연막에 설치되는 개구창을 이용하여, n＋형 이미터 영역과 p형 베이스 영역에 공통으로 도전 접촉하도록 형성되어 있다.
또, p형의 콜렉터층의 이면에는 콜렉터전극이 설치된다.
트렌치형 IGBT를 온-상태로 하기 위해서는, 콜렉터 전극에 인가되는 전압이 이미터 전극에 인가되는 전압보다 높은 상태에서, 게이트 전극에 쓰레스 홀드(threshold) 이상의 전압이 인가되어야 한다.
상기와 같은 전압에 의해 게이트 전극에 전하가 축적됨과 동시에 게이트 산화막을 개입시켜 대치하고 있는 p형 베이스 영역측의 표면에 n형으로 반전 채널이 형성된다.
상기 n채널을 통하여, 전자가 n+형 이미터 영역으로부터 n-형 드리프트층으로 주입된다. 상기 주입된 전자가 콜렉터 접합을 순 바이어스시키고, p형 콜렉터층으로부터 정공이 주입되어, 상기 트렌치형 IGBT의 온 상태에 이른다.
상기 온(ON) 상태에서의 콜렉터 전극과 이미터 전극 간의 전압 강하 값이 온 전압이다.
IGBT를 온 상태에서 오프 상태로 변화시키려면, 게이트 전극의 전압이 쓰레스 홀드(threshold)값 이하가 되어야 한다.
이와 같이 하는 것에 의하여, 게이트 전극에 축적되어 있던 전하는 게이트 저항을 통하여 게이트 구동 회로로 방전된다. 이 때, n형으로 반전되어 있던 채널 영역이 p형으로 전환되어 전자의 통로가 없어지므로, n-형 드리프트층으로의 전자 공급이 없어진다. 이것에 의해 콜렉터 측에서의 정공의 주입도 없어지므로, n-형 드리프트층 내에 축적되어 있던 전자와 정공이 각각 콜렉터 전극 및 이미터 전극으로 배출되거나, 서로 재결합한다. 따라서 전류는 소멸하고, IGBT는 오프 상태가 된다.
이러한 트렌치형 IGBT의 전류밀도를 향상시키고 온-전압을 한층 더 저감시키기 위한 다양한 시도가 있으며, 종래에는 주로 IGBT의 트렌치 간격을 조절하여 IGBT의 성능 향상의 도모가 이루어졌다.
하지만 트렌치 간격을 좁히는 것은 포토(Photo) 공정의 제한으로 인해 한계가 존재한다. 따라서 트렌치 간의 간격을 좁히는 방법 이외의 새로운 방법이 제시될 필요가 있다.
일본공개특허 1994-188423 호
본 발명은 전류밀도가 높고 온-전압이 저감된 절연 게이트형 바이폴라 트랜지스터를 제공하고자 한다.
본 발명의 일 실시형태는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 일 면상에 형성된 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역의 일 면상에 길이 방향으로 연속되도록 형성된 제1 도전형의 제3 반도체 영역; 상기 제3 반도체 영역 사이에서 형성되고, 상기 제2 반도체 영역 내부에 이르며, 길이 방향으로 연속된 복수의 트렌치; 상기 제3 반도체 영역의 일 면상에 형성되는 제2 도전형의 제4 반도체 영역; 상기 트렌치 내부에 형성된 절연막; 상기 절연막 내부에 매립된 게이트 전극; 및 상기 제2 반도체 영역의 내부 중 상기 제3 반도체 영역에 대응하는 위치에 형성되는 베리어 층; 을 포함하는 절연 게이트형 바이폴라 트랜지스터를 제공한다.
상기 베리어 층은 두께방향으로 트렌치 하면으로부터 5μm 떨어진 지점에 대응되는 영역과 제3 반도체 영역 사이에 형성될 수 있다.
상기 베리어 층의 폭은 상기 복수의 트렌치 사이의 폭 방향 간격보다 작을 수 있다.
상기 베리어 층은 상기 베리어 층은 상기 제3 반도체 영역에 대응하는 위치 중 상기 제4 반도체 영역에 대응하는 위치 사이에 형성될 수 있다.
상기 제2 반도체 영역은 상기 제1 반도체 영역에 접하는 제2 도전형의 버퍼층을 더 포함하고, 상기 버퍼층의 불순물 농도가 상기 제2 반도체 영역의 불순물 농도보다 높을 수 있다.
상기 제3 반도체 영역 및 상기 제4 반도체 영역의 표면과 공통으로 오믹(ohmic) 접촉하는 이미터 전극과 상기 제1 반도체 영역의 타 면과 오믹(ohmic) 접촉하는 콜렉터 전극을 더 포함할 수 있다.
상기 트렌치는 길이방향으로 연속된 스트라이프 형상으로 형성될 수 있다.
상기 제4 반도체 영역의 불순물 농도는 상기 제2 반도체 영역의 불순물 농도보다 높을 수 있다.
본 발명의 다른 실시 형태는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 일 면상에 형성된 제2 도전형의 제2 반도체 영역; 상기 제2 반도체 영역의 일 면상에 길이 방향으로 연속되도록 형성된 제1 도전형의 제3 반도체 영역; 상기 제3 반도체 영역 사이에서 형성되고, 상기 제2 반도체 영역 내부에 이르며, 길이 방향으로 연속된 복수의 트렌치; 상기 제3 반도체 영역의 일 면상에 형성되는 제2 도전형의 제4 반도체 영역; 상기 트렌치 내부에 형성된 절연막; 상기 절연막 내부에 매립된 게이트 전극; 및 상기 제2 반도체 영역의 내부 중 상기 복수의 트렌치 사이에 형성되는 베리어 층; 을 포함하는 절연 게이트형 바이폴라 트랜지스터를 제공한다.
본 발명에 따른 절연 게이트형 바이폴라 트랜지스터는 전류밀도가 높고 온-전압이 저감될 수 있다.
도 1은 본 발명의 일 실시예에 따른 절연 게이트형 바이폴라 트랜지스터를 개략적으로 나타내는 사시도이다.
도 2a는 도 1의 v 영역에 대한 확대도이다.
도 2b는 도 1의 v' 영역에 대한 절단 사시도를 확대한 도면이다.
도 3a은 도 1의 A-A' 단면도이다.
도 3b는 도 1의 B-B' 단면도이다.
도 4는 도 1의 평면도이다.
도 5는 본 발명의 일 실시에에 따른 절연 게이트형 바이폴라 트랜지스터를 개략적으로 나타내는 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 절연 게이트형 바이폴라 트랜지스터를 개략적으로 나타내는 사시도이다.
도 2a는 도 1의 v 영역에 대한 확대도이다.
도 2b는 도 1의 v' 영역에 대한 절단 사시도를 확대한 도면이다.
본 발명의 실시예를 명확하게 설명하기 위해 절연 게이트형 바이폴라 트랜지스터의 방향을 정의하면, 도 1에 표시된 y, x 및 z는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 반도체 영역이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 콜렉터 영역으로 사용되는 p형 콜렉터영역(100) 상에 n- 형 드리프트층(200)이 형성될 수 있다.
상기 n- 형 드리프트층(200)의 상부 표면에는 p형 웰 영역(300)이 형성되어 있다.
상기 p형 웰 영역은 상기 n- 형 드리프트층(200)의 일 면상에 길이 방향으로 연속되도록 형성된다. 상기 p형 웰 영역(300)의 상부 표면의 일부에는 n+형 소스 영역(400)이 형성되어 있다.
또, 상기 n+형 소스 영역(400)이 복수 개인 경우, p형 웰 영역(300)의 상부 표면에서 길이 방향으로 소정의 간격을 두고 서로 이격되어 형성될 수 있다.
상기 p형 웰 영역(300)을 두께 방향으로 관통하고, 상기 n- 형 드리프트층(200)의 내부에 이르도록 복수의 트렌치(500)가 형성될 수 있다.
즉, 상기 복수의 p형 웰 영역(300) 사이에서 형성되고, 상기 n- 형 드리프트층(200)의 내부에 이르며, 길이 방향으로 연속된 스트라이프 형상의 복수의 트렌치(500)가 형성될 수 있다.
상기 트렌치(500)의 내벽에는 얇은 게이트 절연막(600)이 형성될 수 있다. 또 게이트 전극(700)이 상기 게이트 절연막(600)에 매립되도록 형성될 수 있다.
상기 n- 형 드리프트층(200)의 내부에는 베리어 층(800)이 형성될 수 있다.
한편, p형 웰 영역(300), n+형 소스 영역(400)의 표면에서 상기 p형 웰 영역(300), 상기 n+형 소스 영역(400)과 공통으로 오믹 접촉하는 에미터 전극이 형성될 수 있다.
또, 상기 p형 콜렉터 영역(100)의 일 면과 오믹 접촉하는 콜렉터 전극이 형성될 수 있다.
한편, 도 1에 도시된 절연 게이트형 바이폴라 트랜지스터의 상부 평면(도 1, plane)을 IGBT 상부 평면으로 정의하기로 한다.
한편, 여기서 사용되는 콜렉터 영역(100), 드리프트층(200), 웰 영역(300), 소스 영역(400)은 각각 제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역, 제4 반도체 영역이라고 정의될 수 있다.
또, 여기서 사용되는 p형, n형은 각각 제1 도전형, 제2 도전형이라고 정의될 수 있다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이와 같은 절연 게이트형 바이폴라 트랜지스터(IGBT)에 있어서, 채널 영역은 p형 웰 영역(300) 내의 트렌치(500) 측벽 부분에 형성된다. 즉, 게이트 전극(700)에 Threshold 전압 이상의 전압이 가해지면 p형 웰 영역(300) 내의 트렌치(500) 측벽 부분의 도전형이 반전(inversion)되어 채널이 형성되고, 이 채널을 통하여 전자 전류가 n+형 소스 영역(400)으로부터 n-형 드리프트층(200)으로 흐른다.
상기 전자 전류는 p형 웰 영역(300), n-형 드리프트층(200) 및 p형 콜렉터 영역(100)에 의해 형성되는 트랜지스터의 베이스 전류로서 작용하고, 이에 대응해서 정공 전류가 p형 콜렉터 영역(100)으로부터 n-형 드리프트층(200) 및 p형 웰 영역(300)을 통과하여 이미터 전극으로 흘러들어간다.
상기 베리어 층(800)에 의해 p형 콜렉터 영역(100)에서 주입되는 정공이 느끼는 포텐셜 베리어가 형성되고, 베리어 층(800) 주변에 정공 축적도를 향상시켜 컨덕티비티 모듈레이션(conductivity modulation)효과가 증대된다.
도 3a 및 도 3b는 각각 도 1의 A-A' 단면도, 도 1의 B-B' 단면도이고, 도 4는 도 1의 평면도이다.
도 3a, 도 3b 및 도 4에 나타난 바와 같이 상기 베리어 층(800)은 길이 방향으로 연속되도록 형성되지 않고, 상부에 n+형 소스 영역(400)이 형성되지 않은 p형 웰 영역(300)의 아래에 형성될 수 있다. 즉, n+형 소스 영역(400)은 전자 전류 이송을 위한 채널 영역이므로 베리어 층(800)이 전자 전류의 이송 경로를 방해하지 않도록, 길이 방향으로 상부에 n+형 소스 영역(400)이 형성된 p형 웰 영역(300)에 대응되는 위치에는 베리어 층(800)이 형성되지 않는다.
다시 말해, 상부 평면에서 n+형 소스 영역(400)이 형성된 평면의 위치에는 베리어 층(800)이 존재하지 않는다.
상기 베리어 층(800)은 n- 형 드리프트층(200) 내부 중 폭 방향으로 상기 p형 웰 영역(300)에 대응하는 위치에 형성된다. 즉, 폭 방향으로 인접한 복수의 트렌치(500) 사이에 위치하게 된다.
또한 베리어 층(800)의 하부에 형성된 정공이 베리어 층(800)에 의해 에미터 전극으로 빠져 나가지 못하는 경우, IGBT의 기생 pnpn 구조에 의한 래치업(latch-up) 동작으로 IGBT가 손상될 수 있다. 따라서, 베리어 층(800) 하부에 형성된 정공 축적 영역으로 부터 일부 정공은 에미터 전극으로 빠져나갈 수 있도록 베리어 층(800)의 폭을 인접한 복수의 트렌치(500) 사이의 폭 방향 간격보다 작게 형성될 수 있다.
나아가 트렌치(500) 측벽 부분에 채널이 형성되고, 이 채널을 통하여 전자 전류가 n+형 소스 영역(400)으로부터 n-형 드리프트층(200)으로 흐르므로, 전자 전류 흐름를 방해하지 않기 위해서 베리어 층(800)의 폭은 트렌치(500) 사이의 폭 방향 간격보다 작게 형성되는 것이 바람직하다.
또한 상기 베리어 층(800)은 두께 방향으로 상기 트렌치(500) 하면으로부터 5μm 떨어진 지점에 대응되는 영역과 p형 웰 영역(300) 사이에 위치할 수 있다. 다시 말해, p형 웰 영역(300)과 n- 형 드리프트층(200)층의 경계로 부터, 트렌치(500) 하면에서 5μm 이내(H1)의 두께 범위(H2)에 위치할 수 있다.
베리어 층(800)이 트렌치(500)보다 너무 아래에 위치하면 트렌치(500) 하부에서 발생하기 시작하는 전자 전류의 퍼짐(spreading)을 방해할 수 있기 때문이다. 즉, 베리어 층(800)이 트렌치(500) 하면에서 5μm 이상 떨어진 두께에 위치하는 경우 전자 전류 퍼짐(spreading) 현상에서 추가 저항 성분으로 해석되어 소자 전반의 전압을 떨어트리게 된다.
상기 베리어 층(800)은 n- 형 드리프트층(200)에 산소 이온을 수입하여 n- 형 드리프트층(200)을 산화시키는 방법으로 형성할 수 있다.
또, 상기 n-형 드리프트층(200) 및 상기 p형 콜렉터 영역(100) 사이에 n형의 버퍼층이 추가로 형성될 수 있다.
상기 버퍼층은 필드 스톱(Field Stop) 기능을 제공할 수 있다. 따라서 본 실시예에 의한 IGBT는 버퍼층이 없는 경우에 비하여 같은 내압 조건에서 n-형 드리프트층(200)이 얇게 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 베리어 층(800)은 도 5에 도시된 바와 같이 인접한 트렌치(500) 사이에 형성될 수 있다.
본 발명이 제공하는 절연 게이트형 바이폴라 트랜지스터는 n-형 드리프트층(200) 내부의 베리어 층(800)으로 인해 컨덕티비티 모듈레이션(conductivity modulation) 현상을 증대시켜 IGBT의 전류 밀도를 향상시키고 온-전압이 더욱 저감될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : p형 콜렉터 영역
200 : n-형 드리프트층
300 : p형 웰 영역
400 : n+형 소스 영역
500 : 트렌치
600 : 게이트 절연막
700 : 게이트 전극
800 : 베리어 층

Claims (10)

  1. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역의 일 면상에 형성된 제2 도전형의 제2 반도체 영역;
    상기 제2 반도체 영역의 일 면상에 길이 방향으로 연속되도록 형성된 제1 도전형의 제3 반도체 영역;
    상기 제3 반도체 영역 사이에서 형성되고, 상기 제2 반도체 영역 내부에 이르며, 길이 방향으로 연속된 복수의 트렌치;
    상기 제3 반도체 영역의 일 면상에 형성되는 제2 도전형의 제4 반도체 영역;
    상기 트렌치 내부에 형성된 절연막;
    상기 절연막 내부에 매립된 게이트 전극; 및
    상기 제2 반도체 영역의 내부 중 상기 제3 반도체 영역에 대응하는 위치에 형성되는 베리어 층;
    을 포함하고, 상기 베리어 층은 상기 제3 반도체 영역에 대응하는 위치 중 상기 제4 반도체 영역에 대응하는 위치 사이에 형성되는 절연 게이트형 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 베리어 층은 두께방향으로 트렌치 하면으로부터 5μm 떨어진 지점에 대응되는 영역과 제3 반도체 영역 사이에 형성되는 절연 게이트형 바이폴라 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 베리어 층의 폭은 상기 복수의 트렌치 사이의 폭 방향 간격보다 작은 절연 게이트형 바이폴라 트랜지스터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 반도체 영역은 상기 제1 반도체 영역에 접하는 제2 도전형의 버퍼층을 더 포함하고,
    상기 버퍼층의 불순물 농도가 상기 제2 반도체 영역의 불순물 농도보다 높은 절연 게이트형 바이폴라 트랜지스터.
  6. 제1항에 있어서,
    상기 제3 반도체 영역 및 상기 제4 반도체 영역의 표면과 공통으로 오믹(ohmic) 접촉하는 이미터 전극을 더 포함하는 절연 게이트형 바이폴라 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 반도체 영역의 타 면과 오믹(ohmic) 접촉하는 콜렉터 전극을 더 포함하는 절연 게이트형 바이폴라 트랜지스터.
  8. 제1항에 있어서,
    상기 제4 반도체 영역의 불순물 농도가 상기 제2 반도체 영역의 불순물 농도보다 높은 절연 게이트형 바이폴라 트랜지스터.
  9. 제1항에 있어서,
    상기 트렌치는 길이방향으로 연속된 스트라이프 형상으로 형성된 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  10. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역의 일 면상에 형성된 제2 도전형의 제2 반도체 영역;
    상기 제2 반도체 영역의 일 면상에 길이 방향으로 연속되도록 형성된 제1 도전형의 제3 반도체 영역;
    상기 제3 반도체 영역 사이에서 형성되고, 상기 제2 반도체 영역 내부에 이르며, 길이 방향으로 연속된 복수의 트렌치;
    상기 제3 반도체 영역의 일 면상에 형성되는 제2 도전형의 제4 반도체 영역;
    상기 트렌치 내부에 형성된 절연막;
    상기 절연막 내부에 매립된 게이트 전극; 및
    상기 제2 반도체 영역의 내부 중 상기 복수의 트렌치 사이에 형성되는 베리어 층;
    을 포함하고, 상기 베리어 층은 상기 제3 반도체 영역에 대응하는 위치 중 상기 제4 반도체 영역에 대응하는 위치 사이에 형성되는 절연 게이트형 바이폴라 트랜지스터.
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