JP5787853B2 - 電力用半導体装置 - Google Patents

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Description

本発明の実施の形態は、電力用半導体装置に関する。

インバータなどの電力変換装置では、FWD(Free Wheeling Diode)と呼ばれるダイオード及びIGBT(Insulated Gate Bipolar Transistor)が電力用半導体素子として組み合わされて用いられる。FWDは、p形半導体層からなるアノード層、高抵抗半導体層(以下、活性層)、及びn形半導体層からなるカソード層で構成される。IGBTがオフとなったときに、インダクタンスを有する負荷を流れていた電流が、環流となってFWDを流れる。FWDは、順方向電圧が低いこととスイッチング時間が短いことが求められる。スイッチング時間を低減するためには、FWDの逆回復特性を向上させる必要がある。このためには、FWDの活性層中のキャリア濃度を低減して逆回復時の電荷量を減らす必要がある。その一つの手段として、FWD中のキャリアが蓄積される活性層に、キャリアのライフタイムを短くするライフタイムコントロール領域が設けられる。ライフタイムコントロール領域は、電子線照射、プロトン照射、ヘリウム照射、または重金属拡散などにより、活性層中に欠陥が発生した領域である。この欠陥の密度が高いほど、キャリアのライフタイムは短くなる。キャリアのライフタイムが短くなったことにより、FWDの活性層中のキャリア濃度が低減され、FWDの逆回復動作時の逆回復電荷量が低減されるので、逆回復特性が向上する。

しかしながら、ライフタイムコントロール層は欠陥を多く含むため、FWDの逆方向リーク電流が欠陥により増大するという不利益がある。また、FWDをIGBTと同一のチップ内に形成することによって、インバータのパッケージの小型化とコスト低減化が求められる。この場合、FWD領域と共にIGBT領域にライフタイムコントロール領域が形成されてしまうと、IGBT領域の閾値及びオン電圧が増大してしまうという不利益がある。以上より、FWDの逆回復特性を向上するために、ライフタイム制御に替わる手段が望まれる。その一つの手段として、アノード層p形領域の不純物総量を低減することによって、FWDの活性層への正孔の低注入化がある。アノード領域のキャリア濃度の低減に伴って、FWDの活性層中のキャリア濃度がライフタイム制御を用いた場合と同様に低減され、FWDの逆回復特性を向上することができる。しかしながら、アノード層p形領域の不純物総量が下がりすぎると、逆バイアス時に空乏層がアノード層側に容易に広がるようになってしまう。空乏層がアノード層側に広がってアノード電極に達してしまうと、アノード層とアノード電極との界面における界面準位を介したリーク電流によりFWDが破壊されてしまう。また、リーク電流による破壊が発生しなくても、アノード層とカソード層とのp−n接合における局所的なアバランシェ降伏が発生して電流集中を引き起こすため、アバランシェ耐量が低く、FWDが破壊されやすくい。破壊耐量が高い、低注入型のFWDが提供されることが望まれる。

特開2010−225816号公報

破壊耐量が高い電力用半導体装置の提供。

実施形態に係る電力用半導体装置は、第1領域を有する第1導電形の第1の半導体層と、前記第1領域において、前記第1の半導体層上に設けられ、前記第1の半導体層とは反対側の表面における単位面積あたりの第2導電形の不純物の総量が2×10 12 /cm 以下である第2導電形の第2の半導体層と、前記第1の半導体層及び前記第2の半導体層と絶縁膜を介して対面し、隣り合う前記絶縁膜間の距離が2μm以下である一対の導電体と、前記第2の半導体層に選択的に設けられ、前記第2の半導体層よりも高い第2導電形の不純物の濃度を有する第2導電形の第3の半導体層と、前記第1領域に設けられ、前記第1の半導体層に接続され、前記第1の半導体層よりも高い第1導電形の不純物の濃度を有する第1導電形の第4の半導体層と、前記一対の導電体上に層間絶縁膜を介して設けられ、前記第2の半導体層及び前記第3の半導体層と電気的に接合され、且つ前記一対の導電体と電気的に接続された第1の電極と、前記第4の半導体層に電気的に接続された第2の電極と、を備える。

第1の実施形態に係る電力用半導体装置の要部模式断面図。 第1の実施形態に係る電力用半導体装置及び比較例に係る電力用半導体装置のキャリア濃度分布を示すグラフ。 第1の実施形態に係る電力用半導体装置の等電位線の分布を示す要部模式断面図。 第1の実施形態に係る電力用半導体装置における静耐圧とpベース層中の不純物総量との関係を示すグラフ。 第2の実施形態に係る電力用半導体装置の要部模式断面図。 比較例に係る電力用半導体装置の要部模式断面図。 第3の実施形態に係る電力用半導体装置の要部模式断面図。 第3の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。 第3の実施形態に係る電力用半導体装置の別の製造工程の一部を示す要部模式断面図。 第4の実施形態に係る電力用半導体装置の要部模式断面図。 第5の実施形態に係る電力用半導体装置の要部模式断面図。 第6の実施形態に係る電力用半導体装置の要部模式断面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第1導電形をn形で、第2導電形をp形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、SiCやGaNなどの化合物半導体にも適用可能である。絶縁膜としては、シリコン酸化膜を一例に説明するが、シリコン窒化膜、シリコン酸窒化膜、アルミナなどの他の絶縁体を用いることも可能である。n形の導電形をn、n、nで表記した場合は、この順にn形不純物濃度が低くなるものとする。p形においても同様に、p、p、pの順にp形不純物濃度が低くなるものとする。

(第1の実施形態)
図1〜図4を用いて、本発明の第1の実施形態に係る電力用半導体装置を説明する。図1は、第1の実施形態に係る電力用半導体装置の要部模式断面図である。図2は、第1の実施形態に係る電力用半導体装置及び比較例に係る電力用半導体装置の活性層中のキャリア濃度分布を示すグラフである。図3(a)及び(b)は、第1の実施形態に係る電力用半導体装置の等電位線の分布を示す要部模式断面図である。図4は、第1の実施形態に係る電力用半導体装置における、静耐圧とpベース層中の不純物総量との関係を示すグラフである。

図1に要部断面図を示したように、本実施形態に係る電力用半導体装置は、低注入型のPINダイオードである。本実施形態に係る電力用半導体装置は、n形の活性層1と、p形のアノード層2と、一対の導電体6と、p形のコンタクト3層と、n形のバッファ層7と、n形のカソード層8と、カソード電極9と、アノード電極10と、を備える。

形の活性層1は、高抵抗の半導体層により構成され、上面である第1の表面と下面である第2の表面とを有する。n形活性層1の厚さは、PINダイオードに要求される耐圧により決定される。n形活性層1の厚さは、例えば、耐圧が1200V程度になるように100〜200μmに設定される。半導体層は、例えばシリコンである(以下同様)。

p形のアノード層2は、n形活性層1の第1の表面に設けられる。p形アノード層2は、CVD(Chemical Vapor Deposition)等によりn形活性層の第1の表面上に成膜されたp形半導体層を用いることもできるが、本実施形態では、n形活性層1の第1の表面にp形不純物のイオン注入、拡散により形成された拡散層である。すなわち、p形アノード層2は、n形活性層の第1の表面からn形活性層1中に伸び、第1の表面側でn形活性層1上に形成される。

複数のトレンチ4が、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2を通り抜けn形活性層1中に延伸するように設けられる。複数のトレンチ4の側壁−側壁間隔A(隣り合うトレンチの側壁間の間隔)は、例えば2μmである。複数のトレンチの深さBは、例えば4〜7μmである。一対のトレンチ4は、p形アノード層2を挟む。

絶縁膜5は、複数のトレンチ4の内面(側面及び底面)を覆うように設けられる。複数の導電体6は、絶縁膜5を介して複数のトレンチ内に埋め込まれる。すなわち、複数の導電体6は、絶縁膜5を介して、n形活性層1及びp形アノード層2上に設けられる。絶縁膜5は、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどを用いることも可能である。また、導電体6は、導電性の材料であればよく、例えば、導電性のポリシリコンである。

形コンタクト層3は、各一対のトレンチの間においてp形アノード層のn形活性層1とは反対側の表面に設けられる。p形コンタクト層3は、例えば、p形不純物を拡散させて形成された拡散層である。p形コンタクト層3は、例えば、p形アノード層の表面に凹みを形成してその中にCVDによりp形半導体層を形成後、p形半導体層を平坦化することによっても形成可能である。

n形バッファ層7は、n形活性層1の第2の表面上に設けられ、n形活性層1の第2の表面と電気的に接続される。n形バッファ層7は、n形不純物を拡散させた拡散層でもよいし、OSL(One Side Lap)基板やエピタキシャル基板のn形不純物濃度の濃い領域を利用してもよい。n形カソード層8は、n形バッファ層7のn形活性層1とは反対側に設けられ、n形バッファ層7と電気的に接続される。n形カソード層8も、n形バッファ層7と同様に、n形不純物を拡散させた拡散層でもよいし、OSL基板やエピタキシャル基板のn形不純物濃度の濃い領域を利用してもよい。n形バッファ層のn形不純物の濃度は、n形活性層1のn形不純物の濃度より高い。また、n形カソード層8のn形不純物の濃度は、n形バッファ層7のn形不純物の濃度よりも高い。

上記一対のトレンチ4内に設けられた一対の導電体によって挟まれた構造をユニットセルとして、n形活性層1の第1の表面側に複数設けられることによって、ダイオード領域(第1領域)が構成される。

カソード電極9は、n形カソード層8に電気的に接続される。アノード電極10は、層間絶縁膜30を介して複数の導電体6上に設けられ、p形アノード層2のn形活性層1とは反対側の表面及びp形コンタクト層3のn形活性層1とは反対側の表面と電気的に接合され、複数の導電体6と電気的に接続される。また、ここで導電体6のアノード電極10と接する面における層間絶縁膜30を削除して、直接導電体6とアノード電極10とを電気的に接続させてもよい。カソード電極9及びアノード電極10は、例えば、アルミニウムまたは銅が用いられる。

以上本実施形態に係る電力用半導体装置は、上記のようにダイオード領域が構成されたPINダイオードである。しかしながら、後述の実施例のように、ダイオード領域(第1領域)と、その他のIGBTやMOSFETが構成される領域(第2領域)と、により構成されていてもよい。

次に本実施形態に係るPINダイオードの動作について説明する。図2は、PINダイオードがオン状態の時の、本実施形態に係るPINダイオードのn形活性層1中でのキャリア濃度プロファイル及び比較例のPINダイオードのn形活性層中でのキャリア濃度プロファイルを示す。なお、n形活性層中では電荷中性条件のため、電子と正孔の濃度は同一となるため、それぞれの濃度プロファイルは重ねて1つに示される。

本実施形態に係るPINダイオードは、p形アノード層のp形不純物の濃度(もしくは不純物総量、以下記載同じ)を低く設定することにより、n形活性層1への正孔の注入を低下させている。この結果、n形活性層1中のp形アノード層2側ではキャリア濃度が低減される。これは、p形アノード層2からの正孔の注入が抑制されるためである。これに対して、n形活性層1中のn形カソード層8側に向かうに従って、キャリア濃度が上昇していく。これは、n形カソード層8から電子が注入されるためである。

これに対して、詳細な構造の図示は省略するが、比較例のPINダイオードでは、複数のトレンチ4及びトレンチ内に設けられた複数の導電体6が無いこと、p形アノード層のp形不純物の濃度(もしくは不純物量)が高いこと、及びn形半導体層中にキャリアライフタイムを短くするライフタイムコントロール領域が設けられていること、を除いて同じ構造である。

比較例のPINダイオードでは、p形アノード層のp形不純物の濃度は、n形カソード層のn形不純物濃度と同程度に高く、n形活性層中でのキャリア濃度は、ライフタイム制御を施しているためn形活性層の中央付近で低く、p形アノード層側及びn形カソード層側に向かうにつれて高くなる。これは、n形カソード層8からn形活性層へ電子が多く注入されるのと同様に、p形アノード層2からn形活性層へ正孔が多く注入されるためである。このままでは、n形活性層中のキャリア濃度が過剰となり、逆回復特性を劣化させるため、比較例のPINダイオードでは、n形活性層中にヘリウム原子をイオン注入するなどの上述した方法によりライフタイムコントロール領域を形成している。この結果n形活性層中でのキャリアのライフタイムが短くなって、n形活性層中での過剰キャリアが減少し、逆回復特性が向上する。

しかしながら、比較例のPINダイオードでは、n形活性層中にライフタイムコントロール領域が形成された際に、多量の結晶欠陥が発生する。この結晶欠陥により、比較例のPINダイオードでは、逆方向電圧印加時に逆方向電流が増大してしまう。

これに対して、本実施形態に係るPINダイオードは、上述のようにp形アノード層2のp形不純物の濃度を低くした低注入形PINダイオードである。このため、n形活性層1中にライフタイムコントロール領域を設けなくても、図2に示したように、n形活性層1中のp形アノード層2側でキャリア濃度が低減されて、n形活性層1中の電荷量(n形活性層全体でのキャリア濃度の積分値)が、比較例のn形活性層中での電荷量とほぼ同等になっている。従って、本実施形態に係るPINダイオードは、比較例のPINダイオードと同様に良好な逆回復特性を有する。さらに、本実施形態に係るPINダイオードは、ライフタイムコントロール領域をn形活性層1中に有していないので、n形活性層1中の結晶欠陥が少なく、逆バイアス時のリーク電流が比較例のPINダイオードと比べて低減される。

しかしながら、p形アノード層2のp形不純物濃度を低くすると、逆バイアス時に、p形アノード層2とn形活性層とのp−n接合からp形アノード層2側に向かって空乏層が広がりやすくなる。空乏層がアノード電極10に達すると、アノード電極10とp形アノード層2との界面で破壊が生じる。このため、p形アノード層2のp形不純物濃度を低くすると、PINダイオードが破壊されやすくなる。

本実施形態に係るPINダイオードでは、p形アノード層2を水平方向に挟むように複数のトレンチ4が形成され、このトレンチ4のなかに絶縁膜5を介して複数の導電体6が設けられる。導電体6は、アノード電極10と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がPINダイオードに印加されると、トレンチ4の内面に形成された絶縁膜5とn形活性層1との界面からn形活性層1に向かって空乏層が伸びる。

隣り合うトレンチ4の間隔が十分に狭いと、逆バイアスの電圧が低い状態で、隣り合うトレンチから伸びてきた空乏層が繋がり、p形アノード層2の下部で隣り合うトレンチ4に挟まれたn形活性層の部分が全て空乏化する。さらに逆バイアスの電圧を上げても、p形アノード層2とn形活性層1とのp−n接合には電圧がほとんど印加されず、電圧のほとんどは、トレンチ4の底部とカソード電極9との間に印加される。このため、空乏層はn形活性層1中をn形カソード層8に向かって伸びやすく、p形アノード層2中をアノード電極10側に向かって伸びにくくなる。

図3に、隣り合うトレンチ4の側壁−側壁間隔が(a)2μmの場合と(b)4μmの場合の、逆バイアス時にPINダイオードの空乏層がn形活性層中に広がる様子のシミュレーション結果を示す。図3(a)及び図3(b)は、隣り合うトレンチ4がp形アノード層2及びn形活性層1を挟むことによって構成されるユニットセルの断面の半分を示す。断面図の左端は、ユニットセルのトレンチの中央であり、断面図の右端は、ユニットセルの隣り合うトレンチ間の中央である。断面中の曲線は、等電位線を示す。トレンチ4周辺のn形活性層1中に広がる等電位線の分布の様子が分かればよいので、n形活性層1の下側の部分は図示を省略した。図3(a)及び図3(b)のシミュレーションに用いたPINダイオードのモデルは、隣り合うトレンチの間隔以外は、全て同一構造である。このモデルでは、1200V耐圧系の素子を例にとり、n形活性層の厚さは100〜200μm、n形活性層のn形不純物の濃度は2×1013〜1×1014/cm、p形アノード層の厚さは0.5〜3.0μm、p形アノード層のp形不純物の表面濃度は2×1013〜2×1018/cm、トレンチの深さは3〜7μm、トレンチの幅は0.2〜3.0μmとした。等電位線の分布は、エミッタ・コレクタ間電圧を5Vとしたシミュレーション結果である。

図3(b)に示したように、トレンチ側壁−側壁間隔が4μmの場合は、等電位線のほとんどは、トレンチ4の底部から側壁に沿ってn形活性層中を伸びており、等電位線の密度はn形活性層1中のトレンチ4の底部及び側壁の周辺で高い。このため、印加電圧のほとんどがトレンチ4の絶縁膜5とn形活性層1中の界面及びp形アノード層2とn形活性層中の界面に印加されている。従って、さらにエミッタ・コレクタ間の電圧を上げていくと、空乏層がp形アノード層2中をアノード電極10に向かって伸びる。このため、PINダイオードが破壊されやすい。

これに対して、図3(a)に示したように、トレンチ側壁−側壁間隔が2μmの場合は、等電位線は、隣り合うトレンチ4の一方のトレンチ4の側壁から他方のトレンチ4の側壁へと伸びていき、隣り合うトレンチ4の間で空乏層が繋がる。この結果、トレンチ側壁−側壁間隔が4μmの場合に比べて、等電位線の密度は、n形活性層1中のトレンチの底部及び側壁の周辺で低くなり、トレンチ4の底部からカソード電極に向かって等電位線の間隔が広がっている。すなわち、エミッタ・コレクタ間の電圧のほとんどは、トレンチ4の底部とカソード電極との間に印加されるようになり、空乏層がトレンチ4の底部からカソード層8側に向かって広がる。この結果、空乏層はp形アノード層2中をアノード電極10に向かって広がりにくくなるため、p形アノード層2のp形不純物の濃度を低くしてもPINダイオードの破壊が抑制される。

以上示したように、トレンチ側壁−側壁間隔が2μm以下であれば、本実施形態に係るPINダイオードでは、隣り合うトレンチ間で、p形アノード層2中をアノード電極10に向かって空乏層が伸びることが抑制されるので、p形アノード層2とアノード電極10との界面での破壊が抑制される。

また、本実施形態とは異なり、p形アノード層2を挟むように複数のトレンチが形成されていないPINダイオードでは、p形アノード層2のp形不純物の濃度(もしくは不純物総量)が低すぎると、p形アノード層2中の空乏層はアノード電極10に達してしまう。p形アノード層2のn形活性層1とは反対側の表面からみた単位表面積あたりのp形不純物の総量(以下単位面積あたりのp形不純物の総量)が、2×1012/cm以下となると、p形アノード層2中の空乏層がアノード電極10に到達してしまう。p形アノード層2がイオン注入及びその後の熱処理により形成された拡散層の場合は、イオン注入の際のドーズ量が2×1012/cm以下となると、p形アノード層2中の空乏層がアノード電極10に到達してしまう。

しかしながら、単位面積あたりの不純物の総量が、上記値でも直ぐにアノード電極10とp形アノード層2との界面で破壊が生じるものではなく、さらに、単位面積あたりのp形不純物の総量が1×1012/cm以下となると、ほとんどのPINダイオードのアノード電極10とp形アノード層2との界面で破壊が生じる。

本実施形態に係るPINダイオードでは、単位面積あたりのp形不純物の総量が上記値を有するまでp形アノード層2のp形不純物の濃度が低くなっても、p形アノード層2中の空乏層はアノード電極10にほとんど到達しない。従って、本実施形態に係るPINダイオードでは、p形アノード層2の単位面積あたりのp形不純物の総量が2×1012/cm以下となると効果を発揮し、より好ましくは、単位面積あたりのp形不純物の総量が1×1012/cm以下となるとさらに効果を発揮する。

本実施形態に係るPINダイオードでは、p形アノード層2のn形活性層1とは反対側の表面にp形コンタクト層3が選択的に設けられる。p形コンタクト層3は、アノード電極10とp形アノード層2とをオーミック接触させるために設けられる。p形コンタクト層3のp形不純物の濃度は、p形アノード層2のp形不純物の濃度より遙かに高く、アノード電極10として採用するメタルの材料によっても異なるが、例えば、1×1018/cm以上、好ましくは、2×1018/cm以上が望ましい。これにより、PINダイオードのオン抵抗が低減される。

しかしながら、p形コンタクト層3が隣り合うトレンチ4に挟まれたp形アノード層2のn形活性層1とは反対側の表面全体に設けられると、n形活性層1への正孔の注入量が高くなってしまう。この結果、p形アノード層2のp形不純物の濃度が低いことによる低注入の効果が全て失われてしまい、PINダイオードの逆回復特性が劣化する。

従って、p形アノード層2のn形活性層1とは反対側の表面にp形コンタクト層3が選択的に設けられることによって、p形アノード層2のp形不純物濃度が低いことによる低注入効果と、p形コンタクト層3による動作電圧低減の効果とが同時に得られる。

また、本実施形態に係るPINダイオードでは、トレンチの深さを3〜7μmとしたが、トレンチ4の側壁−側壁間隔をAとし、トレンチ4の深さをBとした場合に、A/B≦0.5を充たしていればよい。この条件のもとであれば、隣り合うトレンチ4の間でp形アノード層2下部のn形活性層が空乏化するので、p形アノード層2中の空乏層がアノード電極10へ到達することが抑制される。

これまでトレンチ側壁−側壁間隔が、2umと4umとを例に取り説明してきた。次に、p形アノード層の不純物総量を横軸に取り、静耐圧を縦軸にとってその関係を簡略化したグラフを図4に示す。静耐圧とは、エミッタ・コレクタ間に逆バイアスが印加された場合の降伏電圧である。トレンチ側壁−側壁間隔が4umではエミッタ・コレクタ間の電圧を上げていくと、空乏層がp形アノード層2中をアノード電極10に向かって伸びる。このため、通常、単位面積あたりのp形不純物の総量が1×1012/cm以下となると、PINダイオードが破壊されやすい。

一方、トレンチ側壁−側壁間隔が2umではエミッタ・コレクタ間の電圧を上げていくと、隣り合うトレンチ4の間で空乏層が繋がる。つまりp形アノード層2の不純物総量が下がっても、p形アノード層2は空乏化することはなく、静耐圧が維持されるのである。

よって図4のようにトレンチ側壁−側壁間隔が4umの場合は、p形不純物の総量が1×1012/cm以下となると静耐圧の低下がみられるが、トレンチ側壁−側壁間隔が2umではp形不純物の総量が1×1012/cm以下になっても、p形アノード層2は空乏化することはなく、静耐圧は維持される。

この関係を今度はトレンチの深さをB、トレンチ4の側壁−側壁間隔をAとし、A/Bの値として考察すると、たとえば、5×1011/cmの場合、A/B≦0.5の範囲では、エミッタ・コレクタ間の電圧を上げていくと、隣り合うトレンチ4の間で空乏層が繋がり、p形アノード層の不純物総量が下がっても、p形アノード層2は空乏化することはなく、静耐圧が維持される。一方、A/B>0.5の範囲では、エミッタ・コレクタ間の電圧を上げていくと、空乏層がp形アノード層2中をアノード電極10に向かって伸びる。つまりp形不純物の総量が1×1012/cm以下である、たとえば5×1011/cmの場合ではA/B≦0.5の範囲で静耐圧が維持される適切な構造が得られる。

以上、本実施形態に係るPINダイオードでは、p形アノード層2を挟むように複数のトレンチ4が形成され、このトレンチ4の中に絶縁膜5を介して複数の導電体6が設けられる。導電体6は、アノード電極10と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がPINダイオードに印加されると、トレンチ4の内面に形成された絶縁膜5とn形活性層1との界面からn形活性層1に向かって空乏層が伸びて、隣り合うトレンチ4から伸びてきた空乏層がつながる。これにより、p形アノード層2の下部で隣り合うトレンチ4に挟まれたn形活性層の部分が空乏層で繋がる。空乏層はn形活性層1中をn形カソード層8に向かって伸びやすくなり、p形アノード層2中をアノード電極10側に向かって伸びにくくなる。この結果、p形アノード層2中の空乏層がアノード電極に到達することが抑制されるので、p形アノード層2のp形不純物の濃度を低減して低注入型の高破壊耐量を有するPINダイオードを提供することができる。

(第2の実施形態)
第2の実施形態に係る電力用半導体装置を図5及び図6を用いて説明する。図5は第2の実施形態に係る電力用半導体装置の要部模式断面図である。図6は、比較例に係る電力用半導体装置の要部模式断面図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第1の実施形態との相異点について主に説明する。

図5に示したように、本実施形態に係る電力用半導体装置はFWDのユニットセルが複数形成されたFWD領域と、IGBTのユニットセルが複数形成されたIGBT領域とを有する。FWD領域に形成されたFWDは、第1の実施形態に係るPINダイオードである。すなわち、本実施形態に係る電力用半導体装置は、第1の実施形態に係るPINダイオードをFWD領域に有する。本実施形態に係る電力用半導体装置は、さらにIGBT領域を有する点で、第1の実施形態と相異する。

本実施形態に係る電力用半導体装置において、n形活性層1は、上面である第1の表面または下面である第2の表面と平行な面内(水平面内)において、FWD領域(第1領域)とこれに隣接するIGBT領域(第2領域)とを有する。FWD領域の構造は第1の実施形態のとおりなので、IGBT領域の構造に関して説明する。

IGBT領域において、p形ベース層12が、n形活性層1の第1の表面側で、n形活性層1上に設けられ、FWD領域のp形アノード層2よりも高いp形不純物の濃度(及び不純物総量、以下記載同じ)を有する。言い換えると、p形ベース層12が、n形活性層の第1の表面側に設けられ、FWD領域のp形アノード層2よりも高いp形不純物の濃度を有する。p形ベース層12は、p形アノード層2同様に、p形不純物を拡散させた拡散層であるが、n形活性層1の表面に設けた凹みの中にCVDにより埋め込まれた後に平坦化されたp形半導体層でもよい。

形のエミッタ層11が、p形ベース層12のn形活性層とは反対側の表面に設けられ、n形活性層1よりも高いn形の不純物の濃度を有する。n形エミッタ層11は、n形不純物を拡散させた拡散層であるが、p形ベース層12の表面に形成された凹みの中にCVDにより埋め込まれた後に平坦化されたn形半導体層でもよい。

複数のトレンチ4aが、n形エミッタ層11のn形活性層1とは反対側の表面からp形ベース層12を通り抜けてn形活性層1中に達するように設けられる。ゲート絶縁膜5aが、トレンチ4aの内面(側面及び底面)上を覆うように設けられる。ゲート絶縁膜5aは、絶縁膜5と同様に、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンでもよい。

なお、上記p形ベース層12は、FWD領域のp形アノード層2と同じ深さに設けられてもよいし、浅く設けられてもよく、または深く設けられてもよい。IGBTとFWDの特性に応じて設定され、特に所望の閾値となるように濃度プロファイルが設定される。また、上記IGBT領域の複数のトレンチ4aの深さは、FWD領域の複数のトレンチ4の深さと同じでもよく、違っていてもよい。両者の深さが同じ場合は、FWD領域のトレンチ4とIGBT領域のトレンチ4aを一体的に形成できるため、製造効率が高くなる。

ゲート電極6aが、ゲート絶縁膜5aを介してトレンチ4a内に設けられる。ゲート電極6aは、導電体6と同様に導電性材料であればよく、例えば導電性のポリシリコンである。ゲート電極6aは、トレンチ4a内において、n形活性層1、p形ベース層12、及びn形エミッタ層11上に、ゲート絶縁膜5aを介して設けられる。層間絶縁膜30が、ゲート電極6a上に設けられる。層間絶縁膜30は、ゲート絶縁膜6aと同様に例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンでもよい。

形コンタクト層13が、p形ベース層12のn形活性層1とは反対側の表面に設けられ、n形エミッタ層11に隣接する。p形コンタクト層13は、p形不純物を拡散させた拡散層であるが、p形ベース層12の表面に形成された凹みの中にCVDにより埋め込まれた後に平坦化されたp形半導体層でもよい。

形コレクタ層14が、n形バッファ層7のn形活性層1とは反対側の表面に設けられる。p形コレクタ層14は、n形カソード層8に隣接しp形不純物の拡散による拡散層であるが、n形バッファ層7に達するようにn形カソード層8に形成された開口部にCVDにより埋め込まれた後に平坦化されたp形半導体層でもよい。

カソード電極9は、FWD領域においてn形カソード層8上に形成されてn形カソード層8と電気的に接続されるとともに、IGBT領域においてp形コレクタ層14上に形成されてp形コレクタ層14と電気的に接続される。すなわち、FWD領域におけるカソード電極9は、IGBT領域に延伸してIGBT領域ではコレクタ電極9として機能する。

アノード電極10は、FWD領域においてp形アノード層2上及びp形コンタクト層3上に形成されて、p形アノード層2及びp形コンタクト層3と電気的に接続されるとともに、IGBT領域においてゲート電極6a上に層間絶縁膜30を介して形成され、p形ベース層12のn形活性層1とは反対側の表面及びp形コンタクト層13のn形活性層1とは反対側の表面と電気的に接続される。すなわち、FWD領域におけるアノード電極10は、IGBT領域に延伸してIGBT領域ではエミッタ電極として機能する。

隣り合う上記一対のトレンチ4aがn形活性層1、p形ベース層12、n形エミッタ層11、及びp形コンタクト層13を挟んだ構造が、IGBTのユニットセルとなる。IGBT領域では、この複数のユニットセルがn形活性層1の第1の表面側に形成されて、IGBTを構成する。なお、n形活性層1は、IGBT領域ではn形ベース層1として機能する。

本実施形態に係る電力用半導体装置は、上記のとおりFWD及びIGBTを備える。FWDのアノード電極10は、IGBTのエミッタ電極10と共通に形成されており、FWDのカソード電極9は、IGBTのコレクタ電極10と共通に形成されている。このため、FWDは、IGBTとは逆並列に接続され、本実施形態に係る電力用半導体装置は、RC(Reverse Conducting)−IGBTとなっている。

本実施形態に係るRC−IGBTは、以下のように動作する。IGBTのゲート電極6aに閾値を超える電圧が印加されると、p形ベース層12のゲート電極6aと対向する部分にチャネル層が形成されて、RC−IGBTのIGBTはオン状態となる。この結果、IGBTにはコレクタ電極9からエミッタ電極10に向かって電流が流れる。ゲート電極6aの電圧印加を止めると、チャネルは消失しIGBTはオフ状態になる。このとき、エミッタ電極10にコレクタ電極9に対して正の電圧が印加されると、FWDが順バイアスとなってオン状態となり、アノード電極10からカソード電極9に向かって電流が流れる。RC−IGBTがインバータのスイッチ素子として用いられるときは、このようにしてFWDは環流電流を流す。

本実施形態に係るRC−IGBTにおいても、FWD領域に形成されたFWDは第1の実施形態に係るPINダイオードと同じ効果を有する。すなわち、本実施形態に係るRC−IGBTのFWD領域に形成されたFWDは、p形アノード層2を挟むように複数のトレンチ4が形成され、このトレンチ4の中に絶縁膜5を介して複数の導電体6が設けられる。導電体6は、アノード電極10と同電位になるように電気的に接続されている。このため、逆バイアスの電圧がPINダイオードに印加されると、トレンチ4の内面に形成された絶縁膜5とn形活性層1との界面からn形活性層1に向かって空乏層が伸びて、隣り合うトレンチ4から伸びてきた空乏層が繋がる。これにより、p形アノード層2の下部で隣り合うトレンチ4に挟まれたn形活性層の部分が全て空乏化する。

空乏層はn形活性層1中をn形カソード層8に向かって伸びやすく、p形アノード層2中をアノード電極10側に向かって伸びにくくなる。この結果、p形アノード層2中の空乏層がアノード電極に到達することが抑制されるので、p形アノード層2のp形不純物の濃度を低減して低注入型の高破壊耐量を有するPINダイオードを提供することができる。

さらに本実施形態に係る電力用半導体装置では、IGBTと第1の実施形態に係るFWDとが一体化して形成されるところに特徴があり、この利点について比較例に係る電力用半導体装置と比較して説明する。

図6に比較例に係るRC−IGBTを示す。比較例に係るRC−IGBTは、FWD領域に第1の実施形態で比較した比較例のPINダイオードを有する。比較例に係るRC−IGBTのIGBT領域は、本実施形態に係るRC−IGBTのIGBTと同じ構造のIGBTを有する。すなわち、比較例に係るRC−IGBTのFWDのp形アノード層42は、本実施形態に係るRC−IGBTのFWDのp形アノード層2よりも高いp形不純物の濃度を有する。また、p形アノード層42のn形活性層1とは反対側の表面からp形アノード層を通り抜けてn形活性層1中に達する複数のトレンチが、FWD領域中に設けられていない。さらに、He照射等によるライフタイムコントロール領域が、FWD領域のn形活性層のアノード側、もしくはカソード側、またはn形活性層の中間領域に設けられており、IGBT領域には設けられていない。以上の点で、比較例に係るRC−IGBT中のFWDは、本実施形態に係るRC−IGBT中のFWDと相異する。

比較例に係るRC−IGBT中のFWDでは、ライフタイムコントロール領域によりn形活性層1中のキャリア濃度を低減して、逆方向特性を向上させている。しかしながら、ライフタイムコントロール領域に起因するn形活性層1中の結晶欠陥が、FWDの逆バイアス時のリーク電流を増加させる。ライフタイムコントロール領域は、選択的にFWD領域に設けられ、IGBT領域には設けられないようにする。しかしながら、例えば、ヘリウム照射の面内方向における急峻性、及びヘリウム照射時に用いられるマスクの精度が十分でないため、ライフタイムコントロール領域がIGBT領域中に入り込むように形成されてしまう。この結果、IGBT領域のうちライフタイム制御が施された領域では、オン電圧が高くなってしまう。

これに対して、本実施形態に係るRC−IGBTは、FWD領域にライフタイムコントロール領域を有さずに、前述の通りFWDの逆回復特性を向上させている。このため、本実施形態に係るRC−IGBT中のIGBTは、比較例に係るRC−IGBT中のIGBTと比べて、低いオン電圧を有し、領域内での不均一動作も抑制することが可能となる。

本実施形態に係る電力用半導体装置は、第1領域であるFWD領域と、第2領域であるIGBT領域と、を有するRC−IGBTである。本実施形態は、これに限られることなく、IGBT領域の代わりにMOSFET(Metal Oxide Semicondctor Field Effect Transistor)により構成されるMOSFET領域を備えた電力用半導体装置に対しても適用が可能である。その場合は、p形コレクタ層14の代わりに、第1領域のn形カソード層8が第2領域に延伸して、コレクタ電極9とn形ベース層1との間に設けられる。コレクタ電極9が、n形カソード層8を介してn形ベース層1に電気的に接続される。

(第3の実施形態)
第3の実施形態に係る電力用半導体装置を図7〜図9を用いて説明する。図7は第3の実施形態に係る電力用半導体装置の要部模式断面図である。図8(a)及び(b)は、第3の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。図9は、第3の実施形態に係る電力用半導体装置の別の製造工程の一部を示す要部模式断面図である。なお、第1の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いる。第1の実施形態との相異点について主に説明する。

図7に示したように、本実施形態に係る電力用半導体装置は、第1の実施形態と同様に、PINダイオードであり、n形活性層1、p形アノード層2、複数の導電体6、p形拡散層15、n形カソード層8、カソード電極9、及びアノード電極10を備える。

形の活性層1は、高抵抗の半導体層により構成され、上面である第1の表面と下面である第2の表面とを有する。n形活性層1の厚さは、PINダイオードに要求される耐圧により決定される。n形活性層1の厚さは、例えば、耐圧が1200V程度になるように100〜200μmに設定される。半導体層は、例えばシリコンである(以下同様)。

p形のアノード層2は、n形活性層1の第1の表面に設けられる。p形アノード層2は、CVD(Chemical Vapor Deposition)等によりn形活性層の第1の表面上に成膜されたp形半導体層を用いることもできるが、本実施形態では、n形活性層1の第1の表面にp形不純物の拡散により形成された拡散層である。すなわち、p形アノード層2は、n形活性層の第1の表面からn形活性層1中に伸び、第1の表面側でn形活性層1上に形成される。

複数のトレンチ4が、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2中に延伸するように設けられる。複数のトレンチ4の側壁−側壁間隔Aは、例えば2μmである。複数のトレンチ4の深さは、例えば5μmである。一対のトレンチ4は、p形アノード層2を挟む。本実施形態では、複数のトレンチ4の底部は、p形アノード層2の底部よりもアノード電極10側にある。

形拡散層15が、各トレンチ4の底部からn形活性層1中に放射状に延伸するように設けられる。n形活性層1の各トレンチ4の底部に隣接する部分からp形不純物が拡散して、p形拡散層15が形成される。p形拡散層15中のp形不純物の濃度は、n形活性層1の各トレンチ4の底部に隣接する部分で高く、この部分から、離れるに従って低下する。p形拡散層15は、トレンチ4に沿ってp形アノード層2と繋がっており、p形アノード層2からn形活性層1に向かって湾曲して突き出ている。p形拡散層15中のp形不純物の濃度が最も高い部分のp形不純物の濃度は、p形アノード層中のp形不純物の濃度が最も高い部分のp形不純物の濃度よりも高い。

本実施形態では、上述のように、複数のトレンチ4の底部は、p形アノード層2の底部よりもアノード電極10側にある。しかしながら、p形拡散層15がp形アノード層2と繋がっている範囲内で、複数のトレンチ4の底部は、p形アノード層2の底部よりもカソード電極側にあってもよい。

絶縁膜5は、複数のトレンチ4の内面(側面及び底面)を覆うように設けられる。複数の導電体6は、絶縁膜5を介して複数のトレンチ内に埋め込まれる。すなわち、複数の導電体6は、絶縁膜5を介して、p形アノード層2及びp形拡散層15上に設けられる。絶縁膜5は、例えば酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどを用いることも可能である。また、導電体6は、導電性の材料であればよく、例えば、導電性のポリシリコンである。

形カソード層8は、n形活性層1の第2の表面に電気的に接続するように設けられる。n形カソード8のn形不純物の濃度は、n形活性層のn形不純物の濃度よりも高い。なお、適宜n形バッファ層が、n形活性層1とn形カソード層8との間に設けられてもよい。その場合、n形バッファ層のn形不純物の濃度は、n形活性層1のn形不純物の濃度よりも高く、n形カソード層8のn形不純物の濃度よりも低い。

カソード電極9は、n形カソード層8に電気的に接続されるようにn形カソード層8のn形活性層1とは反対側の表面上に設けられる。アノード電極10は、p形アノード層2上及び複数の導体6上に設けられ、p形アノード層2及び複数の導体6に電気的に接続される。

第1の実施形態に係るPINダイオードと同様に、本実施形態に係るPINダイオードにおいても、上記複数のトレンチ4の隣り合うトレンチ4を一対のトレンチ4として、一対のトレンチ4内に設けられた一対の導電体6によって挟まれた構造をユニットセルとする。このユニットセルが、n形活性層1の第1の表面側に複数設けられることによって、ダイオード領域(第1領域)が構成される。

次に本実施形態に係るPINダイオードの動作について説明する。本実施形態に係るPINダイオードは、第1の実施形態に係るPINダイオードと同様に、p形アノード層2のp形不純物の濃度が低く設定されており、低注入型のダイオードである。しかしながら、複数のトレンチ4は、p形アノード層2を通り抜けてn形活性層1中に達しておらず、複数のトレンチ4の底部は、p形拡散層15中に存在する。

アノード電極10にカソード電極9に対して負の電圧が印加されると、p形アノード層2とn形活性層1とのp−n接合及びp形拡散層15とn形活性層1とのp−n接合から、空乏層がn形活性層1中をカソード電極9に向かって広がる。p形アノード層2とn形活性層1とのp−n接合は、n形活性層1の第1の表面及び第2の表面に対して並行であるので、等電位線は、p−n接合に並行に分布する。

これに対して、p形拡散層15とn形活性層1とのp−n接合は、トレンチ4の底部でカソード電極9側に向かって湾曲している。このため、等電位線も湾曲して分布する。さらに、p形拡散層15は、p形アノード層2よりもp形不純物の濃度が高いので、p形拡散層15からn形活性層1中に広がる空乏層の等電位線の間隔は、p形アノード層2からn形活性層1中に広がる空乏層の等電位線の間隔よりも狭くなる。

この結果、p形拡散層15とn形活性層1とのp−n接合部の方が、p形アノード層2とn形活性層1とのp−n接合部よりもアバランシェ降伏が発生しやすい、すなわち耐圧が低い。各トレンチ4の底部でほぼ同時にアバランシェ降伏が発生するため、アバランシェ降伏による電流が局部に集中してPINダイオードが破壊されることが抑制される。すなわち、PINダイオードのアバランシェ耐量が高い。

なお、本実施形態では、p形拡散層15は、p形活性層1の底部よりもp形不純物の濃度が高い例を示した。しかしながら、これに限られることなく、p形拡散層15は、例えば、積層方向においてp形アノード層2とほぼ同じようなp形不純物の濃度分布を有していてもよい。すなわち、p形拡散層15のp形不純物の濃度が、p形アノード層の底部のp形不純物の濃度よりも明らかに高いとはいえない場合でもよい。この場合でも、p形拡散層15とn形活性層1とのp−n接合は、トレンチ4の下部でカソード電極9側に向かって湾曲しているため、等電位線の間隔が狭くなる部分が生じる。このため、アバランシェ降伏が発生しやすい。

ここで、第1の実施形態で述べたことと同様に、p形アノード層2の単位面積あたりのp形不純物の総量が2×1012/cm以下となると効果を発揮し、より好ましくは、単位面積あたりのp形不純物の総量が1×1012/cm以下となるとさらに効果を発揮する。また、p形拡散層15の単位面積あたりのp形不純物の総量は、p形アノード層2の単位面積あたりのp形不純物の総量と同等かそれ以上であれば、本発明の効果を発揮する。

これに対してトレンチ4及びトレンチ4の底部に設けられたp形拡散層15を備えないPINダイオードでは、アバランシェ降伏の耐圧は高いが、アバランシェ降伏が発生する部分が多数存在しないので、アバランシェ降伏による電流が、局所的に集中する。このため、このようなPINダイオードではアバランシェ耐量が低い。

以上、本実施形態に係るPINダイオードは、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2中に延伸する複数のトレンチ4、各トレンチ4内に絶縁膜5を介して形成されアノード電極2に電気的に接続された導電体6、及び各トレンチ4の底部に設けられたp形不純物拡散層15を備える。これにより、各トレンチ4の底部に設けられたp拡散層15とn形活性層1とのp−n接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による局部への電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。

次に本実施形態に係る電力用半導体装置のp形拡散層15を形成する方法を図8を用いて説明する。図8(a)及び(b)は、本実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図である。図8(a)に示したように、n形活性層1の第1の表面に、p形不純物をイオン注入して熱処理を実施することによって、n形活性層1の第1の表面にp形アノード層2が形成される。p形アノード層2は、拡散層であるため、n形活性層1とは反対側でp形不純物の濃度が高く、n形活性層1側に向かうにつれてp形不純物の濃度が低下する。

次に、RIE(Reactive Ion Etching)により、複数のトレンチ4がp形アノード層のn形活性層とは反対側の表面からp形アノード層2中に延伸するように、図示しないマスクを用いて形成される。トレンチ4の底部が、p−形アノード層2の底部よりもアノード電極側にあるように、トレンチ4が形成される。

次にトレンチ4を形成したマスクを残したままp形不純物のイオン注入を実施することにより、各トレンチ4の底部に隣接するp形アノード層2の一部分またはn形活性層1の一部分にだけp形不純物が注入され、p形不純物注入層16が各トレンチ4の底部に隣接して形成される。

その後、図8(b)に示したように、熱処理を実施してp形不純物を拡散させて、各トレンチ4の底部に隣接してp形不純物拡散層15が形成される。

本製造方法によれば、p形アノード層2を形成するイオン注入時のp形不純物の不純物総量と、p形拡散層15を形成するイオン注入時のp形不純物の不純物総量とが同等であっても、p形アノード層2を形成するための熱処理とp形拡散層15を形成するための熱処理は別々に実施されるので、p形拡散層15のp形不純物の濃度をp形アノード層2のp形不純物の濃度より高くすることができる。すなわち、p形拡散層15のp形不純物の濃度をp形アノード層とは別に制御可能である。

次に本実施形態に係る電力用半導体装置のp形拡散層15を形成する別の方法を図9を用いて説明する。図9は、本実施形態に係る電力用半導体装置の製造工程の一部の要部模式断面図である。

図9に示したように、n形活性層1の第1の表面からn形活性層1中に延伸する複数のトレンチ4がRIEにより形成される。その後、n形活性層1の第1の表面及び各トレンチ4の底部に露出するn形活性層1の部分に、同時にイオン注入によりp形不純物を注入し、n形活性層1の第1の表面及びトレンチ4の底部にp形不純物注入層16が形成される。その後、熱処理を実施することで、p形アノード層2及びp形拡散層15が同時に形成される。p形アノード層2がp形拡散層15に接続されるまで、p形不純物注入層16のp形不純物を拡散させる。

本製造方法によれば、p形アノード層2中のp形不純物の積層方向の濃度分布と、p形拡散層15のp形不純物の積層方向の濃度分布とは、ほぼ同じものとなる。従って、p形拡散層15のp形不純物の濃度は、p形アノード層2のp形不純物の濃度とほぼ同じである。しかしながら、p形拡散層15のp形不純物の濃度が最も高い部分は、p形アノード層2の底部とは隣接しており、このp形アノード層2の底部のp形不純物の濃度は、p形拡散層15のp形不純物の濃度が最も高い部分のp形不純物の濃度よりも低い。

(第4の実施形態)
第4の実施形態に係る電力用半導体装置を図10を用いて説明する。図10は第4の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第3の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。

図10に示したように、本実施形態に係るPINダイオードは、第3の実施形態に係るPINダイオードにおいて、隣り合うトレンチ4に挟まれたp形アノード層2のn形活性層1とは反対側の表面に、p形半導体からなるp形コンタクト層3及びn形半導体からなるn形半導体層17をさらに備える。p形コンタクト層3は、p形アノード層2よりも高いp形不純物の濃度を有し、隣り合うトレンチ4に挟まれたp形アノード層2のn形活性層1とは反対側の表面に選択的に設けられる。p形コンタクト層3は、例えば、隣り合うトレンチに隣接するように設けられるが、これに限定されない。また、n形半導体層17は、隣り合うトレンチ4に挟まれたp形アノード層2のn形活性層1とは反対側の表面に選択的に設けられ、p形コンタクト層3に隣接する。本実施形態に係るPINダイオードは、上記の点において第3の実施形態に係るPINダイオードと相異する。

本実施形態に係るPINダイオードも、第3の実施形態に係るPINダイオードと同様に、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2中に延伸する複数のトレンチ4、各トレンチ4内に絶縁膜5を介して形成されアノード電極2に電気的に接続された導電体6、及び各トレンチ4の底部に設けられたp形不純物拡散層15を備える。これにより、各トレンチ4底部に設けられたp拡散層15とn形活性層1とのp−n接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。

さらに本実施形態では、p形コンタクト層3を備えるため、アノード側からの正孔注入量が多くなりFWDのオン電圧が低減される。隣り合うトレンチ4により挟まれたp形アノード層2のn形活性層1とは反対側の表面において、p形コンタクト層3の占める領域が大きいと、さらにオン電圧が低減される。しかしながら、低注入形PINダイオードの効果が得られなくなり、PINダイオードの逆回復特性が劣化する。

これに対処するため、n形半導体層17が、隣り合うトレンチ4により挟まれたp形アノード層2のn形活性層1とは反対側の表面に、p形コンタクト層3とともに設けられる。n形半導体層17は、アノード電極10からp形アノード層2への正孔の注入を抑制する。隣り合うトレンチ4により挟まれたp形アノード層2のn形活性層1とは反対側の表面において、n形半導体層17の領域が大きくなると低注入の効果が得られるが、その反面、オン電圧が増大する。

本実施形態に係るPINダイオードでは、隣り合うトレンチ4により挟まれたp形アノード層2のn形活性層1とは反対側の表面において、n形半導体層17とp形コンタクト層3の面積比を調整することにより、所望のオン電圧及び逆回復特性を得ることができる。

(第5の実施形態)
第5の実施形態に係る電力用半導体装置を図11を用いて説明する。図11は第5の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第3の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。

図11に示したように、本実施形態に係る電力用半導体装置はPINダイオードであり、第3の実施形態に係るPINダイオードにおいて、複数のトレンチ4がp形アノード層2を通り抜け、n形活性層1中に達する。複数のトレンチ4の底部には、p形不純物拡散層15が設けられる。第3の実施形態と同様に、p形不純物拡散層15は、各トレンチ4の底部に隣接するn形活性層の部分から放射状に広がり、p形不純物の濃度もその部分から離れるにつれて低下する。p形不純物拡散層15は、間にn形活性層1を介してp形アノード層2の底部から離間する。上記の点において、本実施形態に係るPINダイオードは、第3の実施形態に係るPINダイオードと相異する。

本実施形態に係るPINダイオードでは、p形拡散層15はp形アノード層2とは分離しているので、PINダイオードがオン状態のときにp形拡散層15を通じてn形活性層中に正孔が注入されることがない。このため、p形拡散層15のp形不純物濃度を高くしても、n形活性層1への正孔の注入量は、p形アノード層2のp形不純物濃度で決まるので、PINダイオードの低注入効果への影響はない。

また、p形不純物拡散層15のp形不純物の濃度を高くすることにより、各トレンチ4の底部において、p形不純物拡散層15とn形活性層1とのp−n接合の耐圧をダイオード領域内で均等に下げることができる。この結果、PINダイオード中の水平方向において安定して均等にアバランシェ降伏を発生させることができるので、PINダイオードのアバランシェ耐量を向上させることができる。

以上、本実施形態に係るPINダイオードも、第3の実施形態に係るPINダイオードと同様に、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2中に延伸する複数のトレンチ4、各トレンチ4内に絶縁膜5を介して形成されアノード電極2に電気的に接続された導電体6、及び各トレンチ4の底部に設けられたp形不純物拡散層15を備える。これにより、各トレンチ4底部に設けられたp拡散層15とn形活性層1とのp−n接合部で、ダイオード領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のダイオードを提供することができる。

さらに、本実施形態に係るPINダイオードでは、複数のトレンチ4はp形アノード層2を通り抜けてn形活性層1中へ達し、p形拡散層15は、p形アノード層2から離間している。このため、p形拡散層のp形不純物の濃度を高くしてアバランシェ降伏を均等に発生しやすくしても、PINダイオードの低注入効果は抑制されない。従って、本実施形態によれば、第3の実施形態に係るPINダイオードと比較して、アバランシェ耐量がさらに高く、逆回復特性に優れたPINダイオードが提供される。

本実施形態に係るPINダイオードの、複数のトレンチ4、p形不純物拡散層15、及びp形アノード層2は、第3の実施形態に係るPINダイオードの製造工程の一部である図8または図9の工程によって形成可能である。例えば、製造工程の効率を重視するのであれば、図9に示した工程を用いればよく、p形拡散層15のp形不純物の濃度をp形アノード層とは独立に制御するのであれば、図8に示した工程を用いればよい。

なお、本実施形態に係るPINダイオードにおいて、p形アノード層2をさらにカソード電極9側に延伸させてp形不純物拡散層15に達するように、p形アノード層2、トレンチ4、及びp形拡散層15を形成すれば、本実施形態に係るPINダイオードは、第3の実施形態に係るPINダイオードと同様になる。そのような形成方法としては、例えば、p形アノード層2を形成する際のp形不純物の拡散層を深く形成すること、または、トレンチ4をp形アノード層を貫通しないように形成すること、等があげられる。

(第6の実施形態)
第6の実施形態に係る電力用半導体装置を図12を用いて説明する。図12は第6の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第5の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第3の実施形態との相異点について主に説明する。

図1211に示したように、本実施形態に係る電力用半導体装置はFWDのユニットセルが複数形成されたFWD領域と、IGBTのユニットセルが複数形成されたIGBT領域とを有する。FWD領域に形成されたFWDは、第5の実施形態に係るPINダイオードである。すなわち、本実施形態に係る電力用半導体装置は、第5の実施形態に係るPINダイオードをFWD領域に有する。本実施形態に係る電力用半導体装置は、さらにIGBT領域を有する点で、第5の実施形態に係る電力用半導体装置と相異する。

本実施形態に係る電力用半導体装置では、n形活性層1は、上面である第1の表面または下面である第2の表面と平行な面内において、FWD領域とこれに隣接するIGBT領域とを有する、RC−IGBTである。FWD領域の構造は第5の実施形態に係るPINダイオードの構造と同じであり、IGBT領域の構造は、第2の実施形態のIGBT領域の構造と同じである。ここで、IGBT領域のp形ベース層12は、FWD領域のp形アノード層2よりも高い濃度のp形不純物を有する。また、本実施形態に係るRC−IGBTは、第2の実施形態に係るRC−IGBTとは違い、n形バッファ層7を省略した。

FWD領域とIGBT領域は、間に境界領域を構成するn形活性層1を介して互いに離間して隣接する。境界領域のn形活性層1の第1の表面上には、層間絶縁膜18が設けられ、アノード電極10をn形活性層1から絶縁する。層間絶縁膜18は、アノード電極10とn形活性層1の第1の表面との間に少なくとも設けられていればよく、第1領域の層間絶縁膜30上、または第2領域のp形アノード層10の一部分上若しくは導電体6上にまでさらに設けられていてもよい。

本実施形態に係るRC−IGBTは、第2の実施形態に係るRC−IGBTと同様に、以下のように動作する。IGBTのゲート電極6aに閾値を超える電圧が印加されると、p形ベース層12のゲート電極6aと対向する部分にチャネル層が形成されて、RC−IGBTのIGBTはオン状態となる。この結果、IGBTにはコレクタ電極9からエミッタ電極10に向かって電流が流れる。ゲート電極6aの電圧印加を止めると、チャネルは消失しIGBTはオフ状態になる。このとき、エミッタ電極10にコレクタ電極9に対して正の電圧が印加されると、FWDが順バイアスとなってオン状態となり、アノード電極10からカソード電極に向かって電流が流れる。

本実施形態に係るRC−IGBTにおいても、FWD領域に形成されたFWDは第5の実施形態に係るPINダイオードと同じ効果を有する。すなわち、本実施形態に係るRC−IGBTのFWD領域に形成されたFWDは、p形アノード層2のn形活性層1とは反対側の表面からp形アノード層2中に延伸する複数のトレンチ4、各トレンチ4内に絶縁膜5を介して形成されアノード電極2に電気的に接続された導電体6、及び各トレンチ4の底部に設けられたp形不純物拡散層15を備える。これにより、各トレンチ4底部に設けられたp拡散層15とn形活性層1とのp−n接合部で、FWD領域において均等にアバランシェ降伏が起こるようになり、アバランシェ降伏による電流集中が抑制される。破壊耐量が高い低注入型のFWDを提供することができる。

さらに、本実施形態に係るRC−IGBTのFWDでは、第5の実施形態に係るPINダイオードと同様に、複数のトレンチ4はp形アノード層2を通り抜けてn形活性層1中へ達し、p形拡散層15は、p形アノード層2から離間している。このため、p形拡散層15のp形不純物の濃度を高くしてアバランシェ降伏を均等に発生しやすくしても、FWDの低注入効果は抑制されない。従って、本実施形態によれば、第5の実施形態と同様に、第3の実施形態に係るPINダイオードと比較して、アバランシェ耐量がさらに高く、逆回復特性に優れたFWDが提供される。

さらに本実施形態に係る電力用半導体装置は、第2の実施形態に係る電力用半導体装置と同様に、一体化して形成されたIGBTと第5の実施形態に係るFWDとを有するところに特徴がある。

本実施形態に係るRC−IGBTは、第2の実施形態に係るRC−IGBTと同様に、FWD領域にライフタイムコントロール領域を有さずに、FWDを低注入型とすることにより、FWDの逆回復特性を向上させている。このため、本実施形態に係るRC−IGBT中のIGBTは、第2の実施形態に係るRC−IGBTと同様に、低いオン電圧を有する。

なお、第2の実施形態に係るRC−IGBTと同様に、IGBT領域のp形ベース層12は、FWD領域のp形アノード層2と同じ深さに設けられてもよいし、浅く設けられてもよく、または深く設けられてもよい。IGBTとFWDの特性に応じて設定される。また、第2の実施形態に係るRC−IGBTと同様と同様に、IGBT領域の複数のトレンチ4aの深さは、FWD領域の複数のトレンチ4の深さと同じでもよく、違っていてもよい。両者の深さが同じ場合は、FWD領域のトレンチ4とIGBT領域のトレンチ4aを一体的に形成できるため、製造効率が高くなる。

本実施形態に係る電力用半導体装置は、第1領域であるFWD領域と、第2領域であるIGBT領域と、を有するRC−IGBTである。本実施形態は、これに限られることなく、IGBT領域の代わりにMOSFET(Metal Oxide Semiconductor Field Effect Transistor)により構成されるMOSFET領域を第2領域として備えた電力用半導体装置に対しても適用が可能である。その場合は、p形コレクタ層14の代わりに、第1領域のn形カソード層8が第2領域に延伸して、コレクタ電極9とn形ベース層1との間に設けられる。コレクタ電極9が、n形カソード層8を介してn形ベース層1に電気的に接続される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

1 n形活性層層
2 p形アノード層
3 p形コンタクト層
4、4a トレンチ
5 絶縁膜
5a ゲート絶縁膜
6 導電体
6a ゲート電極
7 n形バッファ層
8 n形カソード層
9 カソード電極
10 アノード電極
11 n形エミッタ層
12 p形ベース層
14 p形コレクタ層
15 p形拡散層
16 p形不純物注入層
17 n形半導体層
18、30 層間絶縁膜
40 ライフタイムコントロール領域
42 p形アノード層

Claims (11)

  1. 1領域を有する第1導電形の第1の半導体層と、
    前記第1領域において、前記第1の半導体層上に設けられ、前記第1の半導体層とは反対側の表面における単位面積あたりの第2導電形の不純物の総量が2×10 12 /cm 以下である第2導電形の第2の半導体層と、
    記第1の半導体層及び前記第2の半導体層と絶縁膜を介して対面し、隣り合う前記絶縁膜間の距離が2μm以下である一対の導電体と、
    記第2の半導体層に選択的に設けられ、前記第2の半導体層よりも高い第2導電形の不純物の濃度を有する第2導電形の第3の半導体層と、
    前記第1領域に設けられ前記第1の半導体層に接続され、前記第1の半導体層よりも高い第1導電形の不純物の濃度を有する第1導電形の第4の半導体層と、
    前記一対の導電体上に層間絶縁膜を介して設けられ、前記第2の半導体層及び前記第3の半導体層と電気的に接合され、且つ前記一対の導電体と電気的に接続された第1の電極と、
    記第4の半導体層に電気的に接続された第2の電極と、
    を備え電力用半導体装置。
  2. 隣り合う前記絶縁膜間の間隔をA、前記一対の導電体と前記一対の導電体に接する前記絶縁膜との積層方向の深さをBとしたときに、AのBに対する比が0.5より小さいか等しい請求項1に記載の電力用半導体装置。
  3. 第1領域を有する第1導電形の第1の半導体層と、
    前記第1領域において、前記第1の半導体層上に設けられた第2導電形の第2の半導体層と、
    前記第2の半導体層を絶縁膜を介して挟む一対の導電体と、
    前記第1領域において前記第1の半導体層に電気的に接続され、前記第1の半導体層よりも高い第1導電形の不純物の濃度を有する第1導電形の第4の半導体層と、
    前記一対の導電体の底部に前記絶縁膜を介して設けられ、前記第2の半導体層と接続された第2導電形の不純物拡散層と、
    前記一対の導電体上に設けられ、前記第2の半導体層に電気的に接合され、前記一対の導電体と電気的に接続された、第1の電極と、
    前記第4の半導体層に電気的に接続された第2の電極と、
    を備えた電力用半導体装置。
  4. 前記不純物拡散層は、前記一対の導電体の前記底部に前記絶縁膜を介して隣接する前記第1の半導体層の一部分に、第2導電形不純物がイオン注入されて形成された請求項3に記載の電力用半導体装置。
  5. 前記不純物拡散層は、前記第2の半導体層の前記底部よりも前記第1の半導体層側に突き出ている請求項3または4に記載の電力用半導体装置。
  6. 前記第2の半導体層に選択的に設けられ、前記第2の半導体層よりも高い第2導電形の不純物の濃度を有する第2導電形の第3の半導体層をさらに備え、
    前記第1の電極は、前記第3の半導体層に電気的に接続される請求項3〜5のいずれか1つに記載の電力用半導体装置。
  7. 前記第2の半導体層に選択的に設けられ、前記第1の半導体層よりも高い第1導電形の不純物の濃度を有し、前記第3の半導体層と隣接する第1導電形の半導体層をさらに備えた請求項6に記載の電力用半導体装置。
  8. 前記第1の半導体層は、前記第1領域と隣接する第2領域をさらに有し、
    前記第2領域において、前記第1の半導体層上に選択的に設けられ、前記第2の半導体層よりも高い第2導電形の不純物の濃度を有する第2導電形の第5の半導体層と、
    前記第5の半導体層に選択的に設けられ、前記第1の半導体層よりも高い第1導電形の不純物の濃度を有する第1導電形の第6の半導体層と、
    前記第1の半導体層上、前記第5の半導体層上、及び前記第6の半導体層上に、ゲート絶縁膜を介して対面するゲート電極と、
    をさらに有し、
    前記第2の電極は、前記第2の領域において前記第1の半導体層に電気的に接続され、
    前記第1の電極は、前記第5の半導体層及び前記第6の半導体層に電気的に接続される請求項1〜7のいずれか1つに記載の電力用半導体装置。
  9. 前記ゲート電極は、前記第6の半導体層から前記第5の半導体層を通り抜け前記ゲート絶縁膜を介して前記第1の半導体層に達する請求項8に記載の電力用半導体装置。
  10. 前記一対の導電体の深さは、前記ゲート電極の深さと同じである請求項8または9に記載の電力用半導体装置。
  11. 前記第2領域において前記第1の半導体層に電気的に接続され、前記第5の半導体層よりも高い第2導電形の不純物の濃度を有する第2導電形の第7の半導体層をさらに備え、
    前記第2の電極は前記第2領域において、前記第7の半導体層を介して前記第1の半導体層の前記第2の表面と電気的に接続されている請求項8〜10のいずれか1つに記載の電力用半導体装置。
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