CN103839986A - 绝缘栅双极型晶体管 - Google Patents
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Abstract
本发明提供了一种绝缘栅双极型晶体管，该绝缘栅双极型晶体管包括：第一导电类型的第一半导体区域；形成在所述第一半导体区域一个表面上的第二导电类型的第二半导体区域；在长度方向上连续形成在所述第二半导体区域的一个表面上的所述第一导电类型的第三半导体区域；形成在所述第三半导体区域之间、延伸到所述第二半导体区域内部、以及在长度方向上连续的多个沟槽；形成在所述第三半导体区域的一个表面上的所述第二导电类型的第四半导体区域，形成在所述沟槽内的绝缘层；埋入所述绝缘层内的栅电极；以及形成在所述第二半导体区域内与所述第三半导体区域对应的位置的至少一个位置的阻挡层。
Description
相关申请的交叉引用
本申请要求在2012年11月21日于韩国知识产权局提交的，申请号为NO.10-2012-0132534的韩国专利申请的优先权，其公开的内容被引用合并于此。
技术领域
本发明涉及具有高电流密度和减少的接通电压的绝缘栅双极型晶体管。
背景技术
低功率消耗的功率转换装置最近已经被提升。因此，在功率转换装置中起主要作用的功率半导体设备的低功率消耗方面的研究已经开始积极地进行。
特别地，在功率半导体设备之中，由于根据电导调制效应，绝缘栅双极型晶体管（IGBT）能够获得低接通电压（on-voltage），并且由于电压驱动栅（voltage-driven gate）IGBT能够简单地被控制，对IGBT的研究正在积极地进行。
IGBT的类型包括平面IGBT、沟槽式（trench）IGBT和其他类型。平面IGBT具有栅电极形成在晶片表面的结构。沟槽式IGBT具有氧化膜插入到从晶片表面向下垂直形成的沟槽中以及栅电极被埋入其中的结构。
沟槽式IGBT包括形成在所述沟槽两个内壁的通道，其可以与平面IGBT的情况相比增加通道密度，因此，所述沟槽式IGBT能够进一步减小接通电压。
传统的沟槽式IGBT的结构可以包括n-型低浓度硅衬底，其是漂移层（drift layer），n型场（field）阻止层形成在所述n-型漂移层的表面，以及相对高浓度p型的薄集电极层形成在所述场阻止层的表面，在其中一些杂质受到控制。
多个P型基础区域形成在所述n-型漂移层的另一表面。所述p型基础区域的表面具有选择地形成于其上的n+型发射极区域。
所述沟槽通过所述p型基础区域从所述n+型发射极区域形成到所述n-型漂移层。由导电多晶硅（conductive polycrystalline silicon）形成的所述栅电极形成在所述沟槽内，在所述沟槽之间具有栅氧化层。
覆盖在所述沟槽上部的层间绝缘层隔离发射极和所述栅电极。
形成在所述层间绝缘层上部的所述发射极通常地通过使用安装在所述层间绝缘层的孔径窗传导和接触所述n+型发射极区域和所述p型基础区域被形成。
集电极被安装在p型集电层的后部表面。
为了允许所述沟槽式IGBT成为通路状态，需要应用比阈值电压更高的电压到栅电极，在所述状态中应用到所述集电极的电压比应用到发射极的电压更高。
通过上述电压，电荷被累积在所述栅电极以及n型反向通道同时地形成在面对插入所述栅电极之间的所述栅氧化层的所述p型基础区域侧的表面。
通过所述n通道，电子从所述n+型发射极区域被注入所述n-型漂移层。所述被注入的电子使发射极正向偏置，空穴（hole）从所述p型集电极层被注入，因此所述沟槽式IGBT成为所述通路状态。
在所述通路状态，所述集电极和所述发射极之间的电压下降值等于接通电压。
为了改变所述IGBT从通路状态到断开状态，所述栅电极的电压需要低于阈值。
通过状态变化，通过栅电阻被累积在所述栅电极中的电荷被放电（discharge）到栅驱动电路。就这一点而言，由于所述n型反向通道区域转变为p型区域，所述电子的路径消失，致使没有电子能供给到所述n-型漂移层。因此，从所述集电极层注入的空穴未能成功，于是，累积到所述n-型漂移层的所述电子和所述空穴被分别地放电到集电极和发射极，或者彼此重新耦合。因此，电流被抑制，并且所述IGBT成为所述断开状态。
已经做出各种各样的尝试以提高沟槽式IGBT的电流密度以及进一步减少接通电压。一般地，IGBT的性能增强主要通过调整所述IGBT的沟槽空间已被促进。
然而，由于有限的光学处理，沟槽空间的收缩（narrowing）是受限的。因此，除了收缩沟槽空间方法的一个新方法需要被提出。
相关技术文献
（专利文献1）日本专利公开发表号NO.1994-188423。
发明内容
本发明一方面提供了一种具有高电流密度和减少的接通电压的绝缘栅双极型晶体管。
根据本发明的一方面，提供一种绝缘栅双极型晶体管包括：第一导电类型的第一半导体区域；形成在所述第一半导体区域一个表面上的第二导电类型的第二半导体区域；在长度方向上连续形成在所述第二半导体区域的一个表面上的所述第一导电类型的第三半导体区域；形成在所述第三半导体区域之间，延伸到所述第二半导体区域内部，以及在长度方向上连续的多个沟槽；形成在所述第三半导体区域的一个表面上的所述第二导电类型的第四半导体区域，形成在所述沟槽内的绝缘层；埋入所述绝缘层内的栅电极；以及形成在所述第二半导体区域内与所述第三半导体区域对应的位置的至少一个位置的阻挡层。
所述阻挡层可以形成在厚度方向上与距离所述沟槽的下表面5μm的区域相对应的区域和所述第三半导体区域之间。
所述阻挡层的宽度在宽度方向上可以比在所述沟槽之间的空间更小。
除去与所述第四半导体区域对应的位置，所述阻挡层可以形成在与所述第三半导体区域对应的位置的所述至少一个位置。
所述第二半导体区域可以包括接触所述第一半导体区域的所述第二导电类型的缓冲层，以及所述缓冲层的杂质浓度可以比所述第二半导体区域的杂质浓度更高。
所述绝缘栅双极型晶体管可以还包括一般电阻接触所述第三半导体区域和所述第四半导体区域的发射极，以及电阻接触所述第一半导体区域的另一表面的集电极。
所述沟槽可以具有在长度方向上连续的条纹形状。
所述第四半导体区域的杂质浓度比所述第二半导体区域的杂质浓度更高。
根据本发明的另一方面，提供了一种绝缘栅双极型晶体管包括：第一导电类型的第一半导体区域；形成在所述第一半导体区域一个表面上的第二导电类型的第二半导体区域；在长度方向上连续形成在所述第二半导体区域的一个表面上的所述第一导电类型的第三半导体区域；形成在所述第三半导体区域之间，延伸到所述第二半导体区域内部，以及在长度方向上连续的多个沟槽；形成在所述第三半导体区域的一个表面上的所述第二导电类型的第四半导体区域，形成在所述沟槽内的绝缘层；埋入所述绝缘层内的栅电极；以及形成在所述第二半导体区域内的所述沟槽之间的阻挡层。
附图说明
本发明的上述和其它方面，特征和其它优势可以从下述结合附图的详细描述中得到更清楚地理解，其中：
图1是根据本发明的实施方式的绝缘栅双极型晶体管的透视示意图；
图2A是图1的区域v的放大图；
图2B是图1的区域v’的放大的切割透视图；
图3A是沿图1的A-A’线的剖面图；
图3B是沿图1的B-B’线的剖面图；
图4是图1的俯视图；以及
图5是根据本发明的实施方式的绝缘栅双极型晶体管的剖面示意图。
具体实施方式
在下文中，本发明的实施方式将参考附图详细描述。然而，本发明可以呈现一些不同的形式并且不应该被解释为限定在此陈述的实施方式。当然，提供这些实施方式以使本公开将是完全的和完整的，并且向本领域技术人员充分的表达了本发明的范围。
在附图中，元件的形状和大小为了清楚可以被放大，并且相同的参考符号将被用于自始至终地指定相同或相似的元件。
图1是根据本发明的实施方式，绝缘栅双极型晶体管的透视示意图。
图2A是图1的区域v的放大图。
图2B是图1的区域v’的放大的切割透视图。
为了清楚地说明本发明，绝缘栅双极型晶体管的方向被定义为图1的分别表明长度方向，宽度方向和厚度方向的y，x，以及z。就这一点而言，厚度方向可以被用于具有与半导体区域的堆叠方向相同的意义。
参考图1、图2A、和图2B，n-型漂移层200可以形成在被用作集电极区域的p型集电极区域100上。
P型井（well）区域300可以形成在所述n-型漂移层200的上表面上。
所述p型井区域300可以在长度方向上连续地形成在所述n-型漂移层200的一个表面上。n+型源区域400可以形成在所述p型井区域300的上表面的一部分上。
在所述n+型源区域400有多个的情况下，所述n+型源区400可以在长度方向上以预定的间隔彼此分隔的形成在所述p型井区300的上表面上。
多个沟槽500可以通过所述p型井区域300以厚度方向延伸到所述n-型漂移层200的内部形成。
也就是说，多个沟槽500可以形成在多个p型井区300之间以延伸到所述n-型漂移层200的内部并且在长度方向上有连续的条纹形状。
薄栅绝缘层600可以形成在所述沟槽500的内壁上。栅电极700可以被埋入所述栅绝缘层600中形成。
阻挡层800可以形成在所述n-型漂移层200的内部。
同时，可以形成一般电阻接触所述p型井区域300、在所述n+型源区域400表面中的所述p型井区域300、以及所述n+型源区域400的发射极。
可以形成电阻接触所述p型集电极区域100的集电极。
同时，图1的绝缘栅双极型晶体管的上部平面被定义为IGBT上部平面。
同时，被用于此的所述集电极区域100，所述漂移层200，所述井区域300，以及所述源区域400可以分别地被定义为第一半导体区域，第二半导体区域，第三半导体区域、以及第四半导体区域。
此外，被用于此的所述p型和所述n型可以分别地被定义为第一导电类型和第二导电类型。
进一步地，通常，“+”意思是高浓度掺杂状态（state doped at a highconcentration），以及“-”意思是低浓度掺杂状态。
关于上述的绝缘栅双极型晶体管(IGBT)，通道区域形成在所述p型井区域300内的所述沟槽500的侧壁部分。也就是说，如果比阈值电压更高的电压被应用到所述栅电极700，则所述p型井区域300内的所述沟槽500的侧壁部分的导电类型被反转以使通道被形成，并且电子电流通过所述通道从n+型源区域400流动到所述n-型漂移层200。
所述电子电流作为由所述p型井区域300、所述n-型漂移层200、以及所述p型集电极区域100形成的晶体管的基础电流的功能。与所述基础电流对应的空穴电流从所述p型集电极区域100通过所述n-型漂移层200和所述p型井区域300流动到所述发射极。
被从所述p型集电极区域100注入的空穴经历的势垒（potential barrier）由所述阻挡层800形成，并且电导调制（conductivity modulation）效应通过增加所述阻挡层800周围空穴的累积而增大。
图3A和图3B是沿图1的A-A’线和B-B’线的剖面图。图4是图1的俯视图。
如图3A、3B和图4所示，所述阻挡层800可能不连续地形成在长度方向上以及可以形成在所述p型井区域300的一部分下，在所述p型井区域300的一部分上所述n+型源区400未被形成。也就是说，由于所述n+型源区域400是用于传递电子流的通道区域，为了允许所述阻挡层800不中断所述电子流的传递路径，所述阻挡层800在所述长度方向上不形成在与在其上形成有所述n+型源区域400的所述p型井区域300的上部对应的位置。
换句话说，所述阻挡层800不存在于在上部平面上形成有所述n+型源区域400的位置。
所述阻挡层800在宽度方向上形成在所述n-型漂移层200的内部与所述p型井区域300对应的位置。也就是说，所述阻挡层800被配置在在宽度方向上邻近的所述多个沟槽500之间。
而且，在一种情况中，形成在所述阻挡层800的下部的所述空穴未能通过所述阻挡层800避开所述发射极，由于所述IGBT的寄生pnpn结构，所述IGBT可能被闩锁（latch-up）操作损坏。因此，所述阻挡层800的宽度可以在宽度方向上比在所述沟槽500之间的空间更小以使一些空穴能够避开从形成在所述阻挡层800的下部的空穴积累区域到所述集电极。
此外，所述通道形成在所述沟槽500的所述侧壁部分，以及所述电子流通过所述通道从所述n+型源区400流动到所述n-型漂移层200，以及因此为了不中断电子流流动所述阻挡层800的宽度可以在宽度方向上比在所述沟槽500之间的空间更小。
而且，所述阻挡层800可以被配置在厚度方向上与距离所述沟槽500的下表面5μm的区域相对应的区域和所述p型井区域300之间。换句话说，所述阻挡层800可以被配置在H2（从所述p型井区300和所述n-型漂移层200的边界）到H1（距离所述沟槽500的下表面5μm）的厚度范围内。
在一种情况所述阻挡层800与所述沟槽500被配置很远，从所述沟槽500的下部开始生成的电子流的传播可能被阻断。也就是说，在一种情况所述阻挡层800被配置比距离所述沟槽500的所述下表面5μm更远，其被分析为在电子流传播现象的额外的电阻元件，导致设备电压的降低。
所述阻挡层800可以通过注入氧离子到所述n-型漂移层200并且氧化所述n-型漂移层200而形成。
此外，n型缓冲层可以进一步形成在所述n-型漂移层200和所述p型发射极区域100之间。
所述缓冲层可以提供场阻止功能。因此，与无缓冲层的IGBT相比，根据本发明实施方式的IGBT在同样的内部压力条件下可以允许所述n-型漂移层200是薄的。
根据本发明的实施方式，如图5所示的所述阻挡层800可以形成在所述邻近的沟槽500之间。
由于所述阻挡层800在所述n-型缓冲层200内部，根据本发明实施方式的所述绝缘栅双极型二极管可以增加电导调制现象，从而提高所述IGBT的电流密度以及进一步减少接通电压。
综上所述，根据本发明实施方式，绝缘栅双极型晶体管能够提高电流密度以及减少接通电压。
虽然本发明已经根据实施方式被示出和描述，但本领域技术人员应该理解的是在不违背由所附的权利要求定义的本发明精神和范围的情况下，能够做出修改和变换。
Claims (10)
1.一种绝缘栅双极型晶体管，该绝缘栅双极型晶体管包括：
第一导电类型的第一半导体区域；
第二导电类型的第二半导体区域，形成在所述第一半导体区域的一个表面上；
所述第一导电类型的第三半导体区域，在长度方向上连续形成在所述第二半导体区域的一个表面上；
多个沟槽，形成在所述第三半导体区域之间、延伸到所述第二半导体区域内部、以及在长度方向上连续；
所述第二导电类型的第四半导体区域，形成在所述第三半导体区域的一个表面上；
绝缘层，形成在所述沟槽内；
栅电极，埋入所述绝缘层内；以及
阻挡层，形成在所述第二半导体区域内与所述第三半导体区域对应的位置的至少一个位置。
2.根据权利要求1所述的绝缘栅双极型晶体管，其中所述阻挡层形成在厚度方向上与距离所述沟槽的下表面5μm的区域相对应的区域和所述第三半导体区域之间。
3.根据权利要求1或2所述的绝缘栅双极型晶体管，其中所述阻挡层的宽度在宽度方向上比所述沟槽之间的空间更小。
4.根据权利要求1所述的绝缘栅双极型晶体管，其中除去与所述第四半导体区域对应的位置，所述阻挡层形成在与所述第三半导体区域对应的位置的所述至少一个位置。
5.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第二半导体区域包括接触所述第一半导体区域的所述第二导电类型的缓冲层，以及
所述缓冲层的杂质浓度比所述第二半导体区域的杂质浓度更高。
6.根据权利要求1所述的绝缘栅双极型晶体管，该绝缘栅双极型晶体管还包括发射极，该发射极一般电阻接触所述第三半导体区域和所述第四半导体区域。
7.根据权利要求1所述的绝缘栅双极型晶体管，该绝缘栅双极型晶体管还包括集电极，该集电极电阻接触所述第一半导体区域的另一表面。
8.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第四半导体区域的杂质浓度比所述第二半导体区域的杂质浓度更高。
9.根据权利要求1所述的绝缘栅双极型晶体管，其中所述沟槽在长度方向上具有连续的条纹形状。
10.一种绝缘栅双极型晶体管，该绝缘栅双极型晶体管包括：
第一导电类型的第一半导体区域；
第二导电类型的第二半导体区域，形成在所述第一半导体区域的一个表面上；
所述第一导电类型的第三半导体区域，在长度方向上连续形成在所述第二半导体区域的一个表面上；
多个沟槽，形成在所述第三半导体区域之间、延伸到所述第二半导体区域内部、以及在长度方向上连续；
所述第二导电类型的第四半导体区域，形成在所述第三半导体区域的一个表面上，
绝缘层，形成在所述沟槽内；
栅电极，埋入所述绝缘层内；以及
阻挡层，形成在所述第二半导体区域内的所述沟槽之间。
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