KR20150076716A - 전력 반도체 소자 - Google Patents

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송인혁
김지혜
윤선재
박재훈
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삼성전기주식회사
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Abstract

본 개시는 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 복수의 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제2 도전형의 바디 영역; 상기 바디 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제1 도전형의 에미터 영역; 및 상기 드리프트 영역에 형성되며, 상기 바디 영역의 하부에 형성되고, 상기 트랜치 게이트의 사이에 형성되는 정공 축적 영역;을 포함하고, 상기 트랜치 게이트를 높이에 따라, 상기 바디 영역과 대응 되는 부분을 제1 게이트 부, 상기 정공 축적 영역과 대응되는 부분을 제2 게이트부, 상기 드리프트 영역과 대응되는 부분을 제3 게이트 부라고 할 때, 상기 제2 게이트부의 게이트 절연층의 두께는 상기 제3 게이트부의 게이트 절연층의 두께와 다른 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 개시는 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT의 기술 개발은 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 특성의 개선을 주요 목적으로 한다.
상술한 IGBT의 기술 개발 중 도통 손실의 감소를 위해서 정공 축적 층을 더 포함하는 IGBT에 대한 연구가 활발히 진행 중에 있다.
상기 정공 축적 층을 더 포함하는 경우, 축적된 정공으로 인해 전도도 변조 현상이 극대화 되어 도통 손실이 낮아지게 된다.
하지만 정공 축적 층이 있는 경우, 정공 축적 층이 고농도의 n형의 불순물을 주입하여 형성하기 때문에, 블로킹 모드(blocking mode)에서 공핍층의 확장에 어려워 이로 인해 전계의 증가로 내압이 감소하게 된다.
따라서 정공 축적 층의 불순물 농도를 높이는 것에 일정한 한계가 존재하며, 이로 인해 도통 손실의 개선이 어렵다.
하기의 선행기술문헌의 특허문헌 1은 반도체 장치 및 그 제조 방법에 관한 것이다.
일본 공개특허공보 특개평 제6-13621호
본 개시는 도통 손실을 낮추고, 동시에 내압이 증가된 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 복수의 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제2 도전형의 바디 영역; 상기 바디 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제1 도전형의 에미터 영역; 및 상기 드리프트 영역에 형성되며, 상기 바디 영역의 하부에 형성되고, 상기 트랜치 게이트의 사이에 형성되는 정공 축적 영역;을 포함하고,상기 트랜치 게이트를 높이에 따라, 상기 바디 영역과 대응 되는 부분을 제1 게이트 부, 상기 정공 축적 영역과 대응되는 부분을 제2 게이트부, 상기 드리프트 영역과 대응되는 부분을 제3 게이트 부라고 할 때, 상기 제2 게이트부의 게이트 절연층의 두께는 상기 제3 게이트부의 게이트 절연층의 두께와 다를 수 있다.
일 실시 예에 있어서, 상기 제2 게이트부의 게이트 절연층의 두께는 상기 제3 게이트부의 게이트 절연층의 두께보다 얇을 수 있다.
일 실시 예에 있어서, 상기 제2 게이트부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께보다 얇을 수 있다.
일 실시 예에 있어서, 상기 드리프트 영역의 하부에 형성되며, 상기 드리프트 영역의 불순물 농도보다 높은 불순물 농도를 가지는 버퍼 영역;을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 정공 축적 영역은 상기 트랜치 게이트에서 멀어질수록 불순물 농도가 낮아질 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되며, 상기 드리프트 영역의 불순물 농도보다 높은 불순물 농도를 가지는 제1 도전형의 정공 축적 영역; 상기 정공 축적 영역의 상부에 형성되는 제2 도전형의 바디 영역; 상기 바디 영역의 상부 내측에 형성되는 제1 도전형의 에미터 영역; 및 상기 에미터 영역으로부터 상기 정공 축적 영역의 적어도 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층 및 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함하고, 상기 트랜치 게이트를 높이에 따라, 상기 바디 영역과 대응되는 제1 게이트 부, 상기 정공 축적 영역과 대응되는 부분을 제2 게이트 부라고 할 때, 상기 제2 게이트 부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께와 다를 수 있다.
다른 실시 예에 있어서, 상기 트랜치 게이트는 상기 드리프트 영역과 상기 정공 축적 영역이 접하는 부분까지 관입하여 형성될 수 있다.
다른 실시 예에 있어서, 상기 제2 게이트 부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께보다 얇은 다를 수 있다.
다른 실시 예에 있어서, 상기 정공 축적 영역은 상기 트랜치 게이트에서 멀어질수록 불순물 농도가 낮질 수 있다.
다른 실시 예에 있어서, 상기 드리프트 영역의 하부에 형성되는 버퍼 영역을 더 포함할 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 정공 축적 영역이 형성된 부분과 접하는 트랜치 게이트의 게이트 절연막의 두께를 얇게 하여, 블로킹 모드에서 정공 축적 영역의 공핍 층의 확장을 빠르게 함으로써 내압을 높일 수 있다.
내압이 향상됨에 따라서, 정공 축적 영역의 n형의 불순물 농도를 더욱 높힘으로써 전도도 변조 현상을 극대화하여 도통 손실을 감소시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 1을 참조하여, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 구조에 대해 살펴보면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 콜랙터 영역(150), 드리프트 영역(110), 바디 영역(120), 에미터 영역(130)을 포함할 수 있다.
상기 드리프트 영역(110)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(110)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(110)은 하부에 버퍼 영역(111)을 더 포함할 수 있다.
상기 버퍼 영역(111)은 n형의 불순물을 상기 드리프트 영역(110)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역이 형성되는 경우에는 상기 드리프트 영역(110)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(110)은 상부에 p형의 불순물을 주입하여 바디 영역(120)을 형성할 수 있다.
상기 바디 영역(120)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(110)과 pn 접합을 형성하게 된다.
상기 바디 영역(120)은 상기 드리프트 영역(120)의 상부에 스트라이프 형상을 가지도록 형성될 수 있다.
상기 바디 영역(120)의 상면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(130)을 형성할 수 있다.
상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하여 상기 드리프트 영역(110)까지 트랜치 게이트(140)가 형성될 수 있다.
즉, 상기 트랜치 게이트(140)는 상기 에미터 영역(130)으로부터 상기 드리프트 영역(110)의 일부까지 관입하도록 형성될 수 있다.
상기 트랜치 게이트(140)는 일 방향으로 길게 형성될 수 있으며, 길게 형성된 방향에 수직한 방향으로 일정한 간격을 가지며 배열될 수 있다.
상기 트랜치 게이트(140)는 상기 드리프트 영역(110), 상기 바디영역(120) 및 상기 에미터 영역(130)과 접하는 부분에 게이트 절연층(141)이 형성될 수 있다.
상기 게이트 절연층(141)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 트랜치 게이트(140)의 내부에는 도전성 물질(142)이 충전될 수 있다.
상기 도전성 물질(142)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질(142)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널(C)이 형성된다.
구체적으로, 상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디영역(120)에 존재하는 전자가 상기 트랜치 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 트랜치 게이트(140)에 모여서 채널(C)이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치 게이트(140)가 전자를 끌어당겨 채널(C)이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(110)의 하부 또는 상기 버퍼 영역의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(150)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(160)은 전력 반도체 소자에 정공을 제공할 수 있다.
소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
상기 에미터 영역(130) 및 상기 바디영역(120)의 노출된 상면에는 에미터 금속층(160)이 형성될 수 있으며, 상기 콜랙터 영역(150)의 하면에는 콜랙터 금속층(170)이 형성될 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 래치-업이 발생하는 것을 방지하기 위하여, 정공 이동 영역(121)을 더 포함할 수 있다.
상기 정공 이동 영역(121)은 상기 바디 영역(120)의 상부에 고농도의 p형의 불순물을 주입하여 형성될 수 있다.
상기 정공 이동 영역(121)이 형성됨으로써, 정공 전류가 에미터 영역(130)으로 흐르지 않기 때문에, 래치-업의 발생을 방지되고 전력 반도체 소자의 신뢰성이 증가할 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 전도도 변조 현상을 극대화하기 위하여 정공 축적 영역(112)를 포함할 수 있다.
상기 정공 축적 영역(112)은 n형의 불순물을 주입하여 형성될 수 있다.
상기 정공 축적 영역(112)은 상기 드리프트 영역(110)보다 높은 불순물 농도를 가지도록 형성될 수 있다.
상기 정공 축적 영역(112)이 n+형의 불순물 농도를 가지기 때문에, 상기 정공 축적 영역(112)으로 인해 정공이 축적될 수 있다.
정공이 축적됨으로써, 전력 반도체 소자에서 전도도 변조 현상이 극대화되고, 이에 따라 도통 손실이 감소할 수 있다.
상기 정공 축적 영역(112)은 n형의 불순물을 높은 에너지로 주입하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 정공 축적 영역(112)은 상기 트랜치 게이트(140)를 형성하는 공정에서 상기 트랜치 게이트(140)를 정공 축적 영역(112)이 형성될 깊이까지 식각하여 예비 트랜치를 마련하고, n형의 불순물을 고농도로 주입하여 형성될 수 있다.
n형의 불순물을 주입한 후에 예비 트랜치를 트랜치 게이트(140)의 깊이까지 식각하고, 열처리를 하여 상기 정공 축적 영역(112)을 형성할 수 있다.
상술한 바와 같이 트랜치 게이트(140)를 형성하는 공정과 수반하여 정공 축적 영역(112)을 형성시키는 경우, 상기 정공 축적 영역(112)의 불순물 농도는 상기 트랜치 게이트(140)에서 멀어질수록 낮아질 수 있다.
따라서, 상기 정공 축적 영역(112)의 불순물 농도는 상기 트랜치 게이트(140)의 사이의 중앙부에서 가장 낮게 된다.
전력 반도체 소자는 하부로부터 pnpn 구조의 기생 싸이리스터를 가지게 된다.
래치-업이란 기생 싸이리스터가 동작하여 전력 반도체 소자가 더 이상 게이트에 의해 조절이 되지 않는 상태가 되는 것을 의미한다.
기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되지 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.
이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다
래치-업이 발생하는 원리에 대해 구체적으로 살펴보면, 전력 반도체 소자가 작동하면 전자 전류는 채널을 따라 흐르게 되고, 정공 전류는 바디 영역(120)의 접합면을 넘어 에미터 전극(160)으로 흐르게 된다.
전자 전류가 채널을 따라 트랜치 게이트(140) 하단의 드리프트 영역(110)으로 주입되어 이 영역의 전도도를 증가시키기 때문에 대부분의 정공 전류는 채널 하단의 바디 영역(120)에서 주입되어 에미터 영역(130)의 하단을 거쳐 에미터 금속층(160)으로 흐른다.
정공 전류가 증가되어 에미터 영역(130)의 하단에서의 전압 강하가 에미터 영역(130) 및 바디 영역(120)의 계면의 전위 장벽 보다 커지면 접합이 순방향 바이어스가 되어 에미터 영역(130)에서 바디 영역(120)으로 전자가 주입되고 n 형의 에미터 영역(130), p형의 바디 영역(120), n형의 드리프트 영역(110)으로 이루어지는 기생 npn 싸이리스터가 동작된다.
따라서, 전력 반도체 소자에 정공 축적을 증가시킬 수 있는 구조를 포함하는 경우, 도통 손실은 감소하지만 정공 전류가 증가되어 래치-업(latch-up)이 발생할 가능성이 높아 진다.
하지만 본 개시의 일 실시 예에 다른 전력 반도체 소자는 상기 정공 축적 영역(112)의 불순물 농도는 상기 트랜치 게이트(140)에서 멀어질수록 낮기 때문에, 인접하는 트랜치 게이트(140)의 사이의 중앙부로 정공 전류가 흘러갈 수 있다.
따라서 정공 전류가 상기 에미터 영역(130)으로 넘어가지 않게됨으로써 래치-업이 발생하는 것을 방지할 수 있다.
동시에 전자 전류가 흐르는 채널의 하부의 정공 축적 영역(112)는 고농도의 n형의 불순물을 가지고 있기 때문에, 전도도 변조 현상이 극대화되어 도통 손실을 감소시킬 수 있다.
또한, 정공 축적 영역(112)이 형성되어 있는 경우, 높은 n형의 불순물 농도로 인하여, 전력 반도체 소자의 블로킹 모드에서 공핍 영역의 확장을 저지하는 역할로 작동하게 된다.
따라서 종래의 경우, 정공 축적 영역(112)으로 인해 전력 반도체 소자의 내압이 감소하게 된다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 상기 트랜치 게이트(140)의 게이트 절연층(141)을 상기 트랜치 게이트(140)의 높이에 따라 달리 할 수 있다.
예를 들어, 상기 트랜치 게이트(140)는 높이에 따라, 상기 바디 영역(120) 및 에미터 영역(130)과 대응하는 부분을 제1 게이트부(G1), 상기 정공 축적 영역(112)과 대응하는 부분을 제2 게이트부(G2), 상기 드리프트 영역(110)과 대응하는 부분을 제3 게이트부(G3)로 정의할 수 있다.
제1 게이트 부(G1)는 정공 축적 영역(112)에 대응하여 형성되는 제2 게이트 부(G2)의 상부에 위치하고, 제3 게이트 부(G3)는 제2 게이트 부(G2)의 하부에 위치하는 것을 의미한다.
이때, 제1 게이트 부(G1), 제2 게이트 부(G2) 또는 제3 게이트 부(G3)의 게이트 절연막(141)의 두께는 각각 다를 수 있다.
정공 축적 영역(112)이 전력 반도체 소자(100)의 블로킹 모드에서 공핍 영역의 확장을 저지하는 역할로 작동하기 때문에, 정공 축적 영역(112)의 불순물 농도를 높이는 것에 한계가 있다.
하지만, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 제1 게이트 부(G1), 제2 게이트 부(G2) 또는 제3 게이트 부(G3)의 게이트 절연막(141)의 두께를 각각 달리함으로써, 전력 반도체 소자(100)의 내압을 향상시킬 수 있다.
예를 들어, 상기 제2 게이트 부(G2)의 게이트 절연막(141)은 다른 게이트 부(G1, G3)에 비해 더 얇게 형성될 수 있다.
상기 제2 게이트 부(G2)의 게이트 절연막(141)의 두께를 다른 게이트 부(G1, G3)에 비해 더 얇게 형성함으로써, 블로킹 모드에서 정공 축적 영역(112)의 공핍 영역이 더욱 빠르게 확장할 수 있도록 할 수 있다.
즉, 정공 축적 영역(112)이 형성된 경우에도 정공 축적 영역(112)에서 공핍 영역이 빠르게 확장하여 내압이 감소하는 것을 방지할 수 있다.
따라서 내압을 유지하며, 정공 축적 영역(112)의 불순물 농도를 높여 도통 손실을 감소시키는 것이 가능하다.
또한, 일반적으로 트랜치 게이트(140)의 하단부에서 내압이 집중된다.
상기 제3 게이트 부(G3)에서 게이트의 절연 내압이 발생하게 되고, 제3 게이트 부(G3)의 두께를 상기 제2 게이트 부(G2)의 두께보다 두껍게함으로써 절연 내압의 감소를 막을 수 있다.
도 2는 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
이하에서, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)와 동일한 구성에 대해서는 설명을 생략하기로 한다.
도 2를 참조하면, 트랜치 게이트(240)은 드리프트 영역(210)과 정공 축적 영역(212)이 접하는 부분까지 관입하여 형성될 수 있다.
일반적으로 트랜치 게이트(240)의 하단부는 전계가 집중되어 내압이 감소되는 부분이 되며, 이외에도 게이트-콜랙터 캐패시턴스(Cgc)로 작동하게 된다.
따라서, 상기 트랜치 게이트(240)를 상기 드리프트 영역(210)과 상기 정공 축적 영역(212)이 접하는 부분까지 관입하도록 형성시킴으로써, 절연 내압 감소를 방지하고, Cgc의 발생을 근본적으로 줄일 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)는 상기 드리프트 영역(210)의 일부까지 상기 트랜치 게이트(240)가 관입하지 아니하므로, 일 실시예에 따른 전력 반도체 소자(100)의 제3 게이트 부(G3)에 대응하는 구성을 포함하지 아니한다.
다만, 절연 내압 감소를 방지하기 위하여, 본 개시의 다른 실시 예에 따른 전력 반도체 소자는 상기 트랜치 게이트(240)의 하단면의 절연층(241)의 두께를 제2 게이트부(G2)의 게이트 절연층(241)의 두께보다 두껍게 할 수 있다.
이상에서 설명한 실시예들은 각 실시예가 독립적인 것이 아니며, 각 실시예를 병합하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100: 전력 반도체 소자
110: 드리프트 영역
112: 정공 축적 영역
120: 바디 영역
130: 제1 에미터 영역
131: 제2 에미터 영역
140: 트랜치 게이트
150: 콜랙터 영역
160: 에미터 금속층
170: 콜랙터 금속층

Claims (10)

  1. 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 복수의 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제2 도전형의 바디 영역;
    상기 바디 영역의 상부 내측에 형성되며, 상기 트랜치 게이트와 접하도록 형성되는 제1 도전형의 에미터 영역; 및
    상기 드리프트 영역에 형성되며, 상기 바디 영역의 하부에 형성되고, 상기 트랜치 게이트의 사이에 형성되는 정공 축적 영역;을 포함하고,
    상기 트랜치 게이트를 높이에 따라, 상기 바디 영역과 대응 되는 부분을 제1 게이트 부, 상기 정공 축적 영역과 대응되는 부분을 제2 게이트부, 상기 드리프트 영역과 대응되는 부분을 제3 게이트 부라고 할 때,
    상기 제2 게이트부의 게이트 절연층의 두께는 상기 제3 게이트부의 게이트 절연층의 두께와 다른 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 게이트부의 게이트 절연층의 두께는 상기 제3 게이트부의 게이트 절연층의 두께보다 얇은 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 게이트부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께보다 얇은 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 드리프트 영역의 하부에 형성되며, 상기 드리프트 영역의 불순물 농도보다 높은 불순물 농도를 가지는 버퍼 영역;을 더 포함하는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 정공 축적 영역은 상기 트랜치 게이트에서 멀어질수록 불순물 농도가 낮아지는 전력 반도체 소자.
  6. 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부에 형성되며, 상기 드리프트 영역의 불순물 농도보다 높은 불순물 농도를 가지는 제1 도전형의 정공 축적 영역;
    상기 정공 축적 영역의 상부에 형성되는 제2 도전형의 바디 영역;
    상기 바디 영역의 상부 내측에 형성되는 제1 도전형의 에미터 영역; 및
    상기 에미터 영역으로부터 상기 정공 축적 영역의 적어도 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층 및 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함하고,
    상기 트랜치 게이트를 높이에 따라, 상기 바디 영역과 대응되는 제1 게이트 부, 상기 정공 축적 영역과 대응되는 부분을 제2 게이트 부라고 할 때,
    상기 제2 게이트 부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께와 다른 전력 반도체 소자.
  7. 제6항에 있어서,
    상기 트랜치 게이트는 상기 드리프트 영역과 상기 정공 축적 영역이 접하는 부분까지 관입하여 형성되는 전력 반도체 소자.
  8. 제6항에 있어서,
    상기 제2 게이트 부의 게이트 절연층의 두께는 상기 제1 게이트부의 게이트 절연층의 두께보다 얇은 다른 전력 반도체 소자.
  9. 제6항에 있어서,
    상기 정공 축적 영역은 상기 트랜치 게이트에서 멀어질수록 불순물 농도가 낮아지는 전력 반도체 소자.
  10. 제6항에 있어서,
    상기 드리프트 영역의 하부에 형성되는 버퍼 영역을 더 포함하는 전력 반도체 소자.
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