KR20150056433A - 전력 반도체 소자 및 그 제조 방법 - Google Patents

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KR20150056433A
KR20150056433A KR1020140001516A KR20140001516A KR20150056433A KR 20150056433 A KR20150056433 A KR 20150056433A KR 1020140001516 A KR1020140001516 A KR 1020140001516A KR 20140001516 A KR20140001516 A KR 20140001516A KR 20150056433 A KR20150056433 A KR 20150056433A
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송인혁
박재훈
서동수
장창수
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Abstract

본 개시는 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판; 상기 베이스 기판의 타면에 형성된 제2 도전형의 반도체 기판; 상기 베이스 기판에 형성되며, 상기 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층; 상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층; 상기 웰 층을 포함하여 상기 베이스 기판의 일면으로부터 확산 층을 깊이 방향으로 관통하도록 형성된 트랜치; 상기 트랜치 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막; 및 상기 트랜치 내에 형성된 제1 전극;을 포함하고, 상기 확산 층의 불순물 도핑 농도의 횡 방향으로의 피크 지점은 상기 트랜치의 측면에 접하는 영역에 위치하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method of manufacturing the same}
본 개시는 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 다양한 형태의 IGBT(Insulated Gate Bipolar Transistor) 소자의 눈부신 발전으로 인해 어플리케이션이 가전용뿐만 아니라 대용량의 산업용 및 전기 자동차까지 매우 폭 넓게 이용되고 있다.
IGBT 소자의 가장 큰 장점은 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)와는 달리 바이폴라(Bipolar) 동작이라는 장점이 있으며, 이는 전도도 변조(Conductivity modulation) 현상을 일으켜 온 동작시 웨이퍼 원재료에 의해 좌우되는 직렬(Series) 저항을 줄일 수 있다.
특히, 직렬 저항을 감소시킴으로써 고내압 및 고전류 제품에 대해 MOSFET 보다 매우 낮은 순방향 도통 손실을 가져와 파워 손실(Power loss)를 줄일 수 있다.
따라서, 최근 IGBT 기술 동향은 전도도 변조 현상을 최대화할 수 있는 방향으로 기술이 개발 중에 있으며, 특히 정공을 축적시키는 기술에 대한 개발이 활발하게 이루어지고 있다.
IGBT 소자에서 정공은 p형의 콜랙터 층에서 주입되어, 에미터 층으로 가까이 갈수록 점차 소멸되므로, 에미터 층에 가까워질수록 도통 손실이 증가하게 된다.
이런 문제를 해결하기 위해 정공의 최종 이동 통로가 되는 트랜치와 트랜치 사이의 간격, 즉 메사(MESA) 영역의 폭을 줄여 정공의 이동을 제한하는 기술을 적용하고 있는 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1은 절연 게이트 바이폴라 트랜지스터에 관한 발명이다.
US 2011-0180813 A
본 개시의 일 측면은 전도도 변조 현상을 최대화할 수 있는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판; 상기 베이스 기판의 타면에 형성된 제2 도전형의 반도체 기판; 상기 베이스 기판에 형성되며, 상기 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층; 상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층; 상기 웰 층을 포함하여 상기 베이스 기판의 일면으로부터 확산 층을 깊이 방향으로 관통하도록 형성된 트랜치; 상기 트랜치 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막; 및 상기 트랜치 내에 형성된 제1 전극;을 포함하고, 상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 트랜치 하부면 사이의 영역에 위치하고, 상기 확산 층의 불순물 도핑 농도의 횡 방향으로의 피크 지점은 상기 트랜치의 측면에 접하는 영역에 위할 수 있다.
일 실시 예에 있어서, 상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 트랜치 하부면 사이의 영역에 위치할 수 있다.
일 실시 예에 있어서, 상기 웰 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 베이스 기판의 일면에 위치할 수 있다.
일 실시 예에 있어서, 상기 확산 층은 상기 트랜치의 중앙부를 기준으로 적어도 일측에 반원 형상으로 형성되며, 인접하는 확산 층과 접하여 하나의 층을 형성할 수 있다.
일 실시 예에 있어서, 상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층과 깊이 방향으로 이격되어 형성될 수 있다.
일 실시 예에 있어서, 높은 전류가 흐를 때에 상기 확산 층의 중앙부는 정공이 이동할 수 있는 경로가 형성될 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판; 상기 베이스 기판의 타면에 형성된 제2 도전형의 반도체 기판; 상기 베이스 기판에 형성되며, 상기 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층; 상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층; 상기 웰 층을 포함하여 상기 베이스 기판의 일면으로부터 확산 층을 깊이 방향으로 관통하도록 형성된 트랜치; 상기 트랜치 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막; 및 상기 트랜치 내에 형성된 제1 전극;을 포함하고, 상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 트랜치 하부면 사이의 영역에 위치할 수 있다.
본 개시의 또 다른 실시 예에 따른 전력 반도체 소자의 제조 방법은 일면 및 상기 일면에 대향하는 타면을 갖고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판을 준비하는 단계; 상기 베이스 기판의 일면에 트랜치 형성용 오픈부를 가지는 에칭 마스크를 형성하는 단계; 상기 베이스 기판의 일면으로부터 깊이 방향으로 상기 오픈부에 대응하는 1차 트랜치를 형성하는 단계; 상기 1차 트랜치에 제1 도전형의 불순물을 이온 주입하고, 주입된 불순물이 인접하는 다른 1차 트랜치 방향으로 확산되도록 열확산 처리를 수행하여 상기 드리프트 층보다 고농도의 불순물 농도를 가지는 제1 도전형의 확산 층을 형성하는 단계; 상기 1차 트랜치의 하부면으로부터 깊이 방향으로 연장되게 형성되며, 상기 확산 층을 관통하도록 2차 트랜치를 형성하여 최종 트랜치를 완성하는 단계; 및 상기 베이스 기판의 일면에 제2 도전형의 제2 도전형의 웰 층을 형성하는 단계;를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 확산 층의 불순물 도핑 농도의 횡 방향으로의 피크 지점은 상기 최종 트랜치의 측면에 접하는 영역에 위치할 수 있다.
또 다른 실시 예에 있어서, 상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 최종 트랜치의 하부면 사이의 영역에 위치할 수 있다.
또 다른 실시 예에 있어서, 상기 웰 층을 형성하는 단계는 상기 베이스 기판의 일면에 제2 도전형의 불순물을 주입하여, 상기 웰 층의 도핑 프로파일의 피크 지점이 상기 베이스 기판의 일면에 위치하도록 수행될 수 있다.
본 개시의 전력 반도체 소자 및 그 제조 방법은 제1 도전형의 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층을 트랜치의 사이에 형성하기 때문에, 정공의 이동을 제한함에 따라 전력 반도체 소자의 도통 손실을 줄일 수 있다.
본 개시의 전력 반도체 소자 및 그 제조 방법은 2차 트랜치 가공을 적용함에 따라, 제1 도전형의 확산 층의 불순물 도핑 농도의 두께 방향으로의 피크 지점이 웰 층과 이격되어 형성되기 때문에 IGBT(Insulated Gate Bipolar Transistor) 소자를 비롯한 전력 반도체 소자의 독작시에 문턱 전압의 변화 폭을 줄일 수 있다.
또한, 본 개시의 전력 반도체 소자 및 그 제조 방법은 제1 도전형의 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층의 불순물 도핑 농도의 폭 방향으로의 피크 지점은 상기 트랜치의 측면에 접하는 영역에 위치하기 때문에, 높은 전류가 흐를 때에 트랜치 사이의 중앙부에 정공이 이동할 수 있는 경로가 형성되어 래치-업에 우수한 특성을 가질 수 있다.
도 1 내지 도 6은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 도시한 것이다.
도 7은 도 6의 A-A`를 기준으로 한 영역별 도핑 프로파일을 도시한 것이다.
도 8은 확산 층의 불순물 농도에 따른 Vce(sat) 및 VGE(th)가 변화하는 것을 개략적으로 도시한 것이다.
도 9는 Vce의 변화에 따라 Ic를 측정한 그래프이다.
도 10은 전력 반도체 소자의 깊이 방향의 깊이에 따라 축적된 정공의 양의 시뮬레이션 결과를 도시한 그래프이다.
도 11은 도 6의 B-B`를 기준으로 한 영역별 도핑 프로파일을 도시한 것이다.
도 12는 도 6의 C의 확대도로서, 전력 반도체 소자가 온 동작할 때, 전자 전류 및 전공 전류의 흐름을 개략적으로 도시한 단면도이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도면에서 x방향은 횡 방향, y방향은 깊이 방향을 의미한다.
이하, 명확한 설명을 위해 전력 반도체 소자의 제조 방법부터 설명하도록 한다.
전력 반도체 소자의 제조 방법
도 1 내지 도 6은 본 개시의 실시 예에 의한 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 6을 참조하여 본 개시의 일 실시 예에 따른 전력 반도체 소자의 제조 방법에 대해 설명하도록 한다.
먼저, 도 1을 참조하면, 일면 및 상기 일면에 대향하는 타면을 갖고, 제1 도전형의 드리프트 층(120)으로 형성된 베이스 기판을 준비할 수 있다.
이 때, 드리프트 층(120)은 N-의 도전형을 가질 수 있으며, 이에 한정되지 않는다.
다음, 도 1을 참조하면, 베이스 기판의 일면에 트랜치 형성용 오픈부를 가지는 에칭 마스크(10)를 형성할 수 있다.
상기 에칭 마스크(10)은 산화물로 이루어 질 수 있다.
에칭 마스크(10)가 산화물로 이루어지기 때문에, 이 후에 이온 주입 및 열확산 공정을 수행하는 것이 가능할 수 있다.
또한, 에칭 마스크(10)가 산화 재질로 이루어지기 때문에, 하나의 에칭 마스크(10)를 이용하여 1차 및 2차 트랜치(130a, 130b)를 모두 가공할 수 있다는 효과를 기대할 수 있다.
다음 도 1을 참조하면, 베이스 기판의 일면으로부터 깊이 방향으로 오픈부에 대응되는 1차 트랜치(130a)를 형성할 수 있다.
다음, 도 2 및 도 3을 참조하면, 1차 트랜치(130a)에 이온 주입 및 열확산 처리를 수행하여 제1 도전형의 드리프트 층(120)보다 고농도의 제1 도전형의 확산 층(140)을 형성할 수 있다.
이 때, 제1 도전형의 확산 층(140)은 제1 도전형의 드리프트 층(120)보다 고농도로 형성될 수 있다.
예를 들어, 확산 층(140)은 N0의 도전형을 갖도록 형성될 수 있다.
확산 층(140)은 에칭 마스크(10)를 이용하여 1차 트랜치(130a)의 하부에만 형성되고, 전력 반도체 소자의 단부 영역에는 형성되지 않기 때문에 전력 반도체 소자의 내압 감소 등을 방지하여 전력 반도체 소자의 신뢰성을 향상시킬 수 있다.
다음 도 3을 참조하면, 1차 트랜치(130a)의 하부 면으로부터 깊이 방향으로 연장되게 형성되며, 제1 도전형의 확산 층(140)을 관통하도록 2차 트랜치(130b)를 형성하여, 최종 트랜치(도 6의 130)를 완성할 수 있다.
즉, 도 3에서 도시하는 바와 같이, 트랜치(130)는 2번의 트랜치 가공을 통해 형성될 수 있다.
또한, 상술한 이온 주입에 따른 제1 도전형의 확산 층(140)의 불순물 도핑 프로파일의 깊이 방향의 피크 지점은 웰 층(도 6의 170)의 하부면으로부터 2차 트랜치(130b)의 하부면 사이의 영역에 위치할 수 있다. 이에 대한 구체적인 사항은 후술하도록 한다.
제1 도전형의 확산 층(140)을 형성하는 공정에서 이온 주입시에 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점이 웰 층(도 6의 170) 이하에 형성되며, 2차 트랜치(130b)의 하부면을 벗어나지 않도록 고려하여야 한다.
도 3에 도시하는 바와 같이, 제1 도전형의 확산 층(140)은 1차 및 2차 트랜치(130a, 130b, 이하 130이라고 하기로 함)를 기준으로 적어도 일 측에 반원형으로 형성될 수 있다.
보다 상세히 설명하면, 도 2와 같이 1차 트랜치(130a) 하부면을 중심으로 원형 또는 타원형(1차 트랜치 영역을 제외한)과 같이 형성된 제1 도전형의 확산 층(140)이 2차 트랜치(130b)의 가공으로 인해 각각 반원 형상으로 형성될 수 있는 것이다.
즉, 도 2와 같이 상기 확산 층(140)은 인접하는 1차 및 2차 트랜치(130a, 130b)를 사이에 반원 형상으로 형성됨으로써, 반원이 서로 맞닿아 하나의 층을 형성할 수 있다.또한, 상술한 이온 주입에 따른 제1 도전형의 확산 층(140)의 불순물 도핑 프로파일의 횡 방향의 피크 지점은 제1 및 제2 트랜치(130a, 130b)의 측면에 접하는 영역에 위치하게 된다.
즉, 확산 층(140)의 불순물의 도핑 프로파일은 트랜치(130)에서 멀어질수록 점점 낮은 값을 가지게 된다.
따라서 인접하는 트랜치(130)의 사이의 중앙부에서 가장 낮은 불순물 농도 값을 가지게 된다. 이에 대한 구체적인 사항은 후술하도록 한다.
다음, 도 4에서 도시하는 바와 같이, 에칭 마스크(10)를 제거할 수 있다.
다음, 도 5에서 도시하는 바와 같이, 1차 및 2차 트랜치(130a, 130b)의 내벽을 포함하여 베이스 기판의 일면에 제1 절연막(160)을 형성할 수 있다.
이때, 제1 절연막(160)은 게이트 산화막(Gate Oxide)일 수 있으며, 이에 한정되지 않는다.
예를 들어 제1 절연막(160)은 SiO2일 수 있으나, 이에 한정되지 않는다.
다음, 도 6에서 도시하는 바와 같이, 1차 및 2차 트랜치(130) 내에 제1 전극(165)을 형성하고, 베이스 기판의 일면의 내측에 제2 도전형의 불순물을 주입하여 웰 층(170)을 형성할 수 있다.
웰 층(170)은 베이스 기판의 일면에 제2 도전형의 불순물을 주입하여, 상기 웰 층(170)의 도핑 프로파일의 피크 지점이 상기 베이스 기판의 일면에 위치하도록 수행될 수 있다.
제1 전극(165)은 게이트 전극일 수 있으며, 예를 들어, 폴리 실리콘일 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 3 및 도 4에서 도시하는 바와 같이 에칭 마스크(10)를 제거하는 단계 이후, 제1 절연막(160)을 형성하는 단계 이전에, 1차 및 2차 트랜치(130)의 내벽을 포함하여 베이스 기판 상에 제2 절연막(150)을 형성하고, 제2 절연막(150)을 제거할 수 있다.
이때, 제2 절연막(150)은 희생 산화막일 수 있다.
상기 희생 산화막의 생성 및 제거 공정은 1차 및 2차 트랜치(130) 영역을 부드럽게 연마하는 공정으로, 트랜치 가공 시 발생할 수 있는 크랙 및 결함들을 제거하여, 이후 발생할 수 있는 불량을 최소화하기 위한 공정이다.
도 6에서 도시하는 바와 같이, 1차 및 2차 트랜치(130)는 복수 개일 수 있다.
도 6을 참조하면, 전력 반도체 소자의 제조 방법은 제2 도전형의 웰 층(170)을 형성하는 단계 이후에, 제2 도전형의 웰 층(170)의 상부에 형성되며, 복수 개의 1차 및 2차 트랜치(130)의 양측 외벽에 각각 제2 전극 영역(190)을 형성하는 단계, 제2 도전형의 웰 층(170)의 상부에 형성되며, 제2 전극 영역(190) 사이에 제2 도전형의 웰 층(170)보다 고농도인 제2 도전형의 바디 영역(180)을 형성하는 단계, 베이스 기판의 일면 중에 1차 트랜치(130a) 상에 형성되며, 제1 절연막(160) 및 제1 전극(165)에 접촉되도록 제3 절연막(191)을 형성하는 단계 및 제3 절연막(191)을 포함하여 베이스 기판의 일면에 제2 전극(193)을 형성하는 단계를 포함할 수 있다.
상술한 제2 전극 영역(190)은 제1 도전형의 에미터 영역이고, 제2 전극(193)은 에미터 전극일 수 있다.
또한, 제2 전극 영역(190)은 확산 층(140)보다 고농도인 N+형일 수 있고, 바디 영역(180)은 웰 층보다 고농도인 P+형일 수 있으나, 이에 한정되지 않는다.
상기 제2 전극 영역(190)은 도 6과 같이 복수 개이며, 각각이 서로 이격된 형태로 형성될 수 있다.
다음, 도 6에서 도시하는 바와 같이, 베이스 기판의 깊이 방향을 기준으로 제1 도전형의 드리프트 층(120)의 하부면에 제2 도전형의 반도체 기판(110)을 형성할 수 있다.
상기 제2 도전형의 반도체 기판(110)은 실리콘 웨이퍼로 이루어질 수 있으며, 이에 한정되지 않는다.
전력 반도체 소자
도 6은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 구성을 개략적으로 도시한 단면도이다.
도 6에서 도시하는 바와 같이, 전력 반도체 소자(100)는 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층(120)으로 형성된 베이스 기판, 상기 베이스 기판에 형성되며, 상기 제1 도전형의 드리프트 층(120)보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층(140), 상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층(170), 상기 웰 층(170)을 포함하여 상기 베이스 기판의 일면으로부터 상기 확산 층(140)을 깊이 방향으로 관통하도록 형성된 트랜치(130), 상기 트랜치(130) 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막(160); 및 상기 트랜치 내에 형성된 제1 전극(165);을 포함할 수 있다.
한편, 또한 도 6 에서 도시하는 바와 같이, 제1 도전형의 확산층(140)은 트랜치(130)를 기준으로 양측에 각각 반원 형상으로 형성될 수 있다.
즉, 도 6와 같이 상기 확산 층(140)은 인접하는 트랜치(130)를 사이에 반원 형상으로 형성됨으로써, 반원이 서로 맞닿아 하나의 층을 형성할 수 있다.
또한, 제1 절연막(160)은 게이트 산화막(Gate Oxide)일 수 있다.
한편, 도 6에서 도시하는 바와 같이 트랜치(130)는 복수 개일 수 있다.
전력 반도체 소자(100)는 제2 도전형의 웰 층(170)의 상부에 형성되며, 복수 개의 트랜치(130)의 양측 외벽에 각각 형성되는 제2 전극 영역(190), 웰 층(170)의 상부에 상기 제2 전극 영역(190)의 사이에 형성되며, 상기 웰 층(170)보다 고농도의 불순물 농도를 가지는 제2 도전형의 바디 영역(180), 베이스 기판의 일면 중 트랜치(130) 상에 형성되며, 제1 절연막(160) 및 제1 전극(165)에 접촉되도록 형성된 제3 절연막(191) 및 제3 절연막(191)을 포함하여 베이스 기판의 일면에 형성된 제2 전극(193)을 더 포함할 수 있다.
상기 제2 전극 영역(190)은 제1 도전형의 에미터 영역이고, 제2 전극(193)은 에미터 전극일 수 있다.
도시하지 않았지만, 전력 반도체 소자(100)는 제2 도전형의 반도체 기판(110)의 하부면에 제3 전극(미도시)이 형성될 수 있다. 상기 제3 전극은 컬랙터 전극일 수 있으며, 제2 도전형의 반도체 기판(110)은 컬랙터 영역으로 동작될 수 있다.
도 7은 도 6의 A-A`에 따른 도핑 프로파일을 개략적으로 도시한 그래프이다. 도 7을 참조하여, 전력 반도체 소자(100)의 깊이 방향으로 도핑 프로파일에 대해 살펴보도록 한다.
도 7에서 볼 수 있듯이, 제1 도전형의 확산 층(140)의 불순물의 도핑 프로파일의 깊이 방향의 피크 지점(I)은 제2 도전형의 웰 층(170)의 이하 영역으로부터 트랜치(130)의 하부면의 사이의 영역에 위치할 수 있다.
이 때, 제1 도전형의 확산 층(140)의 불순물 도핑 농도의 깊이 방향의 도핑 농도의 피크 지점은 I 영역으로, 전력 반도체 소자의 깊이 방향을 기준으로 제2 도전형의 웰 층(170)으로부터 일정 거리 이격된 지점에 형성되기 때문에, 본 개시의 전력 반도체 소자는 동작 시에 Vce(sat) 감소에도 불구하고 문턱 전압(Threshold Voltage, VGE(th))의 변화 폭이 작다는 효과를 기대할 수 있는 것이다.
또한, 도 7을 참조하면, 웰 층(170)의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점(I`)은 베이스 기판의 일면에 위치하는 것을 알 수 있다.
도 7에서, 웰 층(170)의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점(I`)이 베이스 기판의 일면에 위치하기 때문에, N+형의 제2 전극 영역의 바로 아래에 웰 층(170)의 불순물 농도를 매우 높게 유지할 수 있다.
따라서, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 래치-업 저항을 낮출 수 있다.
즉, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 확산 층(140)의 불순물 도핑 농도의 깊이 방향의 도핑 농도의 피크 지점이 웰 층(170)으로부터 일정 거리 이격된 지점에 형성되기 때문에, 본 개시의 전력 반도체 소자는 동작시에 Vce(sat) 감소에도 불구하고 문턱 전압(Threshold Voltage, VGE(th))의 변화 폭이 작고, 동시에 웰 층(170)의 불순물 농도를 매우 높게 유지함으로써 래치-업 저항을 낮출 수 있다.
도 8은 확산 층(140)의 불순물 농도에 따른 Vce(sat) 및 VGE(th)가 변화하는 것을 개략적으로 도시한 것이다.
도 8을 참조하면, 본 개시의 일 실시 예에 따른 확산 층을 포함하는 전력 반도체 소자(Buried Hole Accumulation IGBT; BHA IGBT)의 경우, 확산 층(140)의 불순물 농도에 따른 VGE(th)의 변화 폭이 작지만, IEGT(Injection Enhancement Gate Transistor)의 경우에는 불순물 농도에 따라 VGE(th)의 변화폭이 매우 큰 것을 알 수 있다.
도 8에서 동작 전압(Saturation Voltage, Vce(sat))의 감소는 제1 도전형의 확산 층(140)의 불순물 농도의 증가를 의미하게 된다.
도 8에서 동작 전압(Saturation Voltage, Vce(sat))이 감소하여도, 본 개시의 일 실시 예에 따른 확산 층을 포함하는 전력 반도체 소자(BHA IGBT)의 VGE(th)의 변화폭이 크지 않기 때문에 확산 층(140)의 불순물 농도를 더욱 증가시킬 수 있다.
도 9는 Vce의 변화에 따라 Ic를 측정한 그래프이며, 도 10은 전력 반도체 소자의 깊이 방향의 깊이에 따라 축적된 정공의 양의 시뮬레이션 결과를 도시한 그래프이다.
도 9에서 보는 바와 같이, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 확산 층(140)의 불순물 농도가 높아, Vce(sat)이 낮은 것을 알 수 있다.
특히, IEGT나 일반적인 IGBT에 해당하는 non-IEGT의 경우, 본 개시의 일 실시 예에 따른 전력 반도체 소자에 비해 Vce(sat)이 매우 높은 것을 알 수 있다.
이와 동시에, 도 10에서 보는 바와 같이 축적된 정공의 양이 본 개시의 일 실시 예에 따른 전력 반도체 소자(BHA IGBT)가 IEGT나 일반적인 IGBT에 해당하는 non-IEGT 보다 매우 높은 것을 알 수 있다.
따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자는 전도도 변조 현상이 극대화되어 도통 손실을 최소화할 수 있다.
즉, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 확산 층(140)을 형성할 때, 종래에 비해 고농도의 불순물을 주입하는 것이 가능하며, 고농도의 불순물로 인해 정공의 이동을 제한함에 따라, 전력 반도체 소자의 스위칭 속도를 빠르게 하는 이점을 비롯하여 소자의 전체적인 동작을 향상시킬 수 있다.
도 11은 도 6의 B-B`의 불순물 농도를 개략적으로 도시한 그래프이다.
도 11을 참조하면, 확산 층(140)의 불순물 도핑 프로파일의 횡 방향의 피크 지점은 트랜치(130)의 측면에 접하는 영역에 위치하게 된다.
즉, 확산 층(140)의 불순물의 도핑 프로파일은 트랜치(130)에서 횡 방향으로 멀어질수록 점점 낮은 값을 가지게 된다.
따라서 확산 층(140)이 인접하는 트랜치(130)의 사이의 중앙부에서 가장 낮은 불순물 농도 값을 가지게 된다.
상술한 바와 같이 확산 층(140)이 인접하는 트랜치(130)의 사이의 중앙부에서 가장 낮은 불순물 농도 값을 가지기 때문에, 전력 반도체 소자의 온 동작 시에 높은 전류가 흐를 때에 정공이 이동할 수 있는 경로가 형성되어 래치-업에 우수한 특성을 가질 수 있다.
도 12는 전력 반도체 소자가 온 동작할 때, 전자 전류 및 전공 전류의 흐름을 개략적으로 도시한 단면도이다.
본 개시의 일 실시 예에 따른 베이스 기판의 하면에 제2 도전형의 불순물을 주입하여 제2 도전형의 반도체 기판(110)이 형성되기 때문에, 전력 반도체 소자는 하부로부터 pnpn 구조의 기생 싸이리스터를 가질 수 있다.
기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되자 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.
이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다
래치-업이 발생하는 원리에 대해 구체적으로 살펴보면, 전력 반도체 소자가 작동하면 전자 전류는 트랜치 측면에 형성되는 채널을 따라 a1과 같이 흐르게 된다.
정공 전류는 전자 전류에 이끌려, 전자 전류의 옆을 a2와 같이 흐르게 되며, 웰 층(170)의 접합면을 넘어 제2 전극(193)으로 흐르게 된다.
전자 전류가 채널을 따라 트랜치(130) 하단의 드리프트 층(120)으로 주입되어 이 영역의 전도도를 증가시키기 때문에 대부분의 정공 전류는 채널 하단의 웰 층(170)에 주입되어 제2 전극 영역(190)의 하단을 거쳐 에미터 금속층(160)으로 흐른다.
전력 반도체 소자에 더 높은 전류가 흘러 정공 전류가 증가되어 재2 전극 영역(190)의 하단(D)에서의 전압 강하가 제2 전극 영역(190) 및 웰 층(170)의 계면의 전위 장벽보다 커지면 접합이 순방향 바이어스가 되어 제2 전극 영역(190)에서 웰 층(170)으로 전자가 주입되고 N+형의 제2 전극 영역(190), P형의 웰 층(170), N-형의 드리프트 영역(120) 및 P형의 반도체 기판(110)으로 이루어지는 기생 npnp 싸이리스터가 동작된다.
따라서 정공 전류가 제2 전극 영역(190)의 하단에서 증가하는 것을 방지할 필요가 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 확산 층(140)이 인접하는 트랜치(130)의 사이의 중앙부에서 가장 낮은 불순물 농도 값을 가지기 때문에, 전력 반도체 소자의 온 동작시에 높은 전류가 흐를 때에 정공이 이동할 수 있는 경로(a3)가 형성되어 래치-업에 우수한 특성을 가질 수 있다.
즉, 전력 반도체 소자의 온 동작 시에 높은 전류가 흐를 때, 인접하는 트랜치(130)의 사이의 중앙부의 불순물 농도가 낮기 때문에 해당 부분으로 정공 전류가 흐를 수 있게 된다.
이에 따라 정공 전류가 제2 전극 영역(190)의 하단(D)으로 흐르는 것을 방지하여, 래치-업이 발생하는 것을 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 에칭 마스크
100: 전력 반도체 소자
110: 반도체 기판
120: 드리프트 층
130: 트랜치 또는 최종 트랜치
130a: 1차 트랜치
130b: 2차 트랜치
140: 확산 층
150: 제2 절연막
160: 제1 절연막
165: 제1 전극
170: 웰 층
180: 바디 영역
190: 제2 전극 영역
191: 제3 절연막
193: 제2 전극

Claims (11)

  1. 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판;
    상기 베이스 기판의 타면에 형성된 제2 도전형의 반도체 기판;
    상기 베이스 기판에 형성되며, 상기 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층;
    상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층;
    상기 웰 층을 포함하여 상기 베이스 기판의 일면으로부터 확산 층을 깊이 방향으로 관통하도록 형성된 트랜치;
    상기 트랜치 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막; 및
    상기 트랜치 내에 형성된 제1 전극;을 포함하고,
    상기 확산 층의 불순물 도핑 농도의 횡 방향으로의 피크 지점은 상기 트랜치의 측면에 접하는 영역에 위치하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 트랜치 하부면 사이의 영역에 위치하는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 웰 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 베이스 기판의 일면에 위치하는 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 확산 층은 상기 트랜치의 중앙부를 기준으로 적어도 일측에 반원 형상으로 형성되며, 인접하는 확산 층과 접하여 하나의 층을 형성하는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층과 깊이 방향으로 이격되어 형성되는 전력 반도체 소자.
  6. 제1항에 있어서,
    높은 전류가 흐를 때에 상기 확산 층의 중앙부는 정공이 이동할 수 있는 경로가 형성될 수 있는 전력 반도체 소자.
  7. 일면 및 상기 일면에 대향하는 타면을 가지고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판;
    상기 베이스 기판의 타면에 형성된 제2 도전형의 반도체 기판;
    상기 베이스 기판에 형성되며, 상기 드리프트 층보다 고농도의 불순물 농도를 갖는 제1 도전형의 확산 층;
    상기 베이스 기판의 일면의 내측에 형성되는 제2 도전형의 웰 층;
    상기 웰 층을 포함하여 상기 베이스 기판의 일면으로부터 확산 층을 깊이 방향으로 관통하도록 형성된 트랜치;
    상기 트랜치 내벽을 포함하여 상기 베이스 기판의 일면에 형성된 제1 절연막; 및
    상기 트랜치 내에 형성된 제1 전극;을 포함하고,
    상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 트랜치 하부면 사이의 영역에 위치하는 전력 반도체 소자.
  8. 일면 및 상기 일면에 대향하는 타면을 갖고, 제1 도전형의 드리프트 층으로 형성된 베이스 기판을 준비하는 단계;
    상기 베이스 기판의 일면에 트랜치 형성용 오픈부를 가지는 에칭 마스크를 형성하는 단계;
    상기 베이스 기판의 일면으로부터 깊이 방향으로 상기 오픈부에 대응하는 1차 트랜치를 형성하는 단계;
    상기 1차 트랜치에 제1 도전형의 불순물을 이온 주입하고, 주입된 불순물이 인접하는 다른 1차 트랜치 방향으로 확산되도록 열확산 처리를 수행하여 상기 드리프트 층보다 고농도의 불순물 농도를 가지는 제1 도전형의 확산 층을 형성하는 단계;
    상기 1차 트랜치의 하부면으로부터 깊이 방향으로 연장되게 형성되며, 상기 확산 층을 관통하도록 2차 트랜치를 형성하여 최종 트랜치를 완성하는 단계; 및
    상기 베이스 기판의 일면에 제2 도전형의 제2 도전형의 웰 층을 형성하는 단계;를 포함하는 전력 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 확산 층의 불순물 도핑 농도의 횡 방향으로의 피크 지점은 상기 최종 트랜치의 측면에 접하는 영역에 위치하는 전력 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 확산 층의 불순물 도핑 프로파일의 깊이 방향으로의 피크 지점은 상기 웰 층의 하부면으로부터 상기 최종 트랜치의 하부면 사이의 영역에 위치하는 전력 반도체 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 웰 층을 형성하는 단계는 상기 베이스 기판의 일면에 제2 도전형의 불순물을 주입하여, 상기 웰 층의 도핑 프로파일의 피크 지점이 상기 베이스 기판의 일면에 위치하도록 수행되는 전력 반도체 소자의 제조 방법.
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