KR20150061972A - 전력 반도체 소자 - Google Patents

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KR20150061972A
KR20150061972A KR1020130146404A KR20130146404A KR20150061972A KR 20150061972 A KR20150061972 A KR 20150061972A KR 1020130146404 A KR1020130146404 A KR 1020130146404A KR 20130146404 A KR20130146404 A KR 20130146404A KR 20150061972 A KR20150061972 A KR 20150061972A
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엄기주
송인혁
박재훈
장창수
오지연
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삼성전기주식회사
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Abstract

본 개시는 온-동작시에 형성되는 채널을 통해 전류가 흐르는 활성 영역; 상기 활성 영역의 주변에 형성되는 단부 영역; 상기 활성 영역에 형성되며, 일 방향으로 길게 형성되는 복수의 제1 트랜치; 및 상기 단부 영역에 형성되며, 일 방향으로 길게 형성되는 적어도 하나 이상의 제2 트랜치;를 포함하고, 상기 제2 트랜치는 상기 제1 트랜치에 비해 깊게 형성되는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 개시는 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
특히, 내압을 유지하기 위하여 IGBT의 동작시에 전류가 흐르는 활성 영역의 주위에 단부 영역을 형성시키게 된다.
전력 반도체 소자의 전체 크기는 한정되어 있기 때문에, 전력 반도체 소자에서 단부 영역이 증가하게 되는 경우에는 전력 반도체 소자의 활성 영역이 줄어들게 되므로 소자의 성능이 감소하게 된다.
따라서 전력 반도체 소자의 내압을 충분히 유지시킬 수 있으면서, 동시에 단부 영역의 크기를 줄일 수 있는 방안이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1에 기재된 발명은 접합 구조를 갖는 반도체 장치에 관한 발명으로써, 셀 영역의 내전압보다 높은 내전압을 갖는 주변 영역을 개시하고 있다.
한국 공개특허공보 제2006-0066655호
본 개시는 내압이 향상되고, 단부 영역의 크기가 작은 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 온-동작시에 형성되는 채널을 통해 전류가 흐르는 활성 영역; 상기 활성 영역의 주변에 형성되는 단부 영역; 상기 활성 영역에 형성되며, 일 방향으로 길게 형성되는 복수의 제1 트랜치; 및 상기 단부 영역에 형성되며, 일 방향으로 길게 형성되는 적어도 하나 이상의 제2 트랜치;를 포함하고, 상기 제2 트랜치는 상기 제1 트랜치에 비해 깊게 형성될 수 있다.
일 실시 예에 있어서, 상기 제2 트랜치는 상기 제1 트랜치에 비해 넓은 폭을 가질 수 있다.
일 실시 예에 있어서, 상기 제2 트랜치는 절연성 물질이 충전되어 형성될 수 있다.
일 실시 예에 있어서, 상기 제2 트랜치는 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 활성 영역의 상부에 형성되는 에미터 금속층을 더 포함하고, 상기 제2 트랜치는 상기 에미터 금속층과 동전위를 가질 수 있다.
일 실시 예에 있어서, 상기 제2 트랜치를 감싸도록 형성되는 제2 도전형의 전계 제한 영역을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 트랜치는 상기 활성 영역에서 멀어질수록 점점 깊이가 작아질 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 온-동작시에 형성되는 채널을 통해 전류가 흐르는 활성 영역; 상기 활성 영역의 주변에 형성되는 단부 영역; 상기 활성 영역에 형성되며, 상기 활성 영역의 채널의 하부에 형성되는 정공 축적 영역; 상기 활성 영역에 형성되며, 일 방향으로 길게 형성되는 복수의 제1 트랜치; 및 상기 단부 영역에 형성되며, 일 방향으로 길게 형성되는 적어도 하나 이상의 제2 트랜치;를 포함하고, 상기 제2 트랜치는 상기 제1 트랜치에 비해 깊게 형성될 수 있다.
다른 실시 예에 있어서, 상기 제2 트랜치는 상기 제1 트랜치에 비해 넓은 폭을 가질 수 있다.
다른 실시 예에 있어서, 상기 제2 트랜치는 절연성 물질이 충전되어 형성될 수 있다.
다른 실시 예에 있어서, 상기 제2 트랜치는 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 더 포함할 수 있다.
다른 실시 예에 있어서, 상기 활성 영역의 상부에 형성되는 에미터 금속층을 더 포함하고,
상기 제2 트랜치는 상기 에미터 금속층과 동전위를 가질 수 있다.
다른 실시 예에 있어서, 상기 제2 트랜치를 감싸도록 형성되는 제2 도전형의 전계 제한 영역을 더 포함할 수 있다.
다른 실시 예에 있어서, 상기 전계 제한 영역은 상기 활성 영역과 상기 단부 영역에 위치하는 정공 축적 영역의 적어도 일부를 덮도록 형성될 수 있다.
다른 실시 예에 있어서, 상기 제2 트랜치는 상기 활성 영역에서 멀어질수록 점점 깊이가 작아질 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 활성 영역에 형성되는 제1 트랜치보다 깊게 형성되며 단부 영역에 형성되는 제2 트랜치를 포함하기 때문에, 전력 반도체 소자가 블로킹 모드(blocking mode)로 작동하는 경우, 전계가 단부 영역에서 수직 방향으로 확장될 수 있도록 할 수 있다.
단부 영역에서 전계가 수직 방향으로 확장되며, 내압을 유지할 수 있기 때문에 단부 영역의 크기를 줄일 수 있다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
도 2 내지 7은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 다양한 실시 형태를 개략적으로 도시한 단면도이다.
도 8은 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
도 9 내지 14는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 다양한 실시 형태를 개략적으로 도시한 단면도이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도면에서 x는 폭방향, y는 길이 방향, z는 깊이 방향을 의미한다.
도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 사시도를 도시한 것이며, 도 2는 전력 반도체 소자(100)의 개략적인 실시 형태를 도시한 것이다.
우선 활성 영역(A)의 구조에 대해서 살펴보도록 한다.
상기 활성 영역(A)은 드리프트 영역(110), 바디 영역(120), 에미터 영역(130) 및 콜랙터 영역(150)으로 구성될 수 있다.
상기 드리프트 영역(110)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(110)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(110)은 하부에 버퍼 영역(111)을 더 포함할 수 있다.
상기 버퍼 영역(111)은 n형의 불순물을 상기 드리프트 영역(110)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역(111)은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역(111)이 형성되는 경우에는 상기 드리프트 영역(110)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(110)은 상부에 p형의 불순물을 주입하여 바디 영역(120)을 형성할 수 있다.
상기 바디 영역(120)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(110)과 pn 접합을 형성하게 된다.
상기 바디 영역(120)의 상면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(130)을 형성할 수 있다.
상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하여 상기 드리프트 영역(110)까지 제1 트랜치(140)가 형성될 수 있다.
즉, 상기 제1 트랜치(140)는 깊이 방향(z방향)으로 상기 에미터 영역(130)으로부터 상기 드리프트 영역(110)의 일부까지 관입하도록 형성될 수 있다.
상기 제1 트랜치(140)는 일 방향(y방향)으로 길게 형성될 수 있으며, 길게 형성된 방향에 수직한 방향(x방향)으로 일정한 간격을 가지며 배열될 수 있다.
상기 제1 트랜치(140)는 상기 드리프트 영역(110), 상기 바디 영역(120) 및 상기 에미터 영역(130)과 접하는 부분에 게이트 절연층(141)이 형성될 수 있다.
상기 게이트 절연층(141)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 트랜치(140)의 내부에는 도전성 물질(142)이 충전될 수 있다.
상기 도전성 물질(142)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질(142)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널(C)이 형성된다.
구체적으로, 상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 존재하는 전자가 상기 트랜치 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 트랜치 게이트(140)에 모여서 채널(C)이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치 게이트(140)가 전자를 끌어당겨 채널(C)이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(110)의 하부 또는 상기 버퍼 영역(111)의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(150)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(150)은 전력 반도체 소자에 정공을 제공할 수 있다.
전력 반도체 소자가 MOSFET인 경우에는 상기 콜랙터 영역(150)은 n형의 도전형을 가질 수 있다.
상기 에미터 영역(130) 및 상기 바디 영역(120)의 노출된 상면에는 에미터 금속층(180, 도 3 참조)이 형성될 수 있으며, 상기 콜랙터 영역(150)의 하면에는 콜랙터 금속층(미도시)이 형성될 수 있다.
다음으로 단부 영역(T)의 구조에 대해 설명하도록 한다.
상기 단부 영역(T)은 제2 트랜치(160)가 형성될 수 있다.
상기 제2 트랜치(160)는 상기 제1 트랜치(140)에 비해 깊게 형성될 수 있다.
즉, 상기 제2 트랜치(160)는 상기 제1 트랜치(140)보다 상기 드리프트 영역(110)을 더욱 깊이 식각하여 형성될 수 있다.
상기 제2 트랜치(160)가 상기 제1 트랜치(140)에 비해 깊게 형성되기 때문에, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 전계가 깊이 방향(z방향)으로 확장할 수 있게 된다.
즉, 전계가 수직 방향으로 확장하기 때문에, 종래의 전력 반도체 소자에 비해서 단부 영역의 폭을 좁힐 수 있고, 동시에 내압을 충분히 향상시킬 수 있다.
상기 제2 트랜치(160)는 내부에 절연성 물질을 충전하여 형성될 수 있다.
상기 절연성 물질은 실리콘 산화물 또는 실리콘 질화물일 수 있으나, 이제 제한되는 것은 아니다.
상기 단부 영역(T)에는 제2 도전형의 가드링(170)이 형성될 수 있다.
상기 가드링(170)은 폭 방향(x 방향)으로의 내압을 유지시켜줄 수 있다.
도 3은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)에 있어서, 상기 제2 트랜치(160)의 내부에 도전성 물질(162)이 충전된 실시 예의 개략적인 단면도를 도시한 것이다.
도 3을 참조하면, 상기 제2 트랜치(160)는 표면에 절연층(161)이 형성될 수 있으며, 내부에 도전성 물질(162)이 충전될 수 있다.
내부에 충전되는 도전성 물질(162)은 0V의 전계를 가지기 때문에 전계를 밀어낼 수 있다.
특히, 에미터 영역(130) 및 바디 영역(120)의 상면에 형성되는 에미터 금속층(180)을 더 포함하는 경우, 상기 에미터 금속층(180)과 상기 제2 트랜치(160)가 전기적으로 연결될 수 있다.
상기 에미터 금속층(180)과 상기 제2 트랜치(160)가 전기적으로 연결되는 경우에 상기 에미터 금속층(180)과 상기 제2 트랜치(160)는 동전위를 가지게 된다.
따라서 상기 제2 트랜치(160)을 더욱 용이하게 전계를 밀어낼 수 있다.
도 4은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)에 있어서, 상기 제2 트랜치(160)의 주위에 전계 제한 영역(171)이 형성된 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 4를 참조하면, 상기 제2 트랜치(160)의 주위에 p형의 불순물을 주입하여 전계 제한 영역(171)을 형성시킬 있다.
상기 전계 제한 영역(171)은 상기 트랜치를 식각한 후, 상기 트랜치에 절연성 물질이나 도전성 물질을 충전하기 전에 제2 도전형의 불순물을 주입하여 형성될 수 있다.
트랜치가 존재하는 경우, 트랜치의 형상으로 인해 트랜치의 하단부에 전계가 집중되는 경우가 있다.
따라서 상기 제2 트랜치(160)의 주위에 상기 전계 제한 영역(171)을 형성시킴으로써 상기 제2 트랜치(160)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
예를 들어, 상기 제2 트랜치(160)의 하단부에만 상기 전계 제한 영역(171)을 형성시켜 상기 제2 트랜치(160)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
도 5는 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(160)를 포함하는 전력 반도체 소자에 관한 것이다.
상기 제2 트랜치(160)가 2개 이상 형성되는 경우, 활성 영역(A)에서 멀어질수록 상기 제2 트랜치(160)의 깊이가 작아질 수 있다.
일반적으로 전계는 활성 영역(A)에서 멀어질수록 점차 약해지게 된다.
따라서 도 5와 같이, 상기 제2 트랜치(160)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(160)의 깊이가 작이지게 되는 경우, 보다 효과적으로 내압을 향상 및 유지시킬 수 있다.
도 6은 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(160)를 포함하는 전력 반도체 소자(100)에 관한 것으로, 상기 제2 트랜치(160)의 내부에 도전성 물질(162)이 충전된 실시 예의 개략적인 단면도를 도시한 것이다.
도 6을 참조하면, 상기 제2 트랜치(160)는 표면에 절연층(161)이 형성될 수 있으며, 내부에 도전성 물질(162)이 충전될 수 있다.
내부에 충전되는 도전성 물질(162)은 0V의 전계를 가지기 때문에 전계를 밀어낼 수 있다.
특히, 에미터 영역(130) 및 바디 영역(120)의 상면에 형성되는 에미터 금속층(180)을 더 포함하는 경우, 상기 에미터 금속층(180)과 상기 제2 트랜치(160)가 전기적으로 연결될 수 있다.
상기 에미터 금속층(180)과 상기 제2 트랜치(160)가 전기적으로 연결되는 경우에 상기 에미터 금속층(180)과 상기 제2 트랜치(160)는 동전위를 가지게 된다.
따라서 상기 제2 트랜치(160)을 더욱 용이하게 전계를 밀어낼 수 있다.
또한, 도 6에 도시된 바와 같이 상기 제2 트랜치(160)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(160)의 길이가 짧아지게 되는 경우, 보다 효과적으로 내압을 향상 및 유지시킬 수 있다.
즉, 상기 제2 트랜치(160)가 에미터 금속층(180)과 연결되어 동전위를 가지는 경우에 전계를 효율적으로 밀어내게 되는데, 상기 제2 트랜치(160)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(160)의 길이가 짧아지게 되기 때문에 전계가 확장할 수 있는 공간이 넓어져 내압이 향상될 수 있다.
도 7은 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(160)를 포함하는 전력 반도체 소자(100)에 관한 것으로, 상기 제2 트랜치(160)의 주위에 전계 제한 영역(171)이 형성된 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 7를 참조하면, 상기 제2 트랜치(160)의 주위에 p형의 불순물을 주입하여 전계 제한 영역(171)을 형성시킬 있다.
상기 전계 제한 영역(171)은 상기 트랜치를 식각한 후, 상기 트랜치에 절연성 물질이나 도전성 물질을 충전하기 전에 제2 도전형의 불순물을 주입하여 형성될 수 있다.
트랜치가 존재하는 경우, 트랜치의 형상으로 인해 트랜치의 하단부에 전계가 집중되는 경우가 있다.
따라서 상기 제2 트랜치(160)의 주위에 상기 전계 제한 영역(171)을 형성시킴으로써 상기 제2 트랜치(160)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
예를 들어, 상기 제2 트랜치(160)의 하단부에만 상기 전계 제한 영역(171)을 형성시켜 상기 제2 트랜치(160)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
또한, 상기 제2 트랜치(160)가 상기 활성 영역(A)에서 멀어질수록 형성되는 깊이가 작아지기 때문에, 전계가 완만하게 확장될 수 있도록 할 수 있으므로 내압을 향상시킬 수 있다.
도 8은 정공 축적 영역(212)이 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)의 개략적인 사시도를 도시한 것이며, 도 9는 그의 단면도를 개략적으로 도시한 것이다.
이하에서 설명하는 구성요소중 생략된 사항은 앞에서 설명한 것과 동일하다.
도 8 및 9를 참조하면, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)는 전력 반도체 소자(200)의 온 동작 시에 형성되는 채널의 하부에 형성되는 정공 축적 영역(212)을 포함할 수 있다.
상기 정공 축적 영역(212)은 n형의 불순물을 주입하여 형성될 수 있다.
상기 정공 축적 영역(212)은 드리프트 영역(210)의 불순물 농도보다 높을 수 있다.
상기 정공 축적 영역(212)이 높은 불순물 농도를 가지기 때문에, 상기 채널의 하부에 정공이 축적될 수 있다.
정공이 축적되는 경우, 해당 부분에서 전도도 변조 현상(Conductivity modulation)이 극대화되어 전력 반도체 소자(200)의 온전압이 낮아지게 될 수 있다.
하지만, 상기 정공 축적 영역(212)이 고농도의 n형의 불순물을 주입하여 형성되기 때문에, 종래에 p형의 가드링을 단부 영역에 형성시키 내압을 유지하는 방법을 사용하는 경우, 전력 반도체 소자의 내압이 감소하는 문제가 있었다.
즉, 활성 영역(A)과 단부 영역(T)의 사이에 위치하는 정공 축적 영역이 인접하는 p형의 가드링의 내압을 유지하는 효과를 약화시켜 내압이 나빠질 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(200)는 제2 트랜치(260)을 이용하여 내압을 유지하기 때문에 종래의 경우와 같이 가드링의 내압을 유지하는 효과가 감소하는 문제가 발생하지 않는다.
따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자(200)는 낮은 온전압을 가직면서, 동시에 높은 내압을 가질 수 있다.
특히, 상기 제2 트랜치(260)는 전계를 수직 방향으로 확장되도록 할 수 있으므로, 단부 영역(T)의 크기를 줄일 수 있다.
단부 영역(T)의 크기가 줄어들기 때문에, 전체 크기가 같은 전력 반도체 소자(200)에서 활성 영역(A)의 크기를 확장시킬 수 있기 때문에 전력 반도체 소자(200)의 성능이 향상될 수 있다.
도 10은 본 개시의 다른 실시 예에 따른 전력 반도체 소자(200)에 있어서, 상기 제2 트랜치(260)의 내부에 도전성 물질(262)이 충전된 실시 예의 개략적인 단면도를 도시한 것이다.
도 10을 참조하면, 상기 제2 트랜치(260)는 표면에 절연층(261)이 형성될 수 있으며, 내부에 도전성 물질(262)이 충전될 수 있다.
내부에 충전되는 도전성 물질(262)은 0V의 전계를 가지기 때문에 전계를 밀어낼 수 있다.
특히, 에미터 영역(230) 및 바디 영역(220)의 상면에 형성되는 에미터 금속층(280)을 더 포함하는 경우, 상기 에미터 금속층(280)과 상기 제2 트랜치(260)가 전기적으로 연결될 수 있다.
상기 에미터 금속층(280)과 상기 제2 트랜치(260)가 전기적으로 연결되는 경우에 상기 에미터 금속층(280)과 상기 제2 트랜치(260)는 동전위를 가지게 된다.
따라서 상기 제2 트랜치(260)을 더욱 용이하게 전계를 밀어낼 수 있다.
도 11은 본 개시의 일 실시 예에 따른 전력 반도체 소자(200)에 있어서, 상기 제2 트랜치(260)의 주위에 전계 제한 영역(271)이 형성된 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
도 11를 참조하면, 상기 제2 트랜치(260)의 주위에 p형의 불순물을 주입하여 전계 제한 영역(271)을 형성시킬 있다.
상기 전계 제한 영역(271)은 상기 트랜치를 식각한 후, 상기 트랜치에 절연성 물질이나 도전성 물질을 충전하기 전에 제2 도전형의 불순물을 주입하여 형성될 수 있다.
트랜치가 존재하는 경우, 트랜치의 형상으로 인해 트랜치의 하단부에 전계가 집중되는 경우가 있다.
따라서 상기 제2 트랜치(260)의 주위에 상기 전계 제한 영역(271)을 형성시킴으로써 상기 제2 트랜치(260)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
예를 들어, 상기 제2 트랜치(260)의 하단부에만 상기 전계 제한 영역(271)을 형성시켜 상기 제2 트랜치(260)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
특히, 상기 전계 제한 영역(271)은 상기 정공 축적 영역(212)의 일부를 덮도록 형성될 수 있다.
예를 들어, 상기 활성 영역(A)과 단부 영역(T)의 경계에 형성되는 정공 축적 영역(212)을 덮도록 형성될 수 있다.
따라서 상기 정공 축적 영역(212)으로 인한 전계 제한 영역(271)의 내압 유지 효과 감소를 최소화 할 수 있다.
도 12는 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(260)를 포함하는 전력 반도체 소자에 관한 것이다.
상기 제2 트랜치(260)가 2개 이상 형성되는 경우, 활성 영역(A)에서 멀어질수록 상기 제2 트랜치(260)의 깊이가 짧아질 수 있다.
일반적으로 전계는 활성 영역(A)에서 멀어질수록 점차 약해지게 된다.
따라서 도 12와 같이, 상기 제2 트랜치(260)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(260)의 길이가 짧아지게 되는 경우, 보다 효과적으로 내압을 향상 및 유지시킬 수 있다.
도 13은 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(260)를 포함하는 전력 반도체 소자(200)에 관한 것으로, 상기 제2 트랜치(260)의 내부에 도전성 물질(262)이 충전된 실시 예의 개략적인 단면도를 도시한 것이다.
도 13을 참조하면, 상기 제2 트랜치(260)는 표면에 절연층(261)이 형성될 수 있으며, 내부에 도전성 물질(262)이 충전될 수 있다.
내부에 충전되는 도전성 물질(262)은 0V의 전계를 가지기 때문에 전계를 밀어낼 수 있다.
특히, 에미터 영역(230) 및 바디 영역(220)의 상면에 형성되는 에미터 금속층(180)을 더 포함하는 경우, 상기 에미터 금속층(180)과 상기 제2 트랜치(260)가 전기적으로 연결될 수 있다.
상기 에미터 금속층(280)과 상기 제2 트랜치(260)가 전기적으로 연결되는 경우에 상기 에미터 금속층(280)과 상기 제2 트랜치(260)는 동전위를 가지게 된다.
따라서 상기 제2 트랜치(260)을 더욱 용이하게 전계를 밀어낼 수 있다.
또한, 도 13에 도시된 바와 같이 상기 제2 트랜치(260)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(260)의 길이가 짧아지게 되는 경우, 보다 효과적으로 내압을 향상 및 유지시킬 수 있다.
즉, 상기 제2 트랜치(260)가 에미터 금속층(280)과 연결되어 동전위를 가지는 경우에 전계를 효율적으로 밀어내게 되는데, 상기 제2 트랜치(260)가 활성 영역(A)에서 멀어짐에 따라 상기 제2 트랜치(260)의 길이가 짧아지게 되기 때문에 전계가 확장할 수 있는 공간이 넓어져 내압이 향상될 수 있다.
도 14은 활성 영역(A)에서 멀어질수록 깊이가 짧아지는 제2 트랜치(260)를 포함하는 전력 반도체 소자(200)에 관한 것으로, 상기 제2 트랜치(260)의 주위에 전계 제한 영역(271)이 형성된 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
도 14를 참조하면, 상기 제2 트랜치(260)의 주위에 p형의 불순물을 주입하여 전계 제한 영역(271)을 형성시킬 있다.
상기 전계 제한 영역(271)은 상기 트랜치를 식각한 후, 상기 트랜치에 절연성 물질이나 도전성 물질을 충전하기 전에 제2 도전형의 불순물을 주입하여 형성될 수 있다.
트랜치가 존재하는 경우, 트랜치의 형상으로 인해 트랜치의 하단부에 전계가 집중되는 경우가 있다.
따라서 상기 제2 트랜치(260)의 주위에 상기 전계 제한 영역(271)을 형성시킴으로써 상기 제2 트랜치(260)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
예를 들어, 상기 제2 트랜치(260)의 하단부에만 상기 전계 제한 영역(271)을 형성시켜 상기 제2 트랜치(260)의 하부에 전계가 집중되는 것을 막아, 내압을 향상시킬 수 있다.
또한, 상기 제2 트랜치(260)가 상기 활성 영역(A)에서 멀어질수록 형성되는 깊이가 작아지기 때문에, 전계가 완만하게 확장될 수 있도록 할 수 있으므로 내압을 향상시킬 수 있다.
특히, 상기 전계 제한 영역(271)은 상기 정공 축적 영역(212)의 일부를 덮도록 형성될 수 있다.
예를 들어, 상기 활성 영역(A)과 단부 영역(T)의 경계에 형성되는 정공 축적 영역(212)을 덮도록 형성될 수 있다.
따라서 상기 정공 축적 영역(212)으로 인한 전계 제한 영역(271)의 내압 유지 효과 감소를 최소화 할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
100: 전력 반도체 소자
110: 드리프트 영역
112: 정공 축적 영역
120: 바디 영역
130: 에미터 영역
140: 제1 트랜치
150: 콜랙터 영역
160: 제2 트랜치
170: 가드 링
171: 전계 제한 영역
180: 에미터 금속층

Claims (15)

  1. 온-동작 시에 형성되는 채널을 통해 전류가 흐르는 활성 영역;
    상기 활성 영역의 주변에 형성되는 단부 영역;
    상기 활성 영역에 형성되며, 일 방향으로 길게 형성되는 복수의 제1 트랜치; 및
    상기 단부 영역에 형성되며, 일 방향으로 길게 형성되는 적어도 하나 이상의 제2 트랜치;를 포함하고,
    상기 제2 트랜치는 상기 제1 트랜치에 비해 깊게 형성되는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 트랜치는 상기 제1 트랜치에 비해 넓은 폭을 가지는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 트랜치는 절연성 물질이 충전되어 형성되는 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 트랜치는 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 더 포함하는 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 활성 영역의 상부에 형성되는 에미터 금속층을 더 포함하고,
    상기 제2 트랜치는 상기 에미터 금속층과 동전위를 갖는 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 트랜치를 감싸도록 형성되는 제2 도전형의 전계 제한 영역을 더 포함하는 전력 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 트랜치는 상기 활성 영역에서 멀어질수록 점점 깊이가 작아지는 전력 반도체 소자.
  8. 온-동작시에 형성되는 채널을 통해 전류가 흐르는 활성 영역;
    상기 활성 영역의 주변에 형성되는 단부 영역;
    상기 활성 영역에 형성되며, 상기 활성 영역의 채널의 하부에 형성되는 정공 축적 영역;
    상기 활성 영역에 형성되며, 일 방향으로 길게 형성되는 복수의 제1 트랜치; 및
    상기 단부 영역에 형성되며, 일 방향으로 길게 형성되는 적어도 하나 이상의 제2 트랜치;를 포함하고,
    상기 제2 트랜치는 상기 제1 트랜치에 비해 깊게 형성되는 전력 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 트랜치는 상기 제1 트랜치에 비해 넓은 폭을 가지는 전력 반도체 소자.
  10. 제8항에 있어서,
    상기 제2 트랜치는 절연성 물질이 충전되어 형성되는 전력 반도체 소자.
  11. 제8항에 있어서,
    상기 제2 트랜치는 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 더 포함하는 전력 반도체 소자.
  12. 제11항에 있어서,
    상기 활성 영역의 상부에 형성되는 에미터 금속층을 더 포함하고,
    상기 제2 트랜치는 상기 에미터 금속층과 동전위를 갖는 전력 반도체 소자.
  13. 제8항에 있어서,
    상기 제2 트랜치를 감싸도록 형성되는 제2 도전형의 전계 제한 영역을 더 포함하는 전력 반도체 소자.
  14. 제13항에 있어서,
    상기 전계 제한 영역은 상기 활성 영역과 상기 단부 영역에 위치하는 정공 축적 영역의 적어도 일부를 덮도록 형성되는 전력 반도체 소자.
  15. 제1항에 있어서,
    상기 제2 트랜치는 상기 활성 영역에서 멀어질수록 점점 깊이가 작아지는 전력 반도체 소자.
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