CN114420744A - 一种利用自偏置mos钳位的具有晶闸管结构的igbt器件 - Google Patents

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Abstract

本发明涉及一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，其也可以被视为一种集成ETO器件。所述IGBT器件的体区由交替排列的多层P型掺杂层和N型掺杂层组成，并且相邻的同种导电类型掺杂区域由另一种导电类型掺杂区域完全隔离。本发明器件利用自偏置的MOS(Q2)钳位电场屏蔽层，使传统ETO的外置控制MOS(Q1、Q2)能够单片集成到器件内部，同时，与具有载流子存储层的IGBT相比，自偏置MOS(Q2)将本发明结构中MOS(Q1)的漏极电位钳位在较低水平，从而极大地提高载流子存储层的掺杂浓度阈值，降低器件的导通压降；并且，被钳位的MOS漏极电位能够降低新结构的饱和电流，进而增大新型器件的短路安全工作区。

Description

一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件
技术领域
本发明涉及半导体行业的功率半导体器件领域，提供一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，其也可以被视为一种集成ETO器件。
背景技术
IGBT是基础功率半导体器件之一，其折中了BJT的低导通压降和MOSFET快速开关的特点，因而被广泛应用于电力电子系统。
IGBT导通时由集电极注入大量非平衡载流子来形成电导调制效应以降低导通压降，在其关断时，漂移区中的大量非平衡载流子需要一段时间才能消失，从而降低IGBT的关断速度，增大了关断损耗。为了优化IGBT导通压降和关断损耗之间的折中关系，具有载流子存储层的IGBT[1]被提出，该结构通过高浓度的载流子存储层来提高IGBT发射极的注入效率，从而可以降低集电极的注入效率来获得相同的导通压降，并且低集电极注入效率降低了关断时间，进而优化了器件性能。但同时，过高的载流子存储层掺杂浓度会使得IGBT的耐压急剧下降，并且高发射极注入效率也会提高IGBT的饱和电流密度，进而减小器件的短路安全工作区。为了平衡过高掺杂浓度的载流子存储层在器件耐压时产生的正电荷，具有浮空P区电场屏蔽层的槽栅IGBT被提出[2]，该结构的浮空P区在器件耗尽时产生的负电荷可以平衡载流子存储层耗尽时产生的正电荷，有助于优化器件性能；但随着浮空P区与N型漂移区以及N型载流子存储层之间耗尽区的扩展，载流子存储层与浮空P区的电位仍会增加，这依旧限制了载流子存储层的掺杂浓度。为进一步限制浮空P区的电位，一种带有钳位MOS的具有载流子存储层的 IGBT被提出[3]。该结构通过自偏置的MOS限制了浮空P区的电位，进而限制了载流子存储层的电位，从而突破了载流子存储层掺杂浓度的限制，获得了更好的器件特性。但浮空P区与N型漂移区之间的横向耗尽仍会使载流子存储层的电位缓慢上升，载流子存储层的掺杂浓度仍然受限。因此IGBT的特性仍有较大的优化潜力。
发明内容
为此，本发明所要解决的技术问题在于克服现有的具有载流子存储层的槽栅IGBT中载流子存储层掺杂浓度受限的问题，进一步优化现有IGBT器件中导通压降和关断损耗之间的折中关系，并针对现有IGBT器件存在的饱和电流密度大、短路安全工作区较小的问题，提出一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件。
为解决上述技术问题，本发明提出了一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，所述IGBT器件的体区由交替排列的多层P型掺杂层和N型掺杂层组成，其中包括基区、载流子存储区、电场屏蔽层、漂移区和集电区，并且相邻的同种导电类型掺杂区域由另一种导电类型掺杂区域完全隔离。
在本发明的一个实施例中，所述IGBT器件由两种MOSFET控制，其中的MOSFET为金属-氧化物- 半导体场效应管，其中一种MOS(Q1)由外部驱动电路控制；另一种MOS(Q2)可以为自偏置开启也可以通过外部信号控制开启，其中，当钳位MOS(Q2)为自偏置开启时，其沟槽多晶硅连接阴极电极，当钳位MOS(Q2)为外部信号控制开启时，其沟槽多晶硅连接外部控制信号。
在本发明的一个实施例中，所述的MOS(Q1)由重掺杂发射区1，基区2，与重掺杂发射区1、基区2相连的阴极电极12，载流子存储层3以及被氧化层包裹的栅极多晶硅10构成，所述的MOS(Q2) 由钳位载流子存储层的电场屏蔽层6作为其发射区，基区5，漏极区2，与漏极区2相连的阴极电极 12以及被氧化层包裹的多晶硅沟槽13构成。两种控制MOS的数量可以根据需要的器件特性进行调整，例如增加Q1数量降低器件的导通压降，或增加Q2数量降低器件的饱和电流密度等。此处MOS数量对器件特性的影响只做举例，实际上，通过调整两种MOS的数量和比例可以对器件各项特性均起到一定的影响。
在本发明的一个实施例中，所述交替排列的P型掺杂区和N型掺杂区，包括载流子存储区3和5、电场屏蔽层6、漂移区7和集电区9构成了晶闸管结构。
在本发明的一个实施例中，所述的交替排列的P型掺杂区和N型掺杂区之间可以选择性增减缓冲层8、重掺杂发射区4调整寄生晶闸管各PN结的注入效率。
在本发明的一个实施例中，所述的基区2和发射区1不论其处于相同连接的沟槽还是不同连接的沟槽之间时，基区2和发射区1均可以与阴极连接获得电流导通能力，也可以通过绝缘材料将其与阴极隔离，使相邻沟槽起到dummy栅的作用。
在本发明的一个实施例中，所述的钳位MOS(Q2)的沟槽既可以与阴极相连或者与外部控制信号相连，也可以部分与阴极相连，部分与外部控制信号相连，而所述钳位MOS(Q2)的沟槽也可以不与任何电极相连，即其电位处于浮空状态。
本发明的上述技术方案相比现有技术具有以下优点：本发明所述的利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，在具有载流子存储层和假栅(Dummy Trench)的IGBT结构基础上在槽栅底部增加电场屏蔽层，并通过假栅形成钳位电场屏蔽层电位的自偏置MOS结构。此结构突破了载流子存储层掺杂浓度的限制，极大地提高了IGBT导通压降和关断损耗之间的折中关系；并且，得益于自偏置 MOS的钳位作用，沟道附近的漏极电位在高压下被钳位在较低电位，从而极大地降低了新型IGBT的饱和电流密度，提高了新器件的短路安全工作区。因此，本发明中的新型IGBT具有更好的导通压降和关断损耗之间的折中关系以及具有更低的饱和电流密度、更大的短路安全工作区。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明。
图1是本发明所述IGBT器件结构的纵向截面图；
图2是本发明所述IGBT器件第二种纵向截面图结构；
图3是本发明所述IGBT器件第三种纵向截面图结构；
图4是本发明所述IGBT器件第四种纵向截面图结构；
图5是本发明中一种槽栅分布的器件俯视图；
图6是本发明中另一种槽栅分布的器件俯视图；
图7是本发明结构的等效电路图。
在图1至图7中，1为开启MOS(Q1)的重掺杂发射区；2为开启MOS(Q1)的基区；3为载流子存储层；4为寄生晶闸管的重掺杂发射区；5为钳位MOS(Q2)的基区；6为钳位载流子存储层的电场屏蔽层；7为漂移区；8为缓冲层；9为集电区；10为栅极沟槽多晶硅；11为阳极电极；12为阴极电极；13为钳位MOS(Q2)的槽栅多晶硅。
具体实施方式
本实施例提供一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，所述IGBT器件的体区由交替排列的多层P型掺杂层和N型掺杂层组成，其中包括基区2、载流子存储区3和5、电场屏蔽层 6、漂移区7和集电区9，并且相邻的同种导电类型掺杂区域由另一种导电类型掺杂区域完全隔离。
下面结合附图对本发明作进一步说明：
如图1所示，这是实现本发明器件结构的纵向截面图。其结构可简单分为寄生晶闸管区、结构上表面的开启MOS(Q1)区、结构上表面的钳位MOS(Q2)区三部分。晶闸管区包括载流子存储层3(重掺杂发射区4)、电场屏蔽层6，漂移区7，设置在漂移区底部的缓冲层8，设置在缓冲层8下表面的集电区9，以及设置在集电区下表面的集电极电极11(阳极电极)。结构上表面的开启MOS(Q1)区由五部分构成，包括重掺杂发射区1，基区2，与1、2相连的发射极电极12(阴极电极)，载流子存储层3以及被氧化层包裹的栅极多晶硅沟槽10。结构上表面的钳位MOS(Q2)区由五部分构成，包括钳位载流子存储层的电场屏蔽层6作为其发射区，基区5，漏极区2，与2相连的阴极电极12以及被氧化层包裹的多晶硅沟槽13。其中，当沟槽多晶硅13连接阴极12时，MOS为自偏置开启；当沟槽多晶硅13连接外部控制信号时，为外部信号控制开启。
进一步地，通过在所述的交替排列的P型掺杂区和N型掺杂区之间增减缓冲层8、重掺杂发射区4可以调整寄生晶闸管各PN结的注入效率，得到图2-图4结构。
图2示出了本发明所述器件第二种纵向截面图结构。其与图1的主要区别在于没有缓冲层8，因此该结构会有更大的集电结注入效率，在减小了器件导通压降的同时会增加器件的关断时间。
图3示出了本发明所述器件第三种纵向截面图结构。其与图1的主要区别在于没有重掺杂发射区 4，因此该结构寄生晶闸管的发射结注入效率相对较小，会增加器件的导通压降，但同时此结构在制造时可以减少一次注入并减少一张掩膜板，具有更小的制造成本。
图4示出了本发明所述器件第四种纵向截面图结构，其与图1的主要区别在于没有重掺杂发射区 4和缓冲层8，结合图2和图3中的分析可知，此结构相较于图1结构会增加器件的关断时间，但会降低制造成本。
图5示出了利用本发明思想所构成的一种槽栅分布的器件俯视图，两种沟槽交替水平排列，分别与对应金属层相连并与另一种金属层相隔离。
图6示出了利用本发明思想所构成的另一种槽栅分布的器件俯视图，其与图5的主要区别在于槽栅使用了另一种排列方式。图5和图6中的钳位MOS的多晶硅沟槽13均与阴极电极12相连，构成自偏置MOS结构。但在实际使用中，所述的沟槽13既可以和阴极相连或者和外部控制信号相连，也可以部分与阴极相连部分与外部控制信号相连；所述的沟槽13也可以不与任何电极相连，即其电位处于浮空状态。本说明中仅示出了两种槽栅分布结构，但本结构通过简单布局可获得多种多样的槽栅分布结构，在本说明中不再穷举赘述。
此外，图1至图6中所述的基区2和发射区1不论其处于相同连接的沟槽还是不同连接的沟槽之间时，基区2和发射区1均可以与阴极连接获得电流导通能力，也可以通过绝缘材料将其与阴极隔离，使相邻沟槽起到dummy栅的作用。图7示出了本发明的等效电路图。Q1为开启MOS；Q2为钳位MOS； GTO为寄生晶闸管。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
[1]H.Takahashi,et al.“Carrier stored trench-gate bipolar transistor(CSTBT)-a novel power device for high voltage application”,in Proc.ISPSD,pp.349-352,1996.
[2]R.Y.Ma,et al.“Carrier stored trench-gate bipolar transistor withp-floating layer",Journal of Semiconductors,31.2(2010):024004
[3]P.Li,X.Lyu,J.Cheng,and X.Chen,“A low on-state voltage andsaturation current TIGBT with self-biased pMOS,”IEEE Electron Device Lett.,vol.37,no.11,pp.1470–1472, Nov.2016.

Claims (7)

1.一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，其特征在于，所述IGBT结构的体区由交替排列的多层P型掺杂层和N型掺杂层组成，其中包括基区2、载流子存储区3和5、电场屏蔽层6、漂移区7和集电区9，并且相邻的同种导电类型掺杂区域由另一种导电类型掺杂区域完全隔离。
2.根据权利要求1所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件，其特征在于：所述IGBT器件由两种MOSFET控制，其中MOSFET为金属-氧化物-半导体场效应管，其中一种MOS(Q1)由外部驱动电路控制；另一种MOS(Q2)可以为自偏置开启也可以通过外部信号控制开启。
3.根据权利要求2所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件中的控制MOS，其特征在于：所述的MOS(Q1)由重掺杂发射区1，基区2，与重掺杂发射区1，基区2相连的阴极电极12，载流子存储层3以及被氧化层包裹的栅极多晶硅沟槽10构成，所述的MOS(Q2)由钳位载流子存储层的电场屏蔽层6作为其发射区，基区5，漏极区2，与漏极区2相连的阴极电极12以及被氧化层包裹的多晶硅沟槽13构成；其中，当MOS(Q2)为自偏置开启时，沟槽多晶硅13连接阴极电极12；当MOS(Q2)为外部信号控制开启时，沟槽多晶硅13连接外部控制信号。
4.根据权利要求1所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件中的体区，其特征在于：所述交替排列的P型掺杂区和N型掺杂区，包括载流子存储区3、电场屏蔽层6、漂移区7和集电区9构成了晶闸管结构。
5.根据权利要求1所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件中的体区，其特征在于：所述的交替排列的P型掺杂区和N型掺杂区之间可以通过增加有缓冲层8、重掺杂发射区4调整寄生晶闸管各PN结的注入效率。
6.根据权利要求3所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件中的控制MOS，其特征在于：所述的基区2和发射区1不论其处于相同连接的沟槽还是不同连接的沟槽之间时，基区2和发射区1均可以与阴极连接获得电流导通能力，也可以通过绝缘材料将其与阴极隔离，使相邻沟槽起到dummy栅的作用。
7.根据权利要求3所述的一种利用自偏置MOS钳位的具有晶闸管结构的IGBT器件中的控制MOS，其特征在于：所述的沟槽13既可以和阴极相连或者和外部控制信号相连，也可以部分与阴极相连部分与外部控制信号相连，而所述的沟槽13也可以不与任何电极相连，即其电位处于浮空状态。
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