CN110137250B - 一种具有超低导通压降的高速igbt器件 - Google Patents

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Abstract

本发明涉及功率半导体领域，提供一种具有超低导通压降的高速IGBT器件，用以克服现有具有载流子存储层的槽栅IGBT导通压降高、关断速度低、短路安全工作区小以及栅驱动损耗大的问题。本发明IGBT器件通过使用相同的工艺掺杂在硅片表面集成两个串联二极管用于钳位P型电场屏蔽层的电位，从而CSL层的掺杂浓度可以提高3‑4个数量级；CSL层重掺杂极大地提高了IGBT发射极的电子注入效率，从而在较低的沟道密度情况下，极大地提高了IGBT的导通压降和关断损耗的折中关系；同时，由于二极管的钳位作用，使得IGBT的nMOS沟道附近的漏极在高压大电流下被钳位在较低的电压，从而使得新型IGBT的饱和电流密度很大程度地降低，从而提高了IGBT的短路安全工作区。

Description

一种具有超低导通压降的高速IGBT器件
技术领域
本发明涉及功率半导体领域，提供一种利用表面二极管钳位载流子层电位的载流子存储层的槽栅IGBT器件，具体为一种具有超低导通压降、低饱和电流密度和快速关断特性的IG BT器件。
背景技术
IGBT折中了BJT的低导通压降和MOSFET快速开关的特点，因而被广泛应用于电力电子系统。IGBT的设计难点在于其低导通压降、低关断损耗、高安全工作区以及低的栅驱动损耗的折中。由于IGBT导通时集电极向耐压区注入了大量非平衡载流子降低导通压降，其关断时，耐压区的少数载流子需要一段时间才能消失，从而使得IGBT关断速度较慢，关断损耗较高。通过提高沟道电流的密度可以降低导通压降，但是这将增大器件的饱和电流密度，不利于IGBT的短路安全工作区的提高；并且沟道密度的提高又增加了栅驱动损耗。
为了优化上述几个特性，具有载流子存储层(Carrier Stored Layer：CSL)的IGBT作为较为有效的技术方案被提出；如文献《H.Takahashi,et al.“Carrier stored trench-gate bipolar transistor(CSTBT)-a novel power device for high voltageapplication”,in Proc.ISPSD,pp.349-352,1996》，其结构如图1所示，该IGBT采用载流子存储层来提高IGBT发射极电子的注入效率，从而可以降低集电极的空穴的注入效率来获得相同的导通压降；这样，IGBT在关断时，由于集电极注入较低，空穴不会持续大量的注入，关断时间被大大降低；但是，该器件中CSL浓度不能过高，否者器件的击穿电压将急剧下降。为了提高对CSL的电场屏蔽作用，具有浮空P区电场屏蔽层的槽栅IGBT被提出；如文献《R.Y.Ma,et al.“Carrier stored trench-gate bipolar transistor with p-floatinglayer",Journal of Semiconductors,31.2(2010):024004》，其结构如图2所示，该结构可以使得CSL的浓度进一步提高，有助于优化器件性能；但是该器件的CSL的浓度仍然不能过高，不然IGBT的击穿电压将急剧降低，从而该结构的各项性能的进一步优化也受到了较大限制。又如文献《P.Li,M.F.Kong,X.B.C hen,“A novel diode-clamped CSTBT withultra-low on-state voltage and saturation current”,in Proc.ISPSD,pp.307-310,2016》中提出了一种在氧化层上制作多晶硅二极管来钳位P区电场屏蔽层的电位，从而突破了CSL浓度的限制，但是该结构与常规IGBT制作工艺不兼容，并且多晶硅的性质具有不确定性，通常还需要特殊的退火技术来提高其可靠性，甚至由于多晶二极管性能不均一，可能出现器件导通时电流不均匀而导致电流集中而烧毁。
发明内容
本发明的目的在于针对现有的具有载流子存储层的槽栅IGBT导通压降高、关断速度低、短路安全工作区小以及栅驱动损耗大的问题，提出一种新型的具有载流子存储层的槽栅IGBT；该新型槽栅IGBT和现有槽栅IGBT工艺完全兼容，无需任何多余工艺步骤和成本。通过使用相同的工艺掺杂在硅片表面集成两个串联二极管用于钳位P型电场屏蔽层的电位，从而CSL层的掺杂浓度可以提高3-4个数量级；CSL层重掺杂极大地提高了IGBT发射极的电子注入效率，从而在较低的沟道密度情况下，即降低了栅驱动损耗，极大地提高了IGBT的导通压降和关断损耗的折中关系；同时，由于二极管的钳位作用，使得IGBT的nMOS沟道附近的漏极在高压大电流下被钳位在较低的电压，从而使得新型IGBT的饱和电流密度很大程度地降低，从而提高了IGBT的短路安全工作区。
为实现上述目的，本发明采用的技术方案为：
一种具有超低导通压降的高速IGBT器件，其特征在于，所述IGBT器件包括：
N型耐压区1，N型耐压区下表面依次设置的N型半导体区2、P型集电极区3、集电极金属16，以及N型耐压区1上表面设置的元胞区和结终端区；
所述元胞区包括：设置于N型耐压区1上表面的外延层12，设置于外延层12内的第一P型基区、第二P型基区与第三P型基区，设置于第一P型基区下表面的第一N型载流子存储层，设置于第二P型基区下表面的第二N型载流子存储层，覆盖于第三P型基区、第二N型载流子存储层及部分第一N型载流子存储层下表面的P型电场屏蔽层11，以及深入P型电场屏蔽层11的槽栅；其中，所述槽栅由位于槽壁的栅介质层7与位于槽内的多晶硅栅8构成，且多晶硅栅8上表面设置栅极金属9；所述第一P型基区及其下表面的第一N型载流子存储层位于槽栅左侧，且第一N型载流子存储层与N型耐压区1相接触；所述第二P型基区及其下表面的第二N型载流子存储层位于槽栅右侧；所述第二P型基区与第三P型基区之间间隔有外延层12，且所述外延层下表面与第二N型载流子存储层相接触；所述第一P型基区内设置有相互邻接的第一N型重掺杂区和第一P型重掺杂区、且第一N型重掺杂区与槽栅相接触，所述第二P型基区内设置有相互独立的第二N型重掺杂区和第二P型重掺杂区，所述第三P型基区内设置有相互独立的第三N型重掺杂区和第三P型重掺杂区，所述第二P型基区与第三P型基区之间的外延层内设置有第四N型重掺杂区，所述第一P型重掺杂区和第一N型重掺杂区的上表面设置发射极金属10，所述第二N型重掺杂区上表面设置有发射极金属10、且第二N型重掺杂区不与槽栅相接触，所述第二P型重掺杂区与第三N型重掺杂区通过第一连接金属14相连，所述第三P型重掺杂区与第四N型重掺杂区6通过第二连接金属15相连；
所述结终端区包括：设置于N型耐压区1上表面的外延层12，以及若干个深入N型耐压区1的深槽；其中，每个深槽下方均设置有独立的P型电场屏蔽层11，且深槽之间的间距随距离元胞区的距离增大而增大。
进一步的，所述元胞区中，所述外延层与第三P型基区之间还设置有隔离区，所述隔离区与所述槽栅采用相同结构，由位于槽壁的栅介质层与位于槽内的多晶硅栅构成，且多晶硅栅与第一连接金属14相连、或者与第二连接金属15相连、或者不与任何区域相连。
进一步的，所述结终端区中，所述深槽由填充于槽内的填充介质17构成、或者由位于槽壁的栅介质层与位于槽内的多晶硅栅共同构成。
本发明IGBT器件的工作原理为：
当器件栅压关断时，随着集电极电压的升高，P型电场屏蔽层11的电位升高，当其电位达到1V左右时，耐压区产生的空穴电流将绝大部分流入P型电场屏蔽层11，然后通过两个串联二极管(由于串联二极管的电流能力很大，两个二极管不需要达到1.4V左右的正常开启电压即可流过耐压区产生的空穴电流)，最后流入所述第二N型重掺杂区上覆盖的发射极金属；从而P型电场屏蔽层11的电位将被两个串联二极管钳位在1V左右。随着集电极电位的进一步升高，N型耐压区1进一步产生的绝大部分空穴电流也不再流过由所述槽栅左侧的N型载流子存储层4和P型基区5构成的反偏PN结，所以，所述反偏PN结电位升高很慢，从而保证了集电极电压升高过程中，上述PN结不会提前击穿；所以，所述载流子存储层4的浓度可以被极大地提高；由于载流子存储层4浓度的提高，发射极电子的注入效率极大地提高，从而电子沟道的密度可以降低，那么IGBT的栅驱动损耗将降低；并且P型集电极区3的掺杂浓度也可以进一步降低，那么在关断过程中空穴的持续注入将被极大地降低，而靠近发射极一侧的过剩载流子则可以被耐压区的高电场快速抽取，所以本发明的IGBT可以实现超低导通压降的同时提高关断速度，降低关断损耗。
在栅压开启时，绝大部分的空穴电流也通过P型电场屏蔽层11和两个串联二极管流入所述第二N型重掺杂区上覆盖的发射极金属，此时两个串联二极管完全开启，所述P型电场屏蔽层11电位则被钳位在1.4V左右；这样所述槽栅左侧的载流子存储层4的电位也通过开启的n型沟道被钳位在很低的电位，从而可以使得IGBT的饱和电流密度极大地降低；低的饱和电流密度可以极大地提高IGBT的短路安全工作区。此外，所述第二N型重掺杂区不与槽栅相接触原因在于：如果第二N型重掺杂区与槽栅接触，那么当栅压为正时，第二P型基区和槽栅界面将形成n型沟道，该n型沟道将第二N型重掺杂区与第二N型载流子存储层连通，此时P型电场屏蔽层11的电位将通过第三P型基区、金属连接15、隔离外延层12、第二N型载流子存储层以及开启的n型沟道连接至零电位，此时P型电场屏蔽层电位过低，将导致第一N型载流子存储电位过低而使得MOS沟道的电子电流过小，从而导致导通压降增大。所以，所述第二N型重掺杂区不与槽栅相接触。同时，本发明的结终端则采用槽栅刻蚀的同一步工艺，在刻蚀出深槽后，采用和元胞区同一步离子注入形成P型电场屏蔽层11；相比于传统的单独使用一道掩膜版来实现结终端区深结扩散的P型离子注入，本发明的结终端使用和槽栅同一步的掩膜版和同一步的P型电场屏蔽层11的离子注入以形成深结，从而节约了一道单独掩膜版和离子注入的成本。
综上，本发明的有益效果在于：
本发明提供一种具有超低导通压降的高速IGBT器件，其元胞结构中，将P型电场屏蔽层11和第三P型基区连接在一起共同构成第二个二极管的阳极区域，第二个二极管和所述第一个二极管串联在一起，并且第一个二极管的阴极和发射极金属接在一起；进而P型电场屏蔽层11和两个串联二极管共同构成新型电场屏蔽结构。这样，所述P型电场屏蔽层11的电位在IGBT导通或者耐压时均可以被钳位在很低的电位，从而对载流子存储层4形成电场保护，防止载流子存储层电位过高，从而避免载流子存储层由于掺杂过高而使击穿电压下降；所以该结构的载流子存储层掺杂浓度可以极高，这样便可以在更小沟道密度(即更低栅驱动损耗)的情况下获得更优的导通压降和关断损耗的折中；而且，由于上述新型电场屏蔽层结构的引入，所述槽栅左侧的第一N型载流子存储层的电位在导通时很低，也就是构成IGBT的nMOS的沟道的漏极电位很低，从而其饱和电流密度很低，那么IGBT的短路安全工作区可以被极大地提高；并且，所述位于槽栅右侧的第二N型载流子存储层通过外延层与第三P型基区在表面用金属15短路在一起，在兼容现有工艺的同时，避免了该结构寄生的PNPN晶闸管开启而使器件失效或性能降低。
本发明的结终端结构相比于传统的场限环结构可以节约一道单独的掩膜版和离子注入的成本，从而提高IGBT芯片的性价比。
附图说明
图1为现有一种具有载流子存储层的槽栅IGBT结构示意图。
图2为现有一种具有浮空P区的载流子存储层的槽栅IGBT元胞结构示意图。
图3为本发明实施例1的具有载流子存储层的槽栅IGBT器件元胞和结终端结构示意图；
图4为本发明实施例2的具有载流子存储层的槽栅IGBT器件元胞和结终端结构示意图；
图5为本发明实施例3的具有载流子存储层的槽栅IGBT器件元胞和结终端结构示意图；
图6为本发明实施例4的具有载流子存储层的槽栅IGBT器件元胞和结终端结构示意图；
其中，1为轻掺杂N型耐压区、2为N型半导体区、3为P型集电极区、4为N型载流子存储层、5为P型基区、6为N型重掺杂区、7为二氧化硅栅介质层、8为多晶硅栅、9为栅极金属、10为发射极金属、11为P型电场屏蔽层、12为外延层、13为P型重掺杂区、14为第一连接金属、15第二连接金属、16为集电极金属、17为填充介质。
具体实施方式
下面结合附图和实施例对本发明做进一步详细说明。
实施例1
本实施例提供一种具有超低导通压降的高速IGBT器件，其元胞结构和结终端如图3所示，包括：轻掺杂N型耐压区1，N型耐压区下表面设置的N型半导体区2、构成电场终止层，N型半导体区2下表面设置的P型集电极区3，P型集电区3下表面覆盖的集电极金属16，以及N型耐压区1上表面设置的元胞区和结终端区；
所述元胞区包括：设置于N型耐压区1上表面的外延层12，设置于外延层12内的作为IGBT基区的第一P型基区、第二P型基区与第三P型基区，设置于第一P型基区下表面的第一N型载流子存储层，设置于第二P型基区下表面的第二N型载流子存储层，覆盖于第三P型基区、第二N型载流子存储层及部分第一N型载流子存储层下表面的P型电场屏蔽层11，以及深入P型电场屏蔽层11的槽栅；其中，所述槽栅由位于槽壁的二氧化硅栅介质层7与位于槽内的多晶硅栅8构成，且多晶硅栅8上表面设置栅极金属9；所述第一P型基区及其下表面的第一N型载流子存储层位于槽栅左侧，且第一N型载流子存储层与N型耐压区1相接触；所述第二P型基区及其下表面的第二N型载流子存储层位于槽栅右侧；所述第二P型基区与第三P型基区之间间隔有外延层12，且所述外延层下表面与第二N型载流子存储层相接触；所述第一P型基区内设置有相互邻接的作为IGBT发射极的第一N型重掺杂区和作为第一P型基区欧姆接触区的第一P型重掺杂区、且第一N型重掺杂区与槽栅相接触，所述第二P型基区内设置有相互独立的第二N型重掺杂区和第二P型重掺杂区，所述第三P型基区内设置有相互独立的第三N型重掺杂区和第三P型重掺杂区，所述第二P型基区与第三P型基区之间的外延层内设置有第四N型重掺杂区，所述第一P型重掺杂区和第一N型重掺杂区的上表面设置发射极金属10，所述第二P型重掺杂区和第二N型重掺杂区分别构成第一个二极管的阳极和阴极接触区、第一个二极管的阴极接触区(第二N型重掺杂区)上表面设置有发射极金属10且不与槽栅相接触，所述第三P型重掺杂区和第三N型重掺杂区分别构成第二个二极管的阳极和阴极接触区，所述第一个二极管的阳极接触区(第二P型重掺杂区)和所述第二个二极管的阴极接触区(第三N型重掺杂区)通过第一连接金属14相连，所述第二个二极管的阳极接触区13(第三P型重掺杂区)与第四N型重掺杂区6通过第二连接金属15相连；
所述结终端区包括：设置于N型耐压区1上表面的外延层12，以及若干个深入N型耐压区1的深槽；其中，每个深槽下方均设置有独立的P型电场屏蔽层11，且深槽之间的间距随距离元胞区的距离增大而增大；所述深槽和所述槽栅为同一步工艺刻蚀形成，且同样由位于槽壁的二氧化硅栅介质层7与位于槽内的多晶硅栅8构成。
实施例2
本实施例提供一种具有超低导通压降的高速IGBT器件，其元胞结构和结终端如图4所示，其与实施例1的区别在于：所述深槽由填充于槽内的填充介质17构成。
实施例3
本实施例提供一种具有超低导通压降的高速IGBT器件，其元胞结构和结终端如图5所示，其与实施例1的区别在于：所述元胞区中，所述外延层与第三P型基区之间还设置有隔离区，所述隔离区与所述槽栅采用相同结构，同样由位于槽壁的二氧化硅栅介质层7与位于槽内的多晶硅栅8构成，且多晶硅栅8与第一连接金属14相连、或者与第二连接金属15相连、或者不与任何区域相连。
实施例4
本实施例提供一种具有超低导通压降的高速IGBT器件，其元胞结构和结终端如图6所示，其与实施例2的区别在于：所述元胞区中，所述外延层与第三P型基区之间还设置有隔离区，所述隔离区与所述槽栅采用相同结构，同样由位于槽壁的二氧化硅栅介质层7与位于槽内的多晶硅栅8构成，且多晶硅栅8与第一连接金属14相连、或者与第二连接金属15相连、或者不与任何区域相连。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (3)

1.一种具有超低导通压降的高速IGBT器件，其特征在于，所述IGBT器件包括：
N型耐压区(1)，N型耐压区下表面依次设置的N型半导体区(2)、P型集电极区(3)、集电极金属(16)，以及N型耐压区(1)上表面设置的元胞区和结终端区；
所述元胞区包括：设置于N型耐压区上表面的外延层(12)，设置于外延层内的第一P型基区、第二P型基区与第三P型基区，设置于第一P型基区下表面的第一N型载流子存储层，设置于第二P型基区下表面的第二N型载流子存储层，覆盖于第三P型基区、第二N型载流子存储层及部分第一N型载流子存储层下表面的P型电场屏蔽层(11)，以及深入P型电场屏蔽层的槽栅；其中，所述槽栅由位于槽壁的栅介质层(7)与位于槽内的多晶硅栅(8)构成，且多晶硅栅上表面设置栅极金属(9)；所述第一P型基区及其下表面的第一N型载流子存储层位于槽栅左侧，且第一N型载流子存储层与N型耐压区(1)相接触；所述第二P型基区及其下表面的第二N型载流子存储层位于槽栅右侧；所述第二P型基区与第三P型基区之间间隔有外延层(12)，且所述间隔的外延层下表面与第二N型载流子存储层相接触；所述第一P型基区内设置有相互邻接的第一N型重掺杂区和第一P型重掺杂区、且第一N型重掺杂区与槽栅相接触，所述第二P型基区内设置有相互独立的第二N型重掺杂区和第二P型重掺杂区，所述第三P型基区内设置有相互独立的第三N型重掺杂区和第三P型重掺杂区，所述第二P型基区与第三P型基区之间的外延层内设置有第四N型重掺杂区，所述第一P型重掺杂区和第一N型重掺杂区的上表面设置发射极金属(10)，所述第二N型重掺杂区上表面设置有发射极金属、且第二N型重掺杂区不与槽栅相接触，所述第二P型重掺杂区与第三N型重掺杂区通过第一连接金属(14)相连，所述第三P型重掺杂区与第四N型重掺杂区(6)通过第二连接金属(15)相连；
所述结终端区包括：设置于N型耐压区(1)上表面的外延层(12)，以及若干个深入N型耐压区的深槽；其中，每个深槽下方均设置有独立的P型电场屏蔽层，且深槽之间的间距随距离元胞区的距离增大而增大。
2.按权利要求1所述具有超低导通压降的高速IGBT器件，其特征在于，所述元胞区中，所述外延层与第三P型基区之间还设置有隔离区，所述隔离区与所述槽栅采用相同结构，由位于槽壁的栅介质层与位于槽内的多晶硅栅构成，且多晶硅栅与第一连接金属相连、或者与第二连接金属相连、或者不与任何连接金属相连。
3.按权利要求1所述具有超低导通压降的高速IGBT器件，其特征在于，所述结终端区中，所述深槽由填充于槽内的填充介质(17)构成、或者由位于槽壁的栅介质层与位于槽内的多晶硅栅共同构成。
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