CN107170815A - 一种横向绝缘栅双极型晶体管 - Google Patents
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Abstract
本发明属于半导体功率器件技术领域，具体的说是涉及一种横向绝缘栅双极型晶体管。本发明在传统阳极短路LIGBT结构的基础上，在器件漂移区内集电极一端形成隔离介质槽，在隔离介质槽另一端形成集成PMOS结构，并使集成PMOS结构与阳极短路N+区串联，同时在集成PMOS结构的栅极和LIGBT器件的发射极之间引入集成电容结构。本发明结构通过集成PMOS和电容形成的自偏置效应，在导通状态下，具有与传统LIGBT相同的工作状况，具有相同的导通压降并且在导通过程中不存在负阻现象；在阻断状态下，具有更高的击穿电压；同时在关断过程中，具有更快的关断速度和更低的关断损耗。
Description
技术领域
本发明属于半导体功率器件技术领域，具体的说是涉及一种横向绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件，它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为中高功率电力电子领域的主流功率开关器件，广泛应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。国际知名半导体公司，如ABB，Infineon(IR)，ST，Renesas，Mitsubishi，FuJi等相继投入到IGBT的研发和制造中。近年来，作为功率电子学的热点领域，IGBT更是获得了美国、日本和欧洲等发达国家和地区的高度重视。
IGBT在导通过程中，电子经过MOS沟道进入N型漂移区中，从而引起P型集电区向漂移区注入大量的空穴。因此，处于开态的IGBT漂移区中存储有大量的过剩电子-空穴对，这些电子-空穴对形成电导调制效应，极大地降低了漂移区电阻，从而降低正向导通压降VCE。实际应用中，为减小开态损耗，总是希望VCE越低越好。但VCE越低意味着电导调制效应越强烈，漂移区中过剩的电子-空穴对越多，这些大量的电子-空穴对在IGBT关断过程中需要被全部抽取和复合，从而导致关断损耗EOFF增加。VCE与EOFF是IGBT的一组重要的折中关系，它直接关系到开态损耗与关断损耗的大小。IGBT每一代产品的更迭，其中都包含对该折中关系的优化。
目前，横向功率器件广泛采用绝缘层上硅(SOI)技术，以减小寄生电容、抑制衬底电流、消除衬底引起的闩锁效应等。其典型的制备工艺包括注氧隔离SIMOX技术、键合技术以及Smart-Cut技术等。横向IGBT(LIGBT)由于栅驱动功率小、电流处理能力强、易于集成的优点，广泛应用于功率集成IC(PICs)以及智能功率IC中，其基本结构如图1所示。由于关断过程需要抽取漂移区中的过剩载流子，导致其关断时间较长，关断损耗较大，限制了LIGBT在高频领域的应用。为改善LIGBT的VCE-EOFF折中关系，最有效的方法是在关断过程中增加电子抽取通路，以减小电流的下降时间，典型结构为阳极短路(SA-LIGBT)结构，如图2所示。然而，该结构在正向导通时，电子通过N+发射区5、P型体区4的表面沟道、低掺杂N型漂移区3、集电极N+区8到达集电极，形成寄生MOS结构，产生电子电流通路，会导致导通曲线呈现负阻现象，并减弱漂移区的电导调制效应，增大正向导通压降，不利于器件的实际应用。
发明内容
本发明的目的在于提供一种高速低损耗的横向绝缘栅双极型晶体管。本发明在传统阳极短路LIGBT结构的基础上，在器件漂移区内集电极一端形成隔离介质槽，在隔离介质槽另一端形成集成PMOS结构，并使集成PMOS结构与阳极短路N+区串联，同时在集成PMOS结构的栅极和LIGBT器件的发射极之间引入集成电容结构。本发明结构通过集成PMOS和电容形成的自偏置效应，在器件导通时，集成PMOS处于关断状态使阳极短路结构的电子电流通路被截断，并且集成PMOS与IGBT结构相互隔离，因此本发明结构具有与传统LIGBT相同的导通压降并且在导通过程中不存在负阻现象；在器件关断过程中，随着集电极电压的增加，利用集电极电压的变化以及集成PMOS和电容形成的自偏置效应使集成PMOS结构自动开启并导通，在集电极端形成电子电流通路，加快LIGBT内部的载流子抽取，从而提高器件的关断速度，降低器件的关断损耗；在阻断状态下，由于集电极为高电压集成PMOS结构开启，在集电极端形成阳极短路结构，减低了P型集电区8/低掺杂N型漂移区3/P型体区4形成的三极管的增益，从而进一步提高了器件的击穿电压。本发明结构不仅适用于N型LIGBT器件，也适用于P型LIGBT器件，仅需将结构中材料的掺杂类型进行N和P的互换。为了描述方便以下仅以N型LIGBT器件为例来说明。
本发明的技术方案是：如图3所示，一种横向绝缘栅双极型晶体管，包括从下至上依次层叠设置的衬底1、绝缘层2和N型低掺杂漂移区3；所述N型低掺杂漂移区3上层两侧分别具有P型体区4和N型缓冲区7，所述P型体区4上层具有相互并列设置的P+接触区6和N+发射区5，其中N+发射区5位于靠近N型缓冲区7的一侧，所述N型缓冲区7中具有相互并列设置的P型集电区8和高掺杂N+区9，其中P型集电区8位于靠近P型体区4的一侧；所述P+接触区6和部分N+发射区5上表面具有发射极金属电极130，所述P型体区4上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层110和位于第一栅介质层110上表面的第一多晶硅栅电极120构成，所述第一栅介质层110的下表面与部分N+发射区5上表面、P型体区4上表面和部分N型低掺杂漂移区3上表面接触；所述P型集电区8上表面具有集电极金属电极131，其特征在于，在所述N型缓冲区7远离P型体区4一侧的N型低掺杂漂移区3中具有隔离介质槽101，所述隔离介质槽101从上至下贯穿整个N型低掺杂漂移区3，所述隔离介质槽101一侧与N型缓冲区7和高掺杂N+区9相接触；所述隔离介质槽101另一侧的N型低掺杂漂移区3表面具有第一P型区11，第二P型区12和N+区10，所述第一P型区11与隔离介质槽101的侧面相接触，相互接触的第二P型区12和N+区10位于相对于第一P型区11的另一端，所述第二P型区12位于靠近第一P型区11的一侧；所述N+区10和部分第二P型区12上表面具有第一金属电极132，所述第一金属电极132与集电极金属电极131电气连接；所述隔离介质槽101表面、部分高掺杂N+区9表面和部分第一P型区11表面具有第二金属电极133；所述第一P型区11和第二P型区12之间的N型低掺杂漂移区3上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层111和位于第二栅介质层111上表面的第二多晶硅电极121构成，所述第二栅介质层111的下表面与部分第一P型区11上表面、N型低掺杂漂移区3上表面和部分第二P型区12上表面接触；所述第二多晶硅电极121和发射极金属电极130之间通过电容141电气连接。
上述方案为本发明总的技术方案，在上述方案中，可根据实际需要调节N型低掺杂漂移区3的浓度和厚度使N型低掺杂漂移区3在器件击穿之前全耗尽，并使隔离介质槽101两侧N型低掺杂漂移区3的浓度不同，使集成PMOS结构一侧的浓度大于IGBT侧的浓度，使隔离介质槽101集成PMOS结构一侧的击穿电压不小于IGBT侧的击穿电压；也可根据实际需要调节连接电容141的大小和介质层111的厚度和材料，以及介质层111下N型低掺杂漂移区3表面的浓度，使由N+区10、第二P型区12、介质层111、多晶硅电极121、N型低掺杂漂移区3以及第一P型区11形成的PMOS在器件的导通状态下关断，在器件关断过程中开启；还可调整第一P型区11，第二P型区12和N+区10的相对位置，使第一P型区11，第二P型区12和N+区10在垂直于水平方向的器件宽度方向排列，即由N+区10、第二P型区12、介质层111、多晶硅电极121以及第一P型区11形成的PMOS的沟道方向垂直于P型体区4形成的MOS沟道方向。还可根据实际需要器件的MOS沟道的宽度，使由N+区10、第二P型区12、介质层111、多晶硅电极121、N型低掺杂漂移区3以及第一P型区11形成的PMOS的沟道宽度小于P型体区4形成的MOS沟道的宽度。
进一步的，上述方案中，所述电容141可以通过表面布线时由多晶硅电极121和发射极金属电极130之间形成的寄生电容形成，也可通过在N型低掺杂漂移区3中或表面布线的金属层中通过集成电容形成，并且所述电容141在器件击穿之前不会击穿。
进一步的，如图4所示，由N+区10、第二P型区12、介质层111、多晶硅电极121、N型低掺杂漂移区3以及第一P型区11形成的PMOS形成在位于N型低掺杂漂移区3表面的N型阱区13中，N型阱区13的浓度大于N型低掺杂漂移区3的浓度。
进一步的，如图5所示，所述第一金属电极132与第二多晶硅电极121之间具有齐纳二极管151，其中齐纳二极管151的阴极接第一金属电极132和集电极金属电极131，齐纳二极管151的阳极接第二多晶硅电极121和电容141；所述齐纳二极管151的稳压值大于PMOS的阈值电压绝对值，并且所述齐纳二极管151通过多晶硅层集成在同一器件表面。
进一步的，所述集成齐纳二极管151由多个串联的集成二极管替代，二极管串的阳极接第一金属电极132和集电极金属电极131，阴极接第二多晶硅电极121和电容141；并且二极管串的开启电压值大于PMOS的阈值电压绝对值。
更进一步的，在二极管串的两端反并联一个集成齐纳二极管或二极管。
本发明中栅介质层110，介质层111的厚度和材料可以相同也可以不同，所用的材料可以是二氧化硅(SiO2)，也可以是三氧化二铝(Al2O3)，二氧化铪(HfO2)或者氮化硅(Si3N4)等高K材料；器件所用半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等予以实现。
本发明的有益效果是：在导通状态下，本发明结构具有与传统LIGBT相同的工作状况，具有相同的导通压降并且在导通过程中不存在负阻现象；在阻断状态下，具有更高的击穿电压；同时在关断过程中，具有更快的关断速度和更低的关断损耗。
附图说明
图1是传统的横向绝缘栅双极型晶体管示意图；
图2是传统的阳极短路横向绝缘栅双极型晶体管示意图；
图3是实施例1的结构示意图；
图4是实施例2的结构示意图；
图5是实施例3的结构示意图；
图1-图5中：1为P型衬底、2为氧化层、3为低掺杂N型漂移区、4为P型体区、5为N+发射区、6为高掺杂P+区、7为N型缓冲层、8为P型集电区、9为高掺杂N+区、10为高掺杂N+区、11为P型区、12为P型区、13为N型阱区、101为隔离介质槽、110为栅介质层、111为第一介质层、120为栅电极、121为多晶硅电极、130为发射极金属电极、131为集电极金属电极、132为第一金属电极、133为第二金属电极、141为电容、151为齐纳二极管。
图6是本发明提供的一种横向绝缘栅双极型晶体管制备工艺基本流程；
图7-图13是本发明提供的一种横向绝缘栅双极型晶体管制备过程中获得的器件结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行详细的描述。
实施例1
如图3所示，为本例的结构示意图，包括从下至上依次层叠设置的衬底1、绝缘层2和N型低掺杂漂移区3；所述N型低掺杂漂移区3上层两侧分别具有P型体区4和N型缓冲区7，所述P型体区4上层具有相互并列设置的P+接触区6和N+发射区5，其中N+发射区5位于靠近N型缓冲区7的一侧，所述N型缓冲区7中具有相互并列设置的P型集电区8和高掺杂N+区9，其中P型集电区8位于靠近P型体区4的一侧；所述P+接触区6和部分N+发射区5上表面具有发射极金属电极130，所述P型体区4上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层110和位于第一栅介质层110上表面的第一多晶硅栅电极120构成，所述第一栅介质层110的下表面与部分N+发射区5上表面、P型体区4上表面和部分N型低掺杂漂移区3上表面接触；所述P型集电区8上表面具有集电极金属电极131，其特征在于，在所述N型缓冲区7远离P型体区4一侧的N型低掺杂漂移区3中具有隔离介质槽101，所述隔离介质槽101从上至下贯穿整个N型低掺杂漂移区3，所述隔离介质槽101一侧与N型缓冲区7和高掺杂N+区9相接触；所述隔离介质槽101另一侧的N型低掺杂漂移区3表面具有第一P型区11，第二P型区12和N+区10，所述第一P型区11与隔离介质槽101的侧面相接触，相互接触的第二P型区12和N+区10位于相对于第一P型区11的另一端，所述第二P型区12位于靠近第一P型区11的一侧；所述N+区10和部分第二P型区12上表面具有第一金属电极132，所述第一金属电极132与集电极金属电极131电气连接；所述隔离介质槽101表面、部分高掺杂N+区9表面和部分第一P型区11表面具有第二金属电极133；所述第一P型区11和第二P型区12之间的N型低掺杂漂移区3上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层111和位于第二栅介质层111上表面的第二多晶硅电极121构成，所述第二栅介质层111的下表面与部分第一P型区11上表面、N型低掺杂漂移区3上表面和部分第二P型区12上表面接触；所述第二多晶硅电极121和发射极金属电极130之间通过电容141电气连接。
本例中所述N型低掺杂漂移区3在器件击穿之前全耗尽；所述第二多晶硅电极121的宽度小于0.5微米，与第一金属电极132和第二金属电极133的间距小于0.3微米；通过调节介质层111的厚度和材料，以及介质层111下N型低掺杂漂移区3表面的浓度，使由N+区10、第二P型区12、介质层111、多晶硅电极121、N型低掺杂漂移区3以及第一P型区11形成的PMOS器件的阈值电压为-3V-0V；并且通过调节电容141和PMOS器件的栅极电容值使集电极电压为母线电压时集电极金属电极131与多晶硅电极121的压差为5-15V。本例中所述电容141可以通过表面布线时由多晶硅电极121和发射极金属电极130之间形成的寄生电容形成，也可通过在N型低掺杂漂移区3中或表面布线的金属层中通过集成电容形成。
本例的工作原理为：
在阻断状态下，本例中发射极金属电极130和栅电极120接地，集电极金属电极131接高电压(母线电压)。此时，在器件表面通过PMOS器件的衬底(N型低掺杂漂移区3)、PMOS器件的栅极(多晶硅电极121)和电容141形成的集电极到发射极支路上，由电容141和PMOS器件栅极电容分压。通过调节PMOS的阈值电压以及电容141和PMOS器件的栅极电容值，使集电极金属电极131与多晶硅电极121的压差大于PMOS器件的阈值电压，并且通过电容141和PMOS器件介质层和面积的设计和优化，使电容141和PMOS器件不会在器件击穿之前提前击穿，此时PMOS器件开启，重掺杂N+区9通过金属电极133与PMOS的第一P型区11相连，通过金属电极133在N+区9和第一P型区11之间电子电流和空穴电流的转换，形成阳极短路结构，降低了P型集电区8/低掺杂N型漂移区3/P型体区4形成的三极管的增益，从而提高了器件的击穿电压。
在导通状态下，本例中发射极金属电极130接地，栅电极120和集电极金属电极131接高电平，此时P型体区4表面反型MOS沟道开启，N+发射区5向低掺杂漂移区3中注入电子，同时P型集电区8向低掺杂漂移区3中注入空穴，绝缘栅双极型晶体管导通。此时，由于集电极电压较低，在器件表面通过PMOS器件的衬底(N型低掺杂漂移区3)、PMOS器件的栅极(多晶硅电极121)和电容141形成的集电极到发射极支路上，由电容141和PMOS器件栅极电容分压获得的集电极金属电极131与多晶硅电极121的压差小于PMOS器件的阈值电压，PMOS处于关断状态，重掺杂N+区9与集电极金属电极131处于断开状态，并且由于隔离介质槽101的隔离作用，附加结构的存在不会影响器件的正向导通特性。因此，在导通状态下，本发明结构的工作状况与传统横向绝缘栅双极型晶体管相同，具有与传统LIGBT相同的导通压降并且在导通过程中不存在负阻现象。
在关断过程中，本例中发射极金属电极130接地，栅电极120电压由高电平逐渐降低，P型体区4表面MOS沟道截止，集电极金属电极131电压逐渐增加到母线电压。随着集电极金属电极131电压的增加，在器件表面通过PMOS器件的衬底(N型低掺杂漂移区3)、PMOS器件的栅极(多晶硅电极121)和电容141形成的集电极到发射极支路上，由电容141和PMOS器件栅极电容分压获得的集电极金属电极131与多晶硅电极121的压差逐渐增大。当集电极金属电极131的电压较低时，获得的集电极金属电极131与多晶硅电极121的压差较小，小于PMOS器件的阈值电压，PMOS器件未开启。通过调节PMOS的阈值电压以及电容141和PMOS器件的栅极电容值，当集电极金属电极131的电压继续增加到一定电压值时(小于或等于母线电压)，使随着集电极金属电极131电压的增加获得的集电极金属电极131与多晶硅电极121的压差大于PMOS器件的阈值电压，此时PMOS开启并导通，重掺杂N+区9通过金属电极133和PMOS的第一P型区11相连，通过金属电极133在N+区9和第一P型区11之间电子电流和空穴电流的转换，形成阳极短路结构，此时，漂移区中的电子由高掺杂N+区9抽取并经过金属电极133转换为空穴电流经PMOS漏极第一P型区11、栅介质层111下方的反型层、PMOS源极第二P型区12，最后到达集电极金属131。该过程完成了低掺杂N型漂移区3中电子的抽取，从而大大提高了LIGBT的关断速度，降低了关断损耗。
实施例2
如图4所示，本例与实施例1不同的地方在于，本例中与实施例1相比由N+区10、第二P型区12、介质层111、多晶硅电极121、N型低掺杂漂移区3以及第一P型区11形成的PMOS形成在位于N型低掺杂漂移区3表面的N型阱区13中，N型阱区13的浓度大于N型低掺杂漂移区3的浓度。因此，本例中PMOS器件的击穿电压可进一步提高，进一步改善了器件的击穿电压。
实施例3
如图5所示，本例与实施例2相比，在所述第一金属电极132与第二多晶硅电极121之间具有齐纳二极管151，其中齐纳二极管151的阴极接第一金属电极132和集电极金属电极131，齐纳二极管151的阳极接第二多晶硅电极121和电容141；所述齐纳二极管151的稳压值大于PMOS的阈值电压绝对值，并且小于PMOS器件介质层111的击穿电压值；所述齐纳二极管151通过多晶硅层集成在同一器件表面。齐纳二极管151进一步改善了对电容141的充放电速度，提高了LIGBT的关断速度，降低了关断损耗，并且改善了集成PMOS器件的可靠性。
本发明还给出了横向绝缘栅双极型晶体管制备工艺，基本工艺流程如图6所示，其基本工艺流程与传统LIGBT相同，不需要额外增加工艺过程。以200V N型横向绝缘栅双极型晶体管结构为例，说明其具体工艺步骤。首先选取合适的SOI材料，埋氧层厚度在0.5～1um之间、埋氧上硅厚度5～15um、电阻率5～10Ω·cm；在此基础上首先进行隔离介质槽101的刻蚀和填充，然后进行N buffer光刻、磷离子注入并高温推结形成N型缓冲层7和N型阱区13，N型缓冲层7和N型阱区13的厚度为1～3um；之后热氧化形成氧化层并进行多晶硅淀积并光刻、刻蚀形成LIGBT的栅介质层110、栅电极120、介质层111、多晶硅电极121，氧化层的厚度为50～100纳米，多晶层的厚度为0.5～1um，多晶层的掺杂浓度为1019～1020cm-3；完成多晶硅工艺后进行Pbody光刻和硼离子注入，形成P型体区4，P型体区4的厚度为1～3um；然后进行N+光刻和砷离子注入形成N+发射区5、重掺杂N+区9、N+区10；之后进行P+光刻和硼离子注入，形成高掺杂P+区6、第一P型区11、第二P型区12；随后进行P型集电区光刻和硼离子注入，形成P型集电区8；接着进行BPSG淀积、孔光刻、金属淀积并光刻、刻蚀形成金属互联、最后进行钝化处理。
Claims (5)
1.一种横向绝缘栅双极型晶体管，包括从下至上依次层叠设置的衬底(1)、绝缘层(2)和N型低掺杂漂移区(3)；所述N型低掺杂漂移区(3)上层两侧分别具有P型体区(4)和N型缓冲区(7)，所述P型体区(4)上层具有相互并列设置的P+接触区(6)和N+发射区(5)，其中N+发射区(5)位于靠近N型缓冲区(7)的一侧，所述N型缓冲区(7)中具有相互并列设置的P型集电区(8)和高掺杂N+区(9)，其中P型集电区(8)位于靠近P型体区(4)的一侧；所述P+接触区(6)和部分N+发射区(5)上表面具有发射极金属电极(130)，所述P型体区(4)上表面具有第一栅极结构，所述第一栅极结构由第一栅介质层(110)和位于第一栅介质层(110)上表面的第一多晶硅栅电极(120)构成，所述第一栅介质层(110)的下表面与部分N+发射区(5)上表面、P型体区(4)上表面和部分N型低掺杂漂移区(3)上表面接触；所述P型集电区(8)上表面具有集电极金属电极(131)，其特征在于，在所述N型缓冲区(7)远离P型体区(4)一侧的N型低掺杂漂移区(3)中具有隔离介质槽(101)，所述隔离介质槽(101)从上至下贯穿整个N型低掺杂漂移区(3)，所述隔离介质槽(101)一侧与N型缓冲区(7)和高掺杂N+区(9)相接触；所述隔离介质槽(101)另一侧的N型低掺杂漂移区(3)表面具有第一P型区(11)，第二P型区(12)和N+区(10)，所述第一P型区(11)与隔离介质槽(101)的侧面相接触，相互接触的第二P型区(12)和N+区(10)位于相对于第一P型区(11)的另一端，所述第二P型区(12)位于靠近第一P型区(11)的一侧；所述N+区(10)和部分第二P型区(12)上表面具有第一金属电极(132)，所述第一金属电极(132)与集电极金属电极(131)电气连接；所述隔离介质槽(101)表面、部分高掺杂N+区(9)表面和部分第一P型区(11)表面具有第二金属电极(133)；所述第一P型区(11)和第二P型区(12)之间的N型低掺杂漂移区(3)上表面具有第二栅极结构，所述第二栅极结构由第二栅介质层(111)和位于第二栅介质层(111)上表面的第二多晶硅电极(121)构成，所述第二栅介质层(111)的下表面与部分第一P型区(11)上表面、N型低掺杂漂移区(3)上表面和部分第二P型区(12)上表面接触；所述第二多晶硅电极(121)和发射极金属电极(130)之间通过电容(141)电气连接。
2.根据权利要求1所述的一种横向绝缘栅双极型晶体管，其特征在于，所述电容(141)可以通过表面布线时由多晶硅电极(121)和发射极金属电极(130)之间形成的寄生电容形成，也可通过在N型低掺杂漂移区(3)中或表面布线的金属层中通过集成电容形成，并且所述电容(141)在器件击穿之前不会击穿。
3.根据权利要求2所述的一种横向绝缘栅双极型晶体管，其特征在于，由N+区(10)、第二P型区(12)、介质层(111)、多晶硅电极(121)、N型低掺杂漂移区(3)以及第一P型区(11)形成的PMOS形成在位于N型低掺杂漂移区(3)表面的N型阱区(13)中，N型阱区(13)的浓度大于N型低掺杂漂移区(3)的浓度。
4.根据权利要求1～3所述的一种横向绝缘栅双极型晶体管，其特征在于，所述第一金属电极(132)与第二多晶硅电极(121)之间具有齐纳二极管(151)，其中齐纳二极管(151)的阴极接第一金属电极(132)和集电极金属电极(131)，齐纳二极管(151)的阳极接第二多晶硅电极(121)和电容(141)；所述齐纳二极管(151)的稳压值大于PMOS的阈值电压绝对值，并且所述齐纳二极管(151)通过多晶硅层集成在同一器件表面。
5.根据权利要求1～3所述的一种横向绝缘栅双极型晶体管，其特征在于，所述第一金属电极(132)与第二多晶硅电极(121)之间具有多个串联的集成二极管，所述集成二极管串的阳极接第一金属电极(132)和集电极金属电极(131)，阴极接第二多晶硅电极(121)和电容(141)；并且二极管串的开启电压值大于PMOS的阈值电压绝对值。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20190927 |