CN111769159A - 一种具有多晶硅电子通道的sa-ligbt器件 - Google Patents
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Abstract
本发明涉及一种具有多晶硅电子通道的SA‑LIGBT器件，属于半导体技术领域。该器件包括P型衬底、SOI隔离层、阴极、P+阴极、P‑body、N+电子发射极、栅极、栅氧化层、N型漂移区和阳极区域；阳极区域从左至右包括N‑buffer、P+阳极、阳极、多晶硅层、N+阳极和阳极，还包括设置在多晶硅层左/右侧下表面的浮空层，以及设置在多晶硅层下表面的二氧化硅隔离层，其中浮空层与二氧化硅隔离层左/右接触。本发明器件正向导通时，通过调节多晶硅层的掺杂浓度改变电子流动路径上的电阻，进而抑制snapback效应。关断时，漂移区中的大量电子可通过多晶硅层电子通道被N+阳极迅速抽取，有效降低了器件的关断损耗。
Description
技术领域
本发明属于半导体技术领域，涉及一种具有多晶硅电子通道的SA-LIGBT器件。
背景技术
绝缘栅双极性晶体管(Insulated Gate Bipolar Transistor，LIGBT)是一种MOSFET和BJT管相结合的双极性半导体功率器件，具有导通压降低、驱动功耗低和工作频率高等优点，被广泛应用于通信技术、新能源设备和各类消费电子领域，是电子电力系统的核心器件。其中LIGBT易于集成在Si基上，通常应用在SOI基的功率智能系统中，是双极性半导体器件的典型代表。
传统的LIGBT在导通时时有电子和空穴两种载流子参与导电。在关断时，储存在漂移区中的大量载流子会使晶体管产生较大的关断损耗，导致晶体管的关断速度减慢。阳极短路型绝缘栅双极性晶体管(Shorted Anode Insulated Gate Bipolar Transistor，SA-LIGBT)在传统LIGBT的基础上，引入了阳极短路结构N-collector。漂移区中的电子可通过N-collector被快速抽取，有效降低晶体管的关断损耗，加快了晶体管的关断时间。然而，N-collector的引入也会导致晶体管在导通时产生一个从单极性导电模式到双极性模式的转换，使晶体管产生一个电压回跳现象，即snapback效应。Snapback效应会使晶体管电流分布不均，严重影响器件工作的可靠性。
为了更好的促进SA-LIGBT的应用，需要对SA-LIGBT进行进一步改进，改进其结构，以避免snapback效应，提高器件的可靠性。
发明内容
有鉴于此，本发明的目的在于提供一种具有多晶硅电子通道的SA-LIGBT器件，降低器件的关断损耗。
为达到上述目的，本发明提供如下技术方案：
一种具有多晶硅电子通道的SA-LIGBT器件，从下至上包括P型衬底17、SOI隔离层16和顶层半导体区域；所述顶层半导体区域从左至右包括阴极1、P+阴极2、P-body 3、N+电子发射极4、栅极5、栅氧化层6、N型漂移区7和阳极区域；所述阳极区域从左至右包括N-buffer8、P+阳极9、阳极10、多晶硅层12、N+阳极14和阳极10，还包括设置在多晶硅层12左/右侧下表面的浮空层，以及设置在多晶硅层12下表面的二氧化硅隔离层15，其中浮空层与二氧化硅隔离层15左/右接触；
所述二氧化硅隔离层15上表面被多晶硅层12覆盖，下表面与SOI隔离层16接触，将N型漂移区7分为左右两个部分。
进一步，所述浮空层包括P型浮空层11或N型浮空层13，或两者同时存在；所述P型浮空层11设置在多晶硅层12左侧下表面；所述N型浮空层13设置在多晶硅层12右侧下表面。
进一步，所述P+阳极9和P型浮空层11之间间隔一段间距。
进一步，所述N型浮空层13和N+阳极14接触；阳极10分为两部分，分别位于P+阳极9和N+阳极14的正上方。
进一步，所述P型浮空层11为轻掺杂的P型半导体，且掺杂浓度根据需求调节。
进一步，所述N型浮空层13为轻掺杂的N型半导体，且掺杂浓度根据需求调节。
进一步，所述阴极1位于P+阴极2和N+电子发射极4的上方，栅极5位于栅氧化层6的上方；P+阴极2和N+电子发射极4均被P-body 3包围；P-body 3和阳极区域被N型漂移区7分离。
进一步，所述多晶硅层12的掺杂浓度根据需求调节。
进一步，所述阴极1和阳极10的材料为金属。
进一步，栅极5的材料为金属或多晶硅。
本发明的有益效果在于：本发明的SA-LIGBT器件具有以下优点：
1)在正向导通时，在单极性导电模式下，电子通过P型浮空层经多晶硅层流向N+阳极。通过调节P型浮空层和多晶硅层的掺杂浓度可以控制电子流动路径上的电阻，进而抑制传统SA-LIGBT带来的snapback效应。
2)在关断时，漂移区中的大量电子可通过电子路径：N-buffer/P型浮空层多晶硅层12/N型浮空层/N+阳极被阳极10迅速抽取，从而有效降低器件的关断损耗。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明实施案例1中LIGBT器件的结构示意图；
图2为本发明实施案例2中LIGBT器件的结构示意图；
图3为本发明实施案例3中LIGBT器件的结构示意图；
图4为传统阳极短路型LIGBT、分离阳极短路型LIGBT、介质隔离型LIGBT和实施例1的新结构LIGBT的正向导通特性对比图；
图5为实施案1中的新结构LIGBT在正向导通模式下的电流分布图，其中(a)为单极性导电模式，(b)为双极性导电模式；
图6为在不同的多晶硅层掺杂浓度下，实施案例1中的新结构LIGBT正向导通特性对比示意图；
图7为在不同的P型浮空层的掺杂浓度下，实施例1中的新结构LIGBT正向导通特性对比图；
图8为传统阳极短路型LIGBT、分离阳极短路型LIGBT、介质隔离型LIGBT和实施例1中的新结构LIGBT的关断特性对比图；
图9为在不同的多晶硅层掺杂浓度下，实施例1中的新结构LIGBT的关断特性对比图；
图10为仿真器件关断特性的测试电路图；
图11为实施例1中的新结构LIGBT的工艺流程设计图；
其中，1-阴极、2-P+阴极、3-P-body、4-N+电子发射极、5-栅极、6-栅氧化层、7-N型漂移区、8-N-buffer、9-P+阳极、10-阳极、11-P型浮空层、12-多晶硅层、13-N型浮空层、14-N+阳极、15-二氧化硅隔离层、16-SOI隔离层、17-P型衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1：
如图1所示，为本发明优选的一种具有多晶硅层电子通道的SA-LIGBT器件，从下至上包括P型衬底17、SOI隔离层16和顶层半导体区域。
P型衬底17、SOI隔离层16和N型漂移区7构成SOI结构。P型衬底17为P型半导体，其厚度和掺杂浓度有非常宽泛的选择。SOI隔离层16的材料为0.5μm到5μm的二氧化硅。N型漂移区7覆盖于SOI隔离层16的上方，厚度为25μm，长度为40μm；为了满足高耐压的要求，其掺杂浓度为14次方数量级。
顶层半导体区域从左至右包括阴极1、P+阴极2、P-body 3、N+电子发射极4、栅极5、栅氧化层6、N型漂移区7和阳极区域。顶层半导体区域位于SOI结构的上方，从左至右包括阴极1、P+阴极2、P-body 3、N+电子发射极4、栅极5、栅氧化层6、N型漂移区7和阳极区域。其中，P-body 3和阳极区域被N型漂移区7分离；P+阴极2和N+电子发射极4被P-body 3包围；阴极1、栅极5和栅氧化层6均位于器件表面，栅极5位于栅氧化层6的上方。P+阴极2为重掺杂的P型半导体，其纵向宽度为0.6μm，掺杂浓度为19～20次方数量级。N+电子发射极4为重掺杂的N型半导体，其纵向宽度为0.6μm，掺杂浓度为19～20次方数量级。P-body 3为厚度为6μm的P型掺杂半导体，掺杂浓度为16～17次方数量级；栅氧化层6的材料为25nm厚的二氧化硅。阴极1的材料为金属，栅极5的材料为金属或者多晶硅。
阳极区域从左至右包括N-buffer8、P+阳极9、阳极10、P型浮空层11、多晶硅层12、二氧化硅隔离层15、N型浮空层13、N+阳极14和阳极10。二氧化硅隔离层15上方与多晶硅层12接触，下方与SOI隔离层16接触，将N型漂移区7分为左右两个部分。多晶硅层12位于二氧化硅隔离层15表面，左侧与P型浮空层11接触，右侧与N型浮空层13接触。所述P+阳极9和P型浮空层11之间有一段间距。N型浮空层13和N+阳极14接触。阳极10分为两部分，分别位于P+阳极9和N+阳极14的正上方。
N-buffer 8为轻掺杂的N型半导体，厚度为2.6μm，掺杂浓度为5×1015cm-3。P+阳极9为重掺杂的P型半导体，其厚度为0.6μm，掺杂浓度为19次方数量级。P型浮空层11为轻掺杂的P型半导体，其厚度为0.6μm，掺杂浓度为16次方数量级。P+阳极9和P型浮空层11之间的间距为1μm。多晶硅层12的掺杂浓度有非常宽泛的选择，掺杂浓度可取13～20次方数量级。二氧化硅隔离层15的材料为宽1μm的二氧化硅。N型浮空层13为轻掺杂的N型半导体，其厚度为0.6μm，掺杂浓度为16次方数量级。N+阳极14为重掺杂的N型半导体，其厚度为0.6μm，掺杂浓度为19次方数量级。阳极10的材料为金属。
本实施例给出的SA-LIGBT器件，正向导通时，器件首先工作在只有电子导电的单极性导电模式。电子通过路径“N-buffer/P型浮空层/多晶硅层/N型浮空/N+阳极”流向阳极。控制P型浮空层和多晶硅层的掺杂浓度，可以控制电子路径上的电阻，进而抑制传统阳极短路型LIGBT带来的snapback效应；在关断模式下，漂移区中的大量电子可以通过路径“N-buffer/P型浮空层/多晶硅层/N型浮空/N+阳极”被N+阳极迅速抽取，有效降低器件的关断损耗，从而实现了导通压降和关断损耗之间的良好的折中关系。
实施例2：
如图2所示，为本发明优选的另一种具有多晶硅电子通道的SA-LIGBT器件，和实施例1相比较，本实施例中的LIGBT去掉了P型浮空层11，其余部分与实施例1相同。
和实施例1相比较，本实施例的优点在于：去掉P型浮空层相当于减少了一步离子注入工艺，可以减少工艺难度，并且在一定程度上加快了关断速度。缺点在于：缺少了P型浮空层形成的电子势垒会使电子路径上的电阻减小，snapback效应的抑制效果会变弱。在同等情况下，往往需要更低掺杂浓度的多晶硅层才能有效抑制snapback效应。并且，此时只能通过调节多晶硅层的电阻来调节电子路径上的电阻，导致对电子路径上的电阻的调控能力减弱，不利于器件结构参数的设计。
实施例3：
如图3所示，为本发明优选的另一种具有多晶硅电子通道的SA-LIGBT器件，和实施例1相比较，本实施例中的LIGBT去掉了N型浮空层13，其余部分与实施例1相同。
和实施例1相比较，本实施例的优点在于：去掉N型浮空层相当于减少了一步工艺步骤，可以简化器件的制造流程。缺点在于：N型浮空层是电子流动路径中的一部分，调节N型浮空层的掺杂浓度可以有效调节电子流动路径上的电阻。去掉N型浮空层之后将导致多晶硅层与N型漂移区直接接触。而受限于高耐压的要求，N型漂移区的掺杂浓度确定之后一般不能随意调节。缺少了一个电子路径电阻的可调参数，不利于优化器件正向导通和关断损耗之间的折中关系。
仿真实验：
借助TCAD MEDICI仿真软件，对传统阳极短路型LIGBT，分离阳极短路型LIGBT，介质隔离型LIGBT和实施例1中的新结构LIGBT进行仿真比较。其中，所有器件的漂移区厚度均为25μm，长度为40μm。分离阳极短路型LIGBT的P+阳极和N+阳极之间的间距为20μm。介质隔离型LIGBT的介质隔离层深度为3μm。除此之外，仿真过程中四种器件的其他结构参数均保持一致。仿真过程中载流子寿命为10μs，环境温度为300k。
图4展示了传统阳极短路型LIGBT、分离阳极短路型LIGBT、介质隔离型LIGBT和实施例1中的新结构LIGBT的正向导通特性对比图。从图4中可以看出，传统阳极短路型LIGBT的回跳电压Vsb最大，snapback现象最严重；介质隔离层LIGBT在介质层深度等于3μm时仍然存在轻微的snapback现象。对于分离阳极短路型LIGBT，当P+阳极和N+阳极之间的间距大于20μm时才能有效抑制snapback效应，这会导致芯片面积的浪费。对于实施案例1中的新结构LIGBT，snapback现象已经完全消失。这是由于多晶硅层呈现高阻态，降低多晶硅的掺杂浓度可以有效增大电子流动路径上的电阻，从而抑制snapback效应。此外，调节P型浮空层和N型浮空层的掺杂浓度也可以起到调节电子路径电阻的作用，有利于权衡器件正向导通和关断损耗之间的折中关系。
图5给出了实施例1中的新结构LIGBT在正向导通模式下的电流分布图，其中(a)为单极性导电模式，(b)为双极性导电模式。从图5(a)可以看出，在单极性导电模式下，电子电流经沟道流向N型漂移区，再通过路径“N-buffer/P型浮空层/多晶硅层/N型浮空层/N+阳极”流向阳极。此时P+阳极没有注入空穴，器件中只有电子参与导电，电流密度较低。当阳极电压偏压大于0.7V时，P+阳极/N-buffer结导通，P+阳极开始向N型漂移区中注入空穴。器件进入双极性导电模式，如图5(b)所示。此时通过P+阳极的空穴电流占主导地位，电流密度随阳极电压呈指数增长模式。
图6给出了在不同的多晶硅层12掺杂浓度下的实施例1中的新结构LIGBT正向导通特性对比示意图。从图6中可以看出，当多晶硅层的掺杂浓度NS＝1×1018cm-3时，snapback现象最严重。随着多晶硅层的掺杂浓度逐渐增大，snapback现象逐渐减弱。当NS＝1×1015cm-3时，snapback现象已经完全消失。因为多晶硅层的掺杂浓度直接决定了其电阻值的大小，掺杂浓度越低，多晶硅层的电阻也就越高。降低其掺杂浓度可以有效增加电子流动路径上的电阻，阻碍电子流向N+阳极，在一定程度上增加了阳极短路电阻。因此可以看出，调节多晶硅层的掺杂浓度是抑制snapback效应的一种有效手段。
图7展示了在不同的P型浮空层的掺杂浓度下，实施例1中的新结构LIGBT正向导通特性对比图。从图7中可以看出，，当P型浮空层的掺杂浓度Np＝9×1015cm-3时，曲线中出现了明显的snapback现象。当Np增加到1×1016cm-3时，snapback现象有了明显的减弱现象。直至Np为1.1×1016cm-3时，snapback现象完全消失。这是因为P型浮空层与N-buffer构成了一个PN结。PN间形成的内建电场形成了一个电子势垒，对通过的电子电流产生阻挡作用。根据PN结的相关理论可知，电子势垒的高度会随着P型浮空层掺杂浓度的增大而增大。故提高Np的值会增加电子流动路径上的电阻，阻碍电子流向N+阳极，有利于抑制snapback效应。综上，多晶硅层和P型浮空层的掺杂浓度都是影响电子路径上的合理电阻的重要参数，合理调节二者的大小有利于实现器件正向导通和关断损耗之间良好的折中关系。
图8展示了传统阳极短路型LIGBT、分离阳极短路型LIGBT、介质隔离型LIGBT和实施例1中的新结构LIGBT的关断特性对比图。其中，模拟关断过程的测试电路如图10所示；关断时间Toff指的是器件的阳极电流密度从90％IA下降到10％IA所用的时间。从图8中可以看出，传统阳极短路型LIGBT的关断时间最短，只有140ns。分离阳极短路型LIGBT的关断时间最长，约为490ns。这是因为分离阳极短路型LIGBT的P+阳极和N+阳极之间有一段间距，二者之间是高阻的漂移区。关断时，漂移区中的电子需要经过更长的路径才能被N+阳极抽取，导致器件具有较大的关断损耗。介质隔离型LIGBT的关断时间略短于分离阳极短路型LIGBT，为460ns。因为介质隔离型LIGBT的P+阳极和N+阳极之间存在隔离层，关断时，电子须绕过隔离层才能被N+阳极抽取。这同样延长了电子的抽取路径，导致器件的关断时间变长。实施案例1中新结构LIGBT的关断时间为230ns，其关断性能优于分离阳极短路型LIGBT和介质隔离型LIGBT。因为“N-buffer/P型浮空层/多晶硅层/N型浮空层”构成了一条高速的电子抽取通道，关断时，漂移区的电子可通过电子通道被N+阳极迅速抽取。此外，调整P型浮空层、多晶硅层和N型浮空层的相关结构参数可以有效改变电子通道的电阻，优化器件的关断性能。
图9给出了在不同的多晶硅层掺杂浓度NS下，实施案例1中的新结构LIGBT的关断特性对比图。可以看出，当NS＝1×1015cm-3时，器件的关断时间最长，为460ns。当NS由1×1015cm-3增加到1×1016cm-3时，关断时间Toff从460ns减小到210ns，变化较为明显。因为提高多晶硅的掺杂浓度可以降低关断时电子抽取路径的电阻，有利于降低器件的关断损耗。当NS从1×1016cm-3增加到1×1017cm-3时，Toff由210ns下降到170ns；而当NS继续增加到1×1018cm-3时，器件的关断时间几乎不发生变化了。说明当NS达到1×1017cm-3时，多晶硅层的掺杂浓度对关断时间的影响已经可以忽略不计了，继续通过调整NS来提高关断速度已经意义不大。此时需要考虑调节P型浮空层或N型浮空层的掺杂浓度来优化关断速度。
图11给出了实施案例1中的新结构LIGBT的工艺流程设计图。整个工艺流程可分为如下八个步骤：(1)通过刻蚀和淀积工艺形成SOI结构和隔离层；(2)通过P型杂质离子注入，推结形成P-body；(3)两步离子注入工艺分别形成P+阴极和N+电子发射极；(4)通过两步离子注入工艺分别形成P+阳极和N+阳极；(5)通过两步离子注入工艺分别形成P型浮空层和N型浮空层；(6)通过N型杂质离子注入形成N-buffer；(7)淀积二氧化硅形成栅氧化层，并放置阴极金属和阳极金属；(8)淀积多晶硅并掺杂以形成多晶硅栅和多晶硅层。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种具有多晶硅电子通道的SA-LIGBT器件，其特征在于，从下至上包括P型衬底(17)、SOI隔离层(16)和顶层半导体区域；所述顶层半导体区域从左至右包括阴极(1)、P+阴极(2)、P-body(3)、N+电子发射极(4)、栅极(5)、栅氧化层(6)、N型漂移区(7)和阳极区域；所述阳极区域从左至右包括N-buffer(8)、P+阳极(9)、阳极(10)、多晶硅层(12)、N+阳极(14)和阳极(10)，还包括设置在多晶硅层(12)左/右侧下表面的浮空层，以及设置在多晶硅层(12)下表面的二氧化硅隔离层(15)，其中浮空层与二氧化硅隔离层(15)左/右接触；
所述二氧化硅隔离层(15)上表面被多晶硅层(12)覆盖，下表面与SOI隔离层(16)接触，将N型漂移区(7)分为左右两个部分。
2.根据权利要求1所述的SA-LIGBT器件，其特征在于，所述浮空层包括P型浮空层(11)或N型浮空层(13)，或两者同时存在；所述P型浮空层(11)设置在多晶硅层(12)左侧下表面；所述N型浮空层(13)设置在多晶硅层(12)右侧下表面。
3.根据权利要求2所述的SA-LIGBT器件，其特征在于，所述P+阳极(9)和P型浮空层(11)之间间隔一段间距。
4.根据权利要求2所述的SA-LIGBT器件，其特征在于，所述N型浮空层(13)和N+阳极(14)接触；阳极(10)分为两部分，分别位于P+阳极(9)和N+阳极(14)的正上方。
5.根据权利要求2所述的SA-LIGBT器件，其特征在于，所述P型浮空层(11)为轻掺杂的P型半导体，且掺杂浓度根据需求调节。
6.根据权利要求2所述的SA-LIGBT器件，其特征在于，所述N型浮空层(13)为轻掺杂的N型半导体，且掺杂浓度根据需求调节。
7.根据权利要求1所述的SA-LIGBT器件，其特征在于，所述阴极(1)位于P+阴极(2)和N+电子发射极(4)的上方，栅极(5)位于栅氧化层(6)的上方；P+阴极(2)和N+电子发射极(4)均被P-body(3)包围；P-body(3)和阳极区域被N型漂移区(7)分离。
8.根据权利要求1或2所述的SA-LIGBT器件，其特征在于，所述多晶硅层(12)的掺杂浓度根据需求调节。
9.根据权利要求1或4所述的SA-LIGBT器件，其特征在于，所述阴极(1)和阳极(10)的材料为金属。
10.根据权利要求1或7所述的SA-LIGBT器件，其特征在于，栅极(5)的材料为金属或多晶硅。
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773852A (en) * | 1996-03-20 | 1998-06-30 | Korea Electronics Co., Ltd. | Shorted anode lateral insulated gate bipolar transistor |
| CN106298901A (zh) * | 2016-10-10 | 2017-01-04 | 东南大学 | 一种高热载流子可靠性的横向绝缘栅双极型晶体管 |
| CN106298900A (zh) * | 2016-10-09 | 2017-01-04 | 电子科技大学 | 一种高速soi‑ligbt |
| CN107170815A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773852A (en) * | 1996-03-20 | 1998-06-30 | Korea Electronics Co., Ltd. | Shorted anode lateral insulated gate bipolar transistor |
| CN106298900A (zh) * | 2016-10-09 | 2017-01-04 | 电子科技大学 | 一种高速soi‑ligbt |
| CN106298901A (zh) * | 2016-10-10 | 2017-01-04 | 东南大学 | 一种高热载流子可靠性的横向绝缘栅双极型晶体管 |
| CN107170815A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
Non-Patent Citations (1)
| Title |
|---|
| 黄琳华: "IGBT阳极端电势控制技术与新结构研究", 中国优秀硕士学位论文全文数据库, no. 09, pages 135 - 154 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466935A (zh) * | 2020-12-15 | 2021-03-09 | 重庆邮电大学 | 一种具有集电极多晶硅电子通道的rc-igbt器件 |
| CN112466935B (zh) * | 2020-12-15 | 2023-03-14 | 重庆邮电大学 | 一种具有集电极多晶硅电子通道的rc-igbt器件 |
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