CN112701159A - 一种多沟道沟槽绝缘栅双极型晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 49
- 238000005468 ion implantation Methods 0.000 claims description 41
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 125000004437 phosphorous atom Chemical group 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 11
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- Engineering & Computer Science (AREA)
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Abstract
本发明提出了一种多沟道沟槽绝缘栅双极型晶体管及其制造方法，包括P型衬底，N型缓冲层，N型漂移区，第一P型基区，第一P型接触区，第一N型发射极区，沟槽下方设有第二P型基区、第二P型接触区、第二N型发射极区和P型屏蔽层，沟槽的内壁及底部设有栅氧化层，栅氧化层内设有多晶硅栅，沟槽上覆盖有钝化层，上表面形成第一发射极金属和第二发射极金属，P型衬底下表面形成集电极金属。本发明在形成沟槽前，在沟槽下方多次进行P型杂质和N型杂质的离子注入，提升发射极注入效应，从而产生较强的漂移区电导调制效应，使漂移区电阻率显著下降，大幅降低了器件的导通电阻；同时增加导电沟道，降低了沟道电阻。
Description
技术领域
本发明属于功率半导体器件结构设计及制造技术领域，主要涉及一种多沟道沟槽器件结构，同时涉及其在宽禁带半导体衬底上的制造技术，具体而言是一种多沟道沟槽绝缘栅双极型晶体管及其制造方法。
背景技术
碳化硅器件的一个问题是由于其高界面陷阱密度的影响，沟道载流子迁移率较体内载流子迁移率明显降低，沟道导通电阻在器件总的导通电阻中占据相当大的比例，使其难以获得预期的低导通电阻。绝缘栅双极型晶体管(Insulated gate bipolartransistor，IGBT)是一种MOS电压控制和双极晶体管相结合的复合器件，具有MOSFET的高输入阻抗、易于驱动等优点，也具有双极晶体管的大电流密度、低饱和压降等特点。
碳化硅IGBT是一种双极型器件，流入漂移区的电子电流作为PNP晶体管的基极驱动电流，引发空穴从重掺杂的集电区扩散注入到漂移区，产生电导调制效应，即由于注入空穴浓度远大于漂移区掺杂浓度，为了维持器件漂移区电中性，漂移区将建立和注入空穴浓度有同样梯度的电子浓度分布，从而使漂移区电阻率显著下降，大大降低了导通电阻，使得在阻断电压增大时，导通电阻增加得很小，适合于工作在高压大功率领域。
沟槽结构的存在使沟道垂直分布，单个元胞的面积减小，使得单位面积的电流密度提高，使沟槽器件具有良好的正向导通特性和开关速度。但是，沟槽IGBT主要面临两个问题：一是沟槽栅结构的引入带来栅介质可靠性问题，会造成器件器件提前击穿；二是垂直沟道中低的沟道迁移率导致了大的沟道电阻，降低了发射极注入效应影响漂移区的电导调制效应。
由于沟槽尖角的存在，沟槽拐角处存在高电场，击穿电压降低，保护沟槽尖角成为待解决的问题，P型屏蔽层技术的引入改善了沟槽下方的电场分布，以提高击穿电压。
发明内容
本发明所要解决的技术问题是提供一种多沟道沟槽绝缘栅双极型晶体管及其制造方法，能增加导电沟道，降低沟道电阻，提升发射极注入效应，使漂移区产生较强的电导调制效应。
本发明采用的技术方案如下：
本发明所述的一种多沟道沟槽绝缘栅双极型晶体管，包括P型衬底，在P型衬底的一个表面上设有集电极金属，在P型衬底的另一个表面上设有N型缓冲层，在N型缓冲层上设有N型漂移区，在N型漂移区上设有第一P型基区，在第一P型基区上设有第一P型接触区和第一N型发射极区且所述第一P型接触区位于第一N型发射极区的外侧，在第一N型发射极区上开设沟槽且所述沟槽深至N型漂移区内，在所述沟槽的内壁及底部设有栅氧化层，在栅氧化层内设有多晶硅栅，在所述沟槽上覆盖有钝化层，在第一P型接触区和第一N型发射极区上连接有第一发射极金属，在所述沟槽下方设有第二P型基区、第二P型接触区和第二N型发射极区，在第二P型接触区和第二N型发射极区下方设有P型屏蔽层，并且，所述第二P型接触区、第二N型发射极区和P型屏蔽层由第二P型基区包裹，在第二P型接触区和第二N型发射极区连接有第二发射极金属且第二发射极金属与第一发射极金属连接。
本发明所述的一种多沟道沟槽绝缘栅双极型晶体管的制造方法，
步骤一：取一P型衬底层，在P型衬底层上生长形成N型缓冲层和N型漂移区；
步骤二：使用刻蚀工艺在N型漂移区上开设沟槽；
步骤三：在沟槽底部进行P型杂质的离子注入以形成第二P型基区；
步骤四：再进行P型杂质的离子注入形成沟槽下方的P型屏蔽层；
步骤五：进行重掺杂的P型杂质的离子注入形成沟槽下方的第二P型接触区；接下来进行N型杂质的离子注入形成沟槽下方的第二N型发射极区；
步骤六：使用化学气相沉积工艺，在沟槽侧壁和底部形成栅氧化层并在沟槽内填充多晶硅以形成多晶硅栅；
步骤七：在沟槽外侧的N型漂移区上进行P型杂质的离子注入以形成第一P型基区，再在第一P型基区表面进行P型杂质的离子注入和N型杂质的离子注入并分别形成第一P型接触区和第一N型发射极区；
步骤八：然后使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层并覆盖多晶硅栅；
步骤九：使用溅射工艺分别在沟槽两侧的第一P型接触区和第一N型发射极区上表面形成第一发射极金属，在第二P型接触区和第二N型发射极区处形成第二发射极金属和在P型衬底下表面形成集电极金属。
与现有技术相比，本发明具有如下优点：
(1)本发明的沟槽IGBT器件可以降低沟道电阻，提升发射极注入效应，从而影响漂移区电导调制效应。本发明器件结构较常规沟槽器件元胞结构流入漂移区的电子电流路径增多，当栅极施加一正压时，在栅电极侧面的第一P型基区6中垂直的形成反型层沟道，在栅电极底部的第二P型基区12中形成水平的反型层沟道；此时，在集电极施加正偏压，就会有电子电流分别从第一N型发射极区8通过第一P型基区6中垂直的反型层沟道传送到N型漂移区3，从第二N型发射极区15通过第二P型基区12中水平的反型层沟道传送到N型漂移区3。流入N型漂移区3的电子电流作为PNP晶体管的基极驱动电流，引发空穴从集电极区注入N型漂移区3。由于N型漂移区3掺杂浓度很低，当空穴电流流过时，为了使器件漂移区达到电中性，需要使发射极区的电子大量注入漂移区产生大注入效应，注入空穴浓度远大于N型漂移区3掺杂浓度，N型漂移区3将建立和注入空穴浓度有同样梯度的电子浓度分布，从而使N型漂移区3电阻率显著下降，大幅降低了器件的导通电阻。本发明器件结构使得从集电极到发射极的电流由三部分组成，除了流经PNP晶体管的空穴电流和流经MOSFET垂直沟道区域的电子电流，还有流经MOSFET水平沟道区域的电子电流，由于同时存在第一N型发射极区8和第二N型发射极区15，电子大量注入N型漂移区3形成大注入状态，从而产生较强的电导调制效应，使本发明器件结构具有较大的工作电流。
(2)常规沟槽器件结构由于在沟槽底部积累的电子浓度多，产生较大的关断损耗。对于本发明的沟槽IGBT器件，当栅压下降到阈值电压以下，一开始MOS沟道反型层消失，器件电流迅速下降；接下来漂移区中的过剩电子和空穴复合消失，由于关断瞬间集电极的电流密度较大，复合过程提前发生，使得本发明器件的正向导通压降减小时关断损耗也下降。
(3)栅极加正偏压时，本发明的沟槽IGBT器件沟槽下方的第二P型基区12内也会感应电子，形成反型层沟道，使本发明器件结构较常规沟槽器件结构多出两倍沟道密度。在导通状态下，本发明器件结构沟槽下方的沟道区为器件增加电子传输的路径，通过增加导电沟道形成的电流，与在沟槽两侧形成的电流合并，使常规的双沟沟槽器件结构成为本发明器件结构。本发明器件结构沟槽两侧的垂直沟道电阻与沟槽下方的水平沟道电阻并联，减小N型漂移区3的电阻，所以器件导通电阻大幅降低，使本发明器件结构具有较小的正向导通压降，使得本发明器件结构的电流传输能力较常规器件结构明显提高；同时，在本发明器件结构沟槽下方的第二P型基区12内设有的P型屏蔽层13，既不影响器件的正常的导通，同时也参与N型漂移区3的耗尽，使电场分布更加均匀，防止沟槽尖角处出现高电场，造成器件提前击穿。
(4)本发明制造方法可以实现工艺兼容，且工艺简单。在形成沟槽前，多次进行P型杂质和N型杂质的离子注入。首先进行P型杂质的离子注入形成沟槽下方的第二P型基区12；然后再进行P型杂质的离子注入形成沟槽下方的P型屏蔽层13；接下来进行重掺杂的P型杂质的离子注入形成沟槽下方的第二P型接触区14；最后进行N型杂质的离子注入形成沟槽下方的第二N型发射极区15。
附图说明
图1是常规碳化硅沟槽IGBT器件结构剖面图。
图2是本发明的多沟道碳化硅沟槽IGBT器件结构剖面图。
图3是本发明制造方法在P型衬底层上生长形成N型外延层的示意图。
图4是本发明制造方法在碳化硅外延层上表面使用刻蚀工艺形成沟槽的示意图。
图5是本发明制造方法使用离子注入工艺在沟槽下方形成第二P型基区的示意图。
图6是本发明制造方法使用离子注入工艺在沟槽下方形成P型屏蔽区的示意图。
图7是本发明制造方法使用离子注入工艺在沟槽下方形成第二P型体接触区的示意图。
图8是本发明制造方法使用离子注入工艺在沟槽下方形成第二N型发射极区的示意图。
图9是本发明制造方法使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层的示意图。
图10是本发明制造方法使用化学气相沉积工艺在沟槽内形成多晶硅栅的示意图。
图11是本发明制造方法使用离子注入工艺在沟槽两侧形成第一P型基区、第一P型接触区和第一N型发射极区的示意图。
图12是本发明制造方法使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层的示意图。
图13是使用溅射工艺制备发射极金属和集电极金属步骤示意图。
图14是本发明制造方法制造沟槽底部接触俯视图。
具体实施方式
实施例1
一种多沟道沟槽绝缘栅双极型晶体管，包括P型衬底1，在P型衬底1的一个表面上设有集电极金属11，在P型衬底1的另一个表面上设有N型缓冲层2，在N型缓冲层2上设有N型漂移区3，在N型漂移区3上设有第一P型基区6，在第一P型基区6上设有第一P型接触区7和第一N型发射极区8且所述第一P型接触区7位于第一N型发射极区8的外侧，在第一N型发射极区8上开设沟槽且所述沟槽深至N型漂移区3内，在所述沟槽的内壁及底部设有栅氧化层4，在栅氧化层4内设有多晶硅栅5，在所述沟槽上覆盖有钝化层9，在第一P型接触区7和第一N型发射极区8上连接有第一发射极金属10，其特征在于，在所述沟槽下方设有第二P型基区12、第二P型接触区14和第二N型发射极区15，在第二P型接触区14和第二N型发射极区15下方设有P型屏蔽层13，并且，所述第二P型接触区14、第二N型发射极区15和P型屏蔽层13由第二P型基区12包裹，在第二P型接触区14和第二N型发射极区15连接有第二发射极金属16且第二发射极金属16与第一发射极金属10连接，第二发射极金属16与第一发射极金属10连接采用本领域公知的常规工艺来实现。根据以上技术方案，本发明增加的发射极区形成于沟槽下方，使其较常规沟槽器件元胞结构流入漂移区的电子电流路径增多，所增加的沟道区由沟槽下方的第二P型基区12组成，沟道长度为0.25μm～0.35μm，本发明沟槽两侧垂直方向的电子电流与沟槽下方水平方向的电子电流共同作为PNP晶体管的基极驱动电流，电子大量注入漂移区形成大注入状态，引发空穴从重掺杂的集电极区扩散注入到漂移区，注入空穴浓度远大于漂移区掺杂浓度，漂移区将建立和注入空穴浓度有同样梯度的电子浓度分布，从而使漂移区电阻率显著下降，大幅降低了器件的导通电阻；所述沟槽器件较常规沟槽器件元胞结构增加了导电沟道，从而降低沟道电阻，减小器件的正向导通压降，提高器件的电流传输能力。
在本实施例中：
所述沟槽下方的第二P型基区12底部的厚度为0.5μm～0.7μm，宽度为1.3μm～1.4μm，硼原子掺杂浓度为1×1017cm-3～3×1017cm-3。
P型屏蔽层13的下表面距沟槽底部0.15μm～0.25μm，厚度为0.15μm～0.25μm，宽度为0.7μm～0.9μm；所述沟槽下方的P型屏蔽层13用于防止器件提前击穿，硼原子掺杂浓度为1×1018cm-3～1×1019cm-3。
第二P型接触区14的厚度为0.15μm～0.25μm，宽度为0.25μm～0.35μm，硼原子掺杂浓度为1×1019cm-3～1×1020cm-3。
第二N型发射极区15的厚度为0.15μm～0.25μm，宽度为0.15μm～0.25μm，磷原子掺杂浓度为1×1019cm-3～1×1020cm-3。
图2示出了本发明的多沟道碳化硅沟槽IGBT器件结构剖面图。
一种多沟道碳化硅沟槽IGBT器件，其元胞结构包括：P型衬底1，硼原子掺杂浓度为1×1019cm-3；N型缓冲层2，磷原子掺杂浓度为1×1018cm-3，厚度为1μm；N型漂移区3，磷原子掺杂浓度为6.5×1015cm-3；栅氧化层4，为硅材料的氧化物，位于沟槽内壁；多晶硅栅5，为N型多晶硅材料，位于沟槽内；钝化层9，位于多晶硅栅5上方；第一P型基区6，位于N型漂移区3上，硼原子掺杂浓度为3×1017cm-3；重掺杂的第一P型接触区7，位于沟槽两侧的第一P型基区6的表面，硼原子掺杂浓度为1×1020cm-3，厚度为0.2μm；第一N型发射极区8，临靠沟槽和沟槽两侧的第一P型基区6，磷原子掺杂浓度为1×1020cm-3，厚度为0.2μm；发射极金属10，位于第一P型接触区7和第一N型发射极区8上表面；集电极金属11，位于P型衬底1下表面；第二P型基区12，位于沟槽下方，硼原子掺杂浓度为3×1017cm-3，厚度为0.6μm；P型屏蔽层13，位于沟槽下方的第二P型基区12内，硼原子掺杂浓度为1×1019cm-3，厚度为0.2μm；重掺杂的第二P型接触区14，位于沟槽下方的第二P型基区12的表面，硼原子掺杂浓度为1×1020cm-3，厚度为0.2μm；第二N型发射极区15，临靠沟槽和沟槽下方的第二P型基区12，磷原子掺杂浓度为1×1020cm-3，厚度为0.2μm；发射极金属16，位于沟槽下方的第二P型接触区14和第二N型发射极区15处；沟槽宽度为1.4μm，厚度为1.2μm。
实施例2
一种多沟道沟槽绝缘栅双极型晶体管的制造方法，
步骤一：取一P型衬底层1，在P型衬底层1上生长形成N型缓冲层2和N型漂移区3；
步骤二：使用刻蚀工艺在N型漂移区3上开设沟槽；
步骤三：在沟槽底部进行P型杂质的离子注入以形成第二P型基区12；
步骤四：再进行P型杂质的离子注入形成沟槽下方的P型屏蔽层13；
步骤五：进行重掺杂的P型杂质的离子注入形成沟槽下方的第二P型接触区14；接下来进行N型杂质的离子注入形成沟槽下方的第二N型发射极区15；
步骤六：使用化学气相沉积工艺，在沟槽侧壁和底部形成栅氧化层4并在沟槽内填充多晶硅以形成多晶硅栅5；
步骤七：在沟槽外侧的N型漂移区3上进行P型杂质的离子注入以形成第一P型基区6，再在第一P型基区6表面进行P型杂质的离子注入和N型杂质的离子注入并分别形成第一P型接触区7和第一N型发射极区8；
步骤八：然后使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层9并覆盖多晶硅栅；
步骤九：参照图14，使用溅射工艺分别在沟槽两侧的第一P型接触区7和第一N型发射极区8上表面形成第一发射极金属10，在第二P型接触区14和第二N型发射极区15处形成第二发射极金属16和在P型衬底下表面形成集电极金属11。在本实施例中：用于形成第一P型基区6的P型杂质的离子注入采用硼作为P型杂质，硼原子掺杂浓度为3×1017cm-3；用于形成第一P型接触区7的P型杂质的离子注入采用硼作为P型杂质，硼原子掺杂浓度为1×1020cm-3，厚度为0.2μm；用于形成第一N型发射极区8的N型杂质的离子注入采用磷作为P型杂质，磷原子掺杂浓度为1×1020cm-3，厚度为0.2μm。
以下结合说明书附图对本发明的沟槽IGBT器件的工艺制造流程作出说明。
第一步：如图3所示，在P型衬底1上外延生长形成N型缓冲层2和N型漂移区3；
第二步：如图4所示，使用刻蚀工艺在碳化硅外延层上表面形成沟槽；
第三步：如图5所示，使用离子注入工艺在沟槽下方形成第二P型基区12；
第四步：如图6所示，使用离子注入工艺在沟槽下方形成P型屏蔽层13；
第五步：如图7所示，使用离子注入工艺在沟槽下方形成第二P型接触区14；
第六步：如图8所示，使用离子注入工艺在沟槽下方形成第二N型发射极区15；
第七步：如图9所示，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层4；
第八步：如图10所示，使用化学气相沉积工艺在沟槽内形成多晶硅栅5；
第九步：如图11所示，使用离子注入工艺在沟槽两侧形成第一P型基区6、第一P型接触区7和第一N型发射极区8；
第十步：如图12所示，使用化学气相沉积工艺在多晶硅栅5上方形成隔离钝化层9；
第十步：如图13所示，使用溅射工艺分别在沟槽两侧的第一P型接触区7和第一N型发射极区8上表面形成发射极金属10，在沟槽下方的第二P型接触区14和第二N型发射极区15处形成沟槽下方发射极金属16和在P型衬底下表面形成集电极金属11。
Claims (9)
1.一种多沟道沟槽绝缘栅双极型晶体管，包括P型衬底(1)，在P型衬底(1)的一个表面上设有集电极金属(11)，在P型衬底(1)的另一个表面上设有N型缓冲层(2)，在N型缓冲层(2)上设有N型漂移区(3)，在N型漂移区(3)上设有第一P型基区(6)，在第一P型基区(6)上设有第一P型接触区(7)和第一N型发射极区(8)且所述第一P型接触区(7)位于第一N型发射极区(8)的外侧，在第一N型发射极区(8)上开设沟槽且所述沟槽深至N型漂移区(3)内，在所述沟槽的内壁及底部设有栅氧化层(4)，在栅氧化层(4)内设有多晶硅栅(5)，在所述沟槽上覆盖有钝化层(9)，在第一P型接触区(7)和第一N型发射极区(8)上连接有第一发射极金属(10)，其特征在于，在所述沟槽下方设有第二P型基区(12)、第二P型接触区(14)和第二N型发射极区(15)，在第二P型接触区(14)和第二N型发射极区(15)下方设有P型屏蔽层(13)，并且，所述第二P型接触区(14)、第二N型发射极区(15)和P型屏蔽层(13)由第二P型基区(12)包裹，在第二P型接触区(14)和第二N型发射极区(15)连接有第二发射极金属(16)且第二发射极金属(16)与第一发射极金属(10)连接。
2.根据权利要求1所述的多沟道沟槽绝缘栅双极型晶体管，其特征在于：所述沟槽下方的第二P型基区(12)底部的厚度为0.5μm～0.7μm，宽度为1.3μm～1.4μm，硼原子掺杂浓度为1×1017cm-3～3×1017cm-3。
3.根据权利要求1所述的多沟道沟槽绝缘栅双极型晶体管，其特征在于：P型屏蔽层(13)的下表面距沟槽底部0.15μm～0.25μm，厚度为0.15μm～0.25μm，宽度为0.7μm～0.9μm；所述沟槽下方的P型屏蔽层(13)用于防止器件提前击穿，硼原子掺杂浓度为1×1018cm-3～1×1019cm-3。
4.根据权利要求1所述的多沟道沟槽绝缘栅双极型晶体管，其特征在于：第二P型接触区(14)的厚度为0.15μm～0.25μm，宽度为0.25μm～0.35μm，硼原子掺杂浓度为1×1019cm-3～1×1020cm-3。
5.根据权利要求1所述的多沟道沟槽绝缘栅双极型晶体管，其特征在于：第二N型发射极区(15)的厚度为0.15μm～0.25μm，宽度为0.15μm～0.25μm，磷原子掺杂浓度为1×1019cm-3～1×1020cm-3。
6.一种多沟道沟槽绝缘栅双极型晶体管的制造方法，其特征在于，
步骤一：取一P型衬底层(1)，在P型衬底层(1)上生长形成N型缓冲层(2)和N型漂移区(3)；
步骤二：使用刻蚀工艺在N型漂移区(3)上开设沟槽；
步骤三：在沟槽底部进行P型杂质的离子注入以形成第二P型基区(12)；
步骤四：再进行P型杂质的离子注入形成沟槽下方的P型屏蔽层(13)；
步骤五：进行重掺杂的P型杂质的离子注入形成沟槽下方的第二P型接触区(14)；接下来进行N型杂质的离子注入形成沟槽下方的第二N型发射极区(15)；
步骤六：使用化学气相沉积工艺，在沟槽侧壁和底部形成栅氧化层(4)并在沟槽内填充多晶硅以形成多晶硅栅(5)；
步骤七：在沟槽外侧的N型漂移区(3)上进行P型杂质的离子注入以形成第一P型基区(6)，再在第一P型基区(6)表面进行P型杂质的离子注入和N型杂质的离子注入并分别形成第一P型接触区(7)和第一N型发射极区(8)；
步骤八：然后使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层(9)并覆盖多晶硅栅；
步骤九：使用溅射工艺分别在沟槽两侧的第一P型接触区(7)和第一N型发射极区(8)上表面形成第一发射极金属(10)，在第二P型接触区(14)和第二N型发射极区(15)处形成第二发射极金属(16)和在P型衬底下表面形成集电极金属(11)。
7.根据权利要求6所述的多沟道沟槽绝缘栅双极型晶体管的制造方法，其特征在于，用于形成第一P型基区(6)的P型杂质的离子注入采用硼作为P型杂质，硼原子掺杂浓度为3×1017cm-3。
8.根据权利要求6所述的多沟道沟槽绝缘栅双极型晶体管的制造方法，其特征在于，用于形成第一P型接触区(7)的P型杂质的离子注入采用硼作为P型杂质，硼原子掺杂浓度为1×1020cm-3，厚度为0.2μm。
9.根据权利要求6所述的多沟道沟槽绝缘栅双极型晶体管的制造方法，其特征在于，用于形成第一N型发射极区(8)的N型杂质的离子注入采用磷作为P型杂质，磷原子掺杂浓度为1×1020cm-3，厚度为0.2μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011605794.6A CN112701159A (zh) | 2020-12-30 | 2020-12-30 | 一种多沟道沟槽绝缘栅双极型晶体管及其制造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN202011605794.6A CN112701159A (zh) | 2020-12-30 | 2020-12-30 | 一种多沟道沟槽绝缘栅双极型晶体管及其制造方法 |
Publications (1)
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|---|---|
| CN112701159A true CN112701159A (zh) | 2021-04-23 |
Family
ID=75512368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202011605794.6A Pending CN112701159A (zh) | 2020-12-30 | 2020-12-30 | 一种多沟道沟槽绝缘栅双极型晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112701159A (zh) |
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