CN110459596B - 一种横向绝缘栅双极晶体管及其制备方法 - Google Patents
一种横向绝缘栅双极晶体管及其制备方法 Download PDFInfo
- Publication number
- CN110459596B CN110459596B CN201910806844.8A CN201910806844A CN110459596B CN 110459596 B CN110459596 B CN 110459596B CN 201910806844 A CN201910806844 A CN 201910806844A CN 110459596 B CN110459596 B CN 110459596B
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- region
- conductive type
- emitter
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 196
- 238000003860 storage Methods 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims description 171
- 238000000034 method Methods 0.000 claims description 23
- 238000001259 photo etching Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 15
- 238000002347 injection Methods 0.000 claims description 15
- 239000007924 injection Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 9
- 230000005684 electric field Effects 0.000 abstract description 9
- 230000009467 reduction Effects 0.000 abstract description 5
- 238000000926 separation method Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 75
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 37
- 239000000377 silicon dioxide Substances 0.000 description 36
- 235000012239 silicon dioxide Nutrition 0.000 description 36
- 229920005591 polysilicon Polymers 0.000 description 31
- 238000010586 diagram Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 9
- 239000000969 carrier Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910002601 GaN Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
Abstract
本发明属于功率半导体器件技术领域，涉及一种横向绝缘栅双极晶体管及其制作方法。本发明在LIGBT器件结构的基础上，加入了载流子存储层，增强了漂移区电导调制效应，减小了器件导通压降；用分离栅包裹栅电极，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降(Vceon)和关断损耗(Eoff)的折中；能够减少器件的栅电荷，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅底部的厚氧化层能够降低沟槽拐角处的电场，缓解了沟槽底部尖角处的电场集中，有效提高了器件的击穿电压；提高了期间的可靠性；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种横向绝缘栅双极晶体管。
背景技术
横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它综合了IGBT器件结构的输入阻抗高、驱动功率小、导通压降低、开关速度快、电压阻断能力强等多种优点，并在横向集成器件领域获得了重要应用。
随着半导体器件的特征尺寸不断减小，器件内部的PN结之间以及器件与器件之间通过衬底的相互作用越来越严重，使得采用传统体硅工艺生产的器件的可靠性大大降低。SOI技术采用埋氧层将顶层硅与下面的硅衬底隔离开来，在顶层硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，极大的改善了器件的性能，SOI技术逐步成为目前生产横向IGBT的主流技术。
图1为传统基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向导通时，集电结注入的空穴进入漂移区，由于漂移区少数载流子从基区流走，使得漂移区内电导调制效应较弱，正向导通压降较高；且由于大注入效应，器件关断时的关断速度慢，有严重的电流拖尾现象，在使用中会造成较大的关断损耗，所以传统横向IGBT器件的导通压降与关断损耗折中特性较差。显然，人们希望能使横向IGBT获得更低的导通压降和开关损耗，从而提升其性能。因此，改善横向IGBT的结构以使其具有更低的导通压降和开关损耗是势在必行的。
发明内容
本发明提供一种横向沟槽型绝缘栅双极晶体管及其制作方法。相较于传统的二维结构，本发明加入了载流子存储层阻挡载流子注入发射极，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极电位的分离栅包裹栅电极，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降(Vceon)和关断损耗(Eoff)的折中；减小密勒电容同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅底部的厚氧化层能够降低沟槽拐角处的电场，增加阻断电压；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
本发明采用如下技术方案实现：
本发明提供一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底1、隔离介质层2、第一导电类型半导体漂移区3；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区3的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区4，嵌入设置在第一导电类型半导体缓冲区4上层的第二导电类型半导体集电区5和位于第二导电类型半导体集电区5上表面的第一金属化集电极6，所述第二导电类型半导体集电区5位于第一导电类型半导体缓冲区4上层远离发射极结构的一侧，且第二导电类型半导体集电区5的上表面与第一导电类型半导体缓冲区4的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区15、嵌入设置在第一导电类型半导体电荷存储区15上层的第二导电类型半导体基区7、并列嵌入设置在第二导电类型半导体基区7上层的第一导电类型半导体发射区8和第二导电类型半导体发射区9，第一导电类型半导体发射区8和第二导电类型半导体发射区9的上表面具有第一金属化发射极10，所述第一导电类型半导体发射区8和第二导电类型半导体发射区9是沿x轴方向并列设置，第二导电类型半导体基区7、第一导电类型半导体发射区8和第二导电类型半导体发射区9位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区3上层的一端；其特征在于：
沿x轴方向，发射极结构的侧面即第一导电类型半导体漂移区3上层的另一端具有第一沟槽栅结构，沿z轴方向，第一沟槽栅结构的宽度大于发射极结构的宽度，沿y轴方向，第一沟槽栅的深度大于发射极结构的深度，第一沟槽栅结构包括第二发射极12和将第二发射极12与第一导电类型半导体漂移区3和发射极结构隔离的第一栅介质层11；第一沟槽栅结构内部靠近发射极结构的一侧还设置有第二沟槽结构，第二沟槽结构包括第一栅电极14和将第一栅电极14与第二发射极12和发射极结构隔离的第二栅介质层13，沿z轴方向，第二沟槽结构的宽度小于第一导电类型半导体电荷存储区15的宽度，第一栅电极14的深度大于第二导电类型半导体基区7的结深，且小于第一导电类型半导体电荷存储区15的结深；第二发射极12的深度大于第一导电类型半导体电荷存储区15的结深；第一导电类型半导体电荷存储区15的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度。
进一步的是，本发明中在第一沟槽栅结构中的底部及第一沟槽栅结构靠近集电极结构的一侧具有第二导电类型半导体屏蔽层16，第二导电类型半导体屏蔽层16的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；在第二导电类型半导体基区7上表面设置有第三栅介质层131，第三栅介质层131沿z轴方向延伸到第一导电类型半导体电荷存储区15的上表面；第三栅介质层131上方设置有第二栅电极141。
进一步的是，本发明中在第二导电类型半导体基区8上表面设置有第三栅介质层131，第三栅介质层131纵向延伸到第一导电类型半导体电荷存储区15的上方；第三栅介质层131上方设置有第二栅电极141。
进一步的是，本发明中第一栅电极14和第二栅介质层13沿z轴方向超出第一导电类型半导体发射区8的部分，沿x轴方向向远离第二发射极12的一侧延伸直至贯穿第一导电类型半导体漂移区3到元胞边界。
进一步的是，本发明中将第二导电类型半导体发射区9在纵向方向靠近第一栅电极14的一侧设置第一导电类型半导体发射区81；第一导电类型半导体发射区81与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触。
进一步的是，本发明中将第一沟槽结构设置在第一导电类型半导体发射区8的沿x轴方向和沿z轴方向，第一沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一栅介质层11；第一沟槽栅结构内部还有第二沟槽结构，第二沟槽结构位于第一导电类型半导体发射区8的水平方向一侧和内侧，包括第一栅电极14和设置在第一栅电极14侧壁和底壁的第二栅介质层13；第二栅介质层13在水平方向和纵向方向均与第一导电类型半导体发射区8接触；第一导电类型半导体漂移区3的纵向方向靠近第一栅介质层11一侧设置第一导电类型半导体掺杂区17。
进一步的是，本发明中在第一导电类型半导体掺杂区17和第一导电类型半导体缓冲区4之间的第一导电类型半导体漂移区3中还设置有第二导电类型半导体埋层18；第二导电类型半导体埋层18的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层18的结深小于第一栅介质层11的结深。
进一步的是，本发明中在第一导电类型半导体漂移区3的上层沿z轴方向靠近第一导电类型半导体掺杂区17的一侧设置有第二导电类型半导体掺杂区19；第一导电类型半导体掺杂区17嵌入设置在第二导电类型半导体掺杂区19的内部，第二导电类型半导体掺杂区19的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度，且小于第一导电类型半导体掺杂区17的掺杂浓度。
进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
本发明还提供一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区1、介质层为隔离介质层2，顶层为第一导电类型半导体漂移区3的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层15；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层15上注入第二导电类型杂质并退火，形成第二导电类型半导体基区7；
步骤4：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区4。
步骤5：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤6：通过氧化、淀积和刻蚀工艺形成第一沟槽结构，包括隔离介质层11和第二发射极12；
步骤7：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成第二沟槽结构，包括隔离介质层13和第一栅电极14；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区7上方形成第一导电类型半导体发射区8，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区8并排设置的第二导电类型半导体发射区9；
步骤11：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区4上方形成第二导电类型半导体集电区5，并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区8和第二导电类型半导体发射区9上表面形成发射极金属10；在第二导电类型半导体集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
本发明的设计初衷详述如下：
本发明提出一种横向绝缘栅双极晶体管，相较于传统的二维结构，本发明加入了载流子存储层阻挡载流子注入发射极，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极电位的分离栅包裹栅电极，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降(Vceon)和关断损耗(Eoff)的折中；减小密勒电容同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；槽栅底部的厚氧化层能够降低沟槽拐角处的电场，增加阻断电压；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
相比现有技术，本发明的有益效果是：
与现有技术相比，本发明的有益效果为：优化了漂移区载流子分布，降低了横向绝缘栅双极晶体管的正向导通压降；能够降低了器件的密勒电容，减少了关断时间，降低了关断损耗，优化了正向导通压降与关断损耗之间的折中；减少了器件的栅电荷，降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；增加了正向阻断电压；降低了器件的阈值电压，提高了闩锁电流密度，提高了器件的短路可靠性。
附图说明
图1是传统基于SOI的沟槽型横向IGBT器件的结构示意图。
图2是本发明实施例提供的横向IGBT器件的结构示意图。
图3是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图4是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图5是本发明实施例提供的横向IGBT器件的结构示意图。
图6是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图7是本发明实施例提供的横向IGBT器件的结构示意图。
图8是本发明实施例提供的横向IGBT器件的结构示意图。
图9是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图10是本发明实施例提供的横向IGBT器件的结构示意图。
图11是本发明实施例提供的横向IGBT器件的结构示意图。
图12是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图13是本发明实施例提供的横向IGBT器件的结构示意图。
图14是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图15是本发明实施例提供的横向IGBT器件制作方法刻蚀第一沟槽后的结构的二维剖面示意图。
图16是本发明实施例提供的横向IGBT器件制作方法在第一沟槽上生长氧化层11后的结构的二维剖面示意图。
图17是本发明实施例提供的横向IGBT器件制作方法在氧化层11上淀积多晶硅12后的结构的二维剖面示意图。
图18是本发明实施例提供的横向IGBT器件制作方法在多晶硅12上刻蚀部分多晶硅12并刻蚀侧壁的氧化层11，形成第二沟槽后的结构的二维剖面示意图。
图19是本发明实施例提供的横向IGBT器件制作方法在第二沟槽内生长氧化层13并淀积多晶硅14后的结构的二维剖面示意图。
图20是本发明实施例提供的横向IGBT器件制作方法离子注入形成N型发射区8和P型发射区9后的结构的二维剖面示意图。
图1至图20中：1是P型衬底，2是二氧化硅隔离层，3是N漂移区，4是N缓冲区，5是P型集电区，6是第一金属化集电极，7是P型基区，8是N型发射区，9是P型发射区，10是第一金属化发射极，11是第一栅介质层，12是第二发射极，13是第二栅介质层，14是多晶硅栅电极，15是N型载流子存储层，16是P型屏蔽层，17是N型掺杂区，18是P型埋层，19是P型掺杂区，81是N型发射区，131是第三栅氧化层，141是第二多晶硅栅电极。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图2所示，沿半元胞结构中虚线AB和虚线CD所得的二维剖面结构分别如图3和图4所示。本实施例包括自下而上依次设置的P型衬底1、二氧化硅隔离层2、N型漂移区3；N型漂移区3的顶层纵向方向一侧设置有N型缓冲区4，所述纵向方向为同时与器件水平方向和垂直方向均垂直的第三维方向；N型缓冲区4内部设置有N型集电区5，N型集电区5上表面设置有第一金属化集电极6；N型漂移区3中纵向方向远离N型缓冲区4的一侧设有P型基区7；所述P型基区7的外侧包裹有N型电荷存储区15，并与N型电荷存储区15接触，N型电荷存储区15的掺杂浓度高于N型漂移区3的掺杂浓度；P型基区7内部的顶层设置有相互连接的N型发射区8和P型发射区9，N型发射区8和P型发射区9的上表面设置有第一金属化发射极10。N型发射区8的水平方向远离P型发射区9一侧设有第一沟槽栅结构，沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一二氧化硅层11；第二发射极12内部还有第二沟槽结构，第二沟槽结构包括多晶硅栅电极14和设置在多晶硅栅电极14侧壁和底壁的第二二氧化硅层13；第二二氧化硅层13与N型发射区8的侧面相接触，且下表面位置低于P型基区7的下表面；第一二氧化硅层11与N型电荷存储区15的侧面相接触，且下表面位置低于N型电荷存储区15的下表面。第一金属化集电极6接集电极电位，第一金属化发射极10和第二金属化发射极12接发射极电位，多晶硅栅电极14接栅电位。
特别的是，所述第二二氧化硅层13侧壁的厚度小于第一二氧化硅层11侧壁的厚度；多晶硅栅电极14的垂直方向深度大于P型基区7的垂直方向深度，且小于N型电荷存储区15的垂直方向深度；第二发射极12的垂直方向深度大于N型电荷存储区15的垂直方向深度；N型电荷存储区15的掺杂浓度大于N型漂移区3的掺杂浓度。
特别的是，所述第二二氧化硅层13和多晶硅栅电极14水平方向不与半元胞边界接触。
特别的是，所述第一二氧化硅层11的纵向方向侧壁的厚度大于等于底壁的厚度。
特别的是，所述N型电荷存储区15的纵向长度小于第一二氧化硅层11纵向方向长度。
本实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极的厚度均为1～6μm；N型发射区10的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型发射区9的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区8掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；P型发射区5的掺杂浓度为5×1017cm-3～1×1019cm-3，深度为0.3～0.5μm；N型缓冲层4的掺杂浓度为1×1016cm-3～5×1017cm-3；N型漂移区3的掺杂浓度为2×1014cm-3～1×1016cm-3；二氧化硅介质层2的厚度为0.2～3μm；栅介质层11厚度为200～1000nm；多晶硅栅电极12和多晶硅栅电极14的深度为1.5～2.5μm，宽度为1～1.5μm；栅介质层13水平方向厚度为20～200nm。
实施例2：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图5所示，其沿图中虚线AB的二维剖面图如图6所示。本实施例在实施例1的基础上，在第一沟槽栅结构中第一二氧化硅层11的垂直方向下方和N型漂移区3的纵向方向靠近第一二氧化硅层1的一侧设置有P型屏蔽层16，P型屏蔽层16的掺杂浓度高于N型漂移区3的掺杂浓度；在P型基区8上表面设置有第三栅氧化层131，第三栅氧化层131纵向延伸到N型电荷存储区15的上方；第三栅氧化层131上方设置有第二多晶硅栅电极141。
特别的是，所述P型屏蔽层16与第一二氧化硅层11右侧边界平齐；P型屏蔽层16左侧与半元胞边界接触。
特别的是，所述第三栅氧化层131和第二多晶硅栅电极141水平方向可以与右侧半元胞边界接触也可以与N型发射区8的右侧边界接触。
与实施例1相比，P型屏蔽层16的存在可以降低多晶硅栅电极14拐角处电场，同时关断时与N型漂移区3相互耗尽，提高器件的正向耐压；同时能够允许更高的N型电荷存储层15掺杂的浓度，可以在正向导通时改善漂移区载流子分布，降低导通压降；能在集电极处的漂移区积累更多载流子，有利于关断开始时抽取，提高关断速度，降低关断损耗；第三栅氧化层131和第二多晶硅栅电极141在器件上表面形成新的沟道，提高沟道密度，提高通态的载流子浓度，降低导通压降。
实施例3：
本实施例提供一种横向绝缘栅双极晶体管，其元胞结构如图7所示，在实施例1的基础上，将多晶硅栅电极14和第二二氧化硅层13中纵向方向长度大于N型发射区8纵向方向长度的部分在水平方向上向N型发射区8的方向延伸，直到元胞边界。
特别的是，所述N型电荷存储区15纵向边界与第二二氧化硅层13纵向外侧边界重合。
与实施例1相比，延长的栅极在集电极和发射极之间，可以在导通时阻挡载流子流动，产生载流子存储效应，提高漂移区电导调制能力，降低导通压降；同时在正向导通时，正的栅极电压使得靠近延长后的栅极的漂移区产生电荷积累，可以产生注入增强效应，进一步降低导通压降。
实施例4：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图8所示，其沿图中虚线EF的二维剖面图如图9所示。本实施例在实施例3的基础上，在第一二氧化硅层11的垂直方向底部设置有P型屏蔽层16；在P型发射区9的纵向方向靠近多晶硅栅电极14的一侧设置N型发射区81；N型发射区81与第二二氧化硅层13、P型基区7和第一金属化发射极10接触。
特别的是，所述P型屏蔽层16纵向边界与第一二氧化硅层11的纵向边界重合。
特别的是，所述N型发射区81水平方向右侧与半元胞边界接触，左侧与N型发射区8接触。
特别的是，所述N型发射区81掺杂浓度与N型发射区8相同。
特别的是，所述N型发射区81可与N型发射区8同时制作。
与实施例3相比，P型屏蔽层16的存在可以降低正向阻断时栅极拐角处电场强度，有利于器件耐压；能提高对N型电荷存储层15和N型掺杂区17的掺杂浓度的容限，允许更高的掺杂浓度，从而获得更小的导通压降；N型发射区81增加了纵向方向的沟道密度，提高通态的载流子浓度，降低导通压降。
实施例5：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图10所示。本实施例在实施例4的基础上，将第一沟槽结构设置在N型发射区8的水平方向一侧和内侧，第一沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一二氧化硅层11；第一沟槽栅结构内部还有第二沟槽结构，第二沟槽结构位于N型发射区8的水平方向一侧和内侧，第二沟槽结构包括多晶硅栅电极14和设置在多晶硅栅电极14侧壁和底壁的第二二氧化硅层13；第二二氧化硅层13在水平方向和纵向方向均与N型发射区8接触；N型漂移区3的纵向方向靠近第一二氧化硅11一侧设置N型掺杂区17。
与实施例4相比，第二发射极12包裹多晶硅栅电极14，能够降低密勒电容，提高关断速度，减小关断损耗；同时能降低栅电荷，减少对驱动的要求；第一二氧化硅层11在纵向方向的侧壁为厚氧，能够有效降低关断速度，减少损耗；同时厚的第一二氧化硅层11可以提高正向阻断电压；N型掺杂区17可以产生注入增强效应，降低导通压降。
实施例6：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图11所示，其沿图中虚线EF的二维剖面图如图12所示。本实施例在实施例5的基础上，在N型掺杂区17和N型缓冲区4之间的N型漂移区3中还设置有P型埋层18；P型埋层18的掺杂浓度大于N型漂移区3的掺杂浓度；P型埋层18的垂直方向深度小于第一二氧化硅层11的垂直方向深度。
特别的是，所述P型埋层18上表面低于N型漂移区3的上表面。
与实施例5相比，P型埋层18起到表面电场降低的作用，可以有效提高正向阻断电压；P型埋层18的存在可以允许更高的漂移区掺杂浓度，降低漂移区电阻，降低导通压降。
实施例7：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图13所示，其沿图中虚线EF的二维剖面图如图14所示。本实施例在实施例6的基础上，将N型缓冲区4纵向方向靠近N型掺杂区17的一侧设置有P型掺杂区19；P型掺杂区19的掺杂浓度大于N型漂移区3的掺杂浓度，且小于N型掺杂区17的掺杂浓度。
特别的是，所述P型掺杂区19的下表面高于P型屏蔽层16的下表面位置。
与实施例6相比，P型掺杂区19能降低多晶硅栅极14拐角处电场，同时正向阻断时与漂移区相互耗尽，提高正向阻断电压；在正向导通时，P型掺杂区19为大注入，不影响N型掺杂区17产生注入增强效应；同时能够提高N型掺杂区17和N型电荷存储区15的容限，允许更高的掺杂浓度，得到更小的导通压降。
实施例8：
本实施例以200V电压等级的横向沟槽型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：选取背衬底为P型轻掺杂、顶层硅为N型轻掺杂的SOI基片，所选取的P型背衬底1的掺杂浓度为1013～1014cm-3，N型顶层硅3的掺杂浓度为1013～1015cm-3，二氧化硅隔离层2厚度为1～3μm；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层15，离子注入的能量为60～120keV，注入剂量为1012～1013个/cm2，退火温度为1100～1150℃，退火时间为10～60分钟；
步骤3：通过光刻、离子注入工艺分别在N型电荷存储层15上方注入P型杂质和在N型漂移区3上方注入N型杂质，再通过退火分别制得P型基区7和N型缓冲区4，P型离子注入的能量为50～80keV，注入剂量为1012～1013个/cm2；N型离子注入的能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为900～1050℃，退火时间为10～60分钟；
步骤4：在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区3上刻蚀形成沟槽，所述沟槽沿器件垂直方向延伸并贯穿P型基区7和N型电荷存储层15，其沿虚线A’B’剖面图如图15所示；
步骤5：在1050℃～1150℃的O2气氛下，在所述沟槽内壁形成厚氧介质层11，其沿虚线A’B’剖面图如图16所示；然后于750℃～950℃下在第一二氧化硅层11上淀积多晶硅12，沟槽内的多晶硅12及其周侧的介质层对N型电荷存储层15的电场起屏蔽作用，其沿虚线A’B’剖面图如图17所示；
步骤6：在P型基区7、N型漂移区3、N型缓冲区4和多晶硅电极12的部分上表面覆盖一层低应力氮化物(Nitride)；
步骤7：在硅片表面淀积保护层，光刻出窗口进行沟槽多晶硅刻蚀，刻蚀多晶硅电极12，形成第二沟槽，第二沟槽的深度小于等于多晶硅电极12的深度，并刻蚀第二沟槽侧壁的二氧化硅，其沿虚线A’B’剖面图如图18所示；
步骤8：于1050℃～1150℃的O2气氛下在第二沟槽内生长氧化层13，于750℃～950℃下淀积多晶硅发射极14，多晶硅发射极14和多晶硅栅电极12通过第二二氧化硅层13相互隔离，其沿虚线A’B’剖面图如图19所示；
步骤9：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；
步骤10：通过光刻、离子注入工艺在P型基区7顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区8和P+发射区9，离子注入N型杂质的能量为20～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为30～50keV，注入剂量为1015～1016个/cm2；所述N+发射区8一侧与第二二氧化硅层13相连，其沿虚线A’B’剖面图如图20所示；
步骤11：通过光刻、离子注入工艺在N型缓冲区4的顶层注入P型杂质并退火制得P型集电区5，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～60分钟。
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在N+发射区8和P+发射区9上表面形成发射极金属10；在P型集电区5上表面形成集电极金属6；
即制备得本发明横向沟槽型绝缘栅双极晶体管。
进一步地，可将步骤5和步骤6放在步骤4之前，即先形成沟槽结构，再离子注入形成N型缓冲区4和P型基区7；
进一步地，可将步骤10放在步骤6之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构；
进一步地，可交换步骤10与步骤11的顺序，并在最后完成退火，即先离子注入形成P型集电区，再离子注入形成N型发射区和P型发射区，再退火；
进一步地，二氧化硅隔离层2、第一二氧化硅层11、第二二氧化硅层13的材料也可以采用除二氧化硅以外的其他隔离材料，可以采用同种材料也可以采用不同种材料组合。
根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (9)
1.一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底(1)、第一隔离介质层(2)、第一导电类型半导体漂移区(3)；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区(3)的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区(4)，嵌入设置在第一导电类型半导体缓冲区(4)上层的第二导电类型半导体集电区(5)和位于第二导电类型半导体集电区(5)上表面的第一金属化集电极(6)，所述第二导电类型半导体集电区(5)位于第一导电类型半导体缓冲区(4)上层远离发射极结构的一侧，且第二导电类型半导体集电区(5)的上表面与第一导电类型半导体缓冲区(4)的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区(15)、嵌入设置在第一导电类型半导体电荷存储区(15)上层的第二导电类型半导体基区(7)、并列嵌入设置在第二导电类型半导体基区(7)上层的第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)，第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)的上表面具有第一金属化发射极(10)，所述第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)是沿x轴方向并列设置，且所述第一第一导电类型半导体发射区(8)的侧壁和第二导电类型半导体发射区(9)的侧壁接触，第二导电类型半导体基区(7)、第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区(3)上层的一端；其特征在于：
沿x轴方向，发射极结构的侧面即第一导电类型半导体漂移区(3)上层的另一端具有第一沟槽栅结构，沿z轴方向，第一沟槽栅结构的宽度大于发射极结构的宽度，沿y轴方向，第一沟槽栅的深度大于发射极结构的深度，第一沟槽栅结构包括第二发射极(12)和将第二发射极(12)与第一导电类型半导体漂移区(3)和发射极结构隔离的第一栅介质层(11)；第一沟槽栅结构内部靠近发射极结构的一侧还设置有第二沟槽结构，第二沟槽结构包括第一栅电极(14)和将第一栅电极(14)与第二发射极(12)和发射极结构隔离的第二栅介质层(13)，沿z轴方向，第二沟槽结构的宽度大于发射极结构的宽度，第二沟槽栅的深度大于第二导电类型半导体基区(7)的结深；第二栅介质层(13)侧壁的厚度小于第一栅介质层(11)侧壁的厚度；第一栅电极(14)的深度大于第二导电类型半导体基区(7)的结深，且小于第一导电类型半导体电荷存储区(15)的结深；第二发射极(12)的深度大于第一导电类型半导体电荷存储区(15)的结深；第一导电类型半导体电荷存储区(15)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度。
2.根据权利要求1所述的一种横向绝缘栅双极晶体管，其特征在于：在第一沟槽栅结构中的底部及第一沟槽栅结构靠近集电极结构的一侧具有第二导电类型半导体屏蔽层(16)，第二导电类型半导体屏蔽层(16)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度；在第二导电类型半导体基区(7)上表面设置有第三栅介质层(131)，第三栅介质层(131)沿z轴方向延伸到第一导电类型半导体电荷存储区(15)的上表面；第三栅介质层(131)上方设置有第二栅电极(141)。
3.根据权利要求1所述的一种横向绝缘栅双极晶体管，其特征在于：第一栅电极(14)和第二栅介质层(13)沿z轴方向超出第一第一导电类型半导体发射区(8)的部分，沿x轴方向向远离第二发射极(12)的一侧延伸直至贯穿第一导电类型半导体漂移区(3)到元胞边界。
4.根据权利要求1或3所述的一种横向绝缘栅双极晶体管，其特征在于：在第一沟槽栅结构中第一栅介质层(11)的垂直方向底部设置有第二导电类型半导体屏蔽层(16)；第二导电类型半导体发射区(9)在纵向方向靠近第一栅电极(14)的一侧设置第二第一导电类型半导体发射区(81)；第二第一导电类型半导体发射区(81)与第二栅介质层(13)、第二导电类型半导体基区(7)和第一金属化发射极(10)接触。
5.根据权利要求4所述的一种横向绝缘栅双极晶体管，其特征在于：第一沟槽栅结构沿z轴方向超出第二沟槽结构的部分，沿x轴方向，沿第二沟槽的侧壁延伸直至贯穿第一导电类型半导体漂移区(3)到元胞边界；沿z轴方向，第一沟槽栅结构靠近集电极结构的一侧还具有第一导电类型半导体掺杂区(17)。
6.根据权利要求1或5所述的一种横向绝缘栅双极晶体管，其特征在于：在第一导电类型半导体掺杂区(17)和第一导电类型半导体缓冲区(4)之间的第一导电类型半导体漂移区(3)中还设置有第二导电类型半导体埋层(18)；第二导电类型半导体埋层(18)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度；第二导电类型半导体埋层(18)的结深小于第一栅介质层(11)的深度。
7.根据权利要求6所述的一种横向绝缘栅双极晶体管，其特征在于：在第一导电类型半导体漂移区(3)的上层沿z轴方向靠近第一导电类型半导体掺杂区(17)的一侧设置有第二导电类型半导体掺杂区(19)；第一导电类型半导体掺杂区(17)嵌入设置在第二导电类型半导体掺杂区(19)的内部，第二导电类型半导体掺杂区(19)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度，且小于第一导电类型半导体掺杂区(17)的掺杂浓度。
8.根据权利要求1所述的一种横向绝缘栅双极晶体管，其特征在于：第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
9.一种横向沟槽型绝缘栅双极晶体管的制备方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区(1)、介质层为第一隔离介质层(2)，顶层为第一导电类型半导体漂移区(3)的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层(15)；
步骤3：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层(15)上注入第二导电类型杂质并退火，形成第二导电类型半导体基区(7)；
步骤4：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区(4)；
步骤5：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤6：通过氧化、淀积和刻蚀工艺形成第一沟槽结构，包括第二隔离介质层(11)和第二发射极(12)；
步骤7：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成第二沟槽结构，包括第三隔离介质层(13)和第一栅电极(14)；
步骤9：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤10：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区(7)上方形成第一第一导电类型半导体发射区(8)，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一第一导电类型半导体发射区(8)并排设置的第二导电类型半导体发射区(9)，所述第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)是沿x轴方向并列设置，且所述第一第一导电类型半导体发射区(8)的侧壁和第二导电类型半导体发射区(9)的侧壁接触；
步骤11：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区(4)上方形成第二导电类型半导体集电区(5)，并退火；
步骤12：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)上表面形成发射极金属(10)；在第二导电类型半导体集电区(5)上表面形成集电极金属(6)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910806844.8A CN110459596B (zh) | 2019-08-29 | 2019-08-29 | 一种横向绝缘栅双极晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910806844.8A CN110459596B (zh) | 2019-08-29 | 2019-08-29 | 一种横向绝缘栅双极晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110459596A CN110459596A (zh) | 2019-11-15 |
| CN110459596B true CN110459596B (zh) | 2023-02-07 |
Family
ID=68489928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910806844.8A Active CN110459596B (zh) | 2019-08-29 | 2019-08-29 | 一种横向绝缘栅双极晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110459596B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114937691A (zh) * | 2022-07-22 | 2022-08-23 | 深圳市威兆半导体股份有限公司 | 一种绝缘栅双极型晶体管及制备方法 |
| CN117497579B (zh) * | 2023-12-28 | 2024-05-07 | 深圳天狼芯半导体有限公司 | 碳化硅igbt的结构、制造方法及电子设备 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2013149798A (ja) * | 2012-01-19 | 2013-08-01 | Fuji Electric Co Ltd | 炭化珪素半導体装置 |
| CN107994072A (zh) * | 2017-11-29 | 2018-05-04 | 电子科技大学 | 一种带有屏蔽栅的载流子储存层igbt器件 |
| CN108183130A (zh) * | 2017-12-27 | 2018-06-19 | 电子科技大学 | 带有p型埋层的双栅载流子储存性igbt器件 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108231878A (zh) * | 2018-02-05 | 2018-06-29 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108461537A (zh) * | 2018-02-05 | 2018-08-28 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN109192772A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
| CN109346509A (zh) * | 2018-08-29 | 2019-02-15 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
| CN109728084A (zh) * | 2018-12-04 | 2019-05-07 | 电子科技大学 | 一种具有深槽电场屏蔽结构的平面栅igbt器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7968940B2 (en) * | 2007-07-05 | 2011-06-28 | Anpec Electronics Corporation | Insulated gate bipolar transistor device comprising a depletion-mode MOSFET |
| US9666666B2 (en) * | 2015-05-14 | 2017-05-30 | Alpha And Omega Semiconductor Incorporated | Dual-gate trench IGBT with buried floating P-type shield |
| WO2016014224A1 (en) * | 2014-07-25 | 2016-01-28 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
| JP6003961B2 (ja) * | 2014-11-04 | 2016-10-05 | トヨタ自動車株式会社 | 半導体装置 |
| CN107623027B (zh) * | 2017-10-20 | 2020-03-31 | 电子科技大学 | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 |
-
2019
- 2019-08-29 CN CN201910806844.8A patent/CN110459596B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210547A (ja) * | 2005-01-27 | 2006-08-10 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型半導体装置とその製造方法 |
| JP2013149798A (ja) * | 2012-01-19 | 2013-08-01 | Fuji Electric Co Ltd | 炭化珪素半導体装置 |
| CN107994072A (zh) * | 2017-11-29 | 2018-05-04 | 电子科技大学 | 一种带有屏蔽栅的载流子储存层igbt器件 |
| CN108183130A (zh) * | 2017-12-27 | 2018-06-19 | 电子科技大学 | 带有p型埋层的双栅载流子储存性igbt器件 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN108231878A (zh) * | 2018-02-05 | 2018-06-29 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108461537A (zh) * | 2018-02-05 | 2018-08-28 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN109192772A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种沟槽型绝缘栅双极晶体管及其制备方法 |
| CN109346509A (zh) * | 2018-08-29 | 2019-02-15 | 电子科技大学 | 一种电荷存储型绝缘栅双极型晶体管及其制备方法 |
| CN109728084A (zh) * | 2018-12-04 | 2019-05-07 | 电子科技大学 | 一种具有深槽电场屏蔽结构的平面栅igbt器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110459596A (zh) | 2019-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107623027B (zh) | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 | |
| CN107799582B (zh) | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 | |
| CN107799587B (zh) | 一种逆阻型igbt及其制造方法 | |
| CN107808899B (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| CN110518058B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN109065621B (zh) | 一种绝缘栅双极晶体管及其制备方法 | |
| CN107731899B (zh) | 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 | |
| CN105932042A (zh) | 一种双分裂沟槽栅电荷存储型igbt及其制造方法 | |
| CN107731898B (zh) | 一种cstbt器件及其制造方法 | |
| CN113838922B (zh) | 具有载流子浓度增强的分离栅超结igbt器件结构及方法 | |
| CN110600537B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN108321193B (zh) | 一种沟槽栅电荷存储型igbt及其制作方法 | |
| CN113838921B (zh) | 一种三维沟槽电荷存储型igbt及其制作方法 | |
| CN110504260B (zh) | 一种具有自偏置pmos的横向沟槽型igbt及其制备方法 | |
| CN113838916A (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN113838917B (zh) | 一种三维分离栅沟槽电荷存储型igbt及其制作方法 | |
| CN110459596B (zh) | 一种横向绝缘栅双极晶体管及其制备方法 | |
| CN113066865B (zh) | 降低开关损耗的半导体器件及其制作方法 | |
| CN110504313B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN114005877A (zh) | 一种超薄超结igbt器件及制备方法 | |
| CN113838920A (zh) | 一种具有自偏置pmos的分离栅cstbt及其制作方法 | |
| CN110943124A (zh) | Igbt芯片及其制造方法 | |
| CN110504314B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN107785414B (zh) | 具有混合导电模式的横向功率器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |