JP2006210547A - 絶縁ゲート型半導体装置とその製造方法 - Google Patents

Abstract

【課題】トレンチＩＧＢＴにおいて、低いオン電圧を保ちつつ、スイッチング損失を低くし、ターンオン特性を改善し、かつ高い耐圧を得る半導体装置を提供する。
【解決手段】トレンチで挟まれるメサ領域がフローティング構造とならないようエミッタ電極に接続することでメサ領域の電位を固定する。トレンチで挟まれるメサ領域内を複数のＰ型ベース領域に分割し、メサ領域内のある限られた領域をエミッタ構造とすることで、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができる。加えて、ゲート電極がエミッタ構造に面している領域が減る為、ゲート・エミッタ間容量が低減できる。ある程度間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得る。トレンチに挟まれたメサ領域の幅を狭めることで、トレンチゲートに挟まれたメサ領域のＮ層部分が数Ｖ程度の電圧印加で容易に空乏化するようにする。
【選択図】 図１

Description

本発明は電力変換装置などに使用される絶縁ゲート型半導体装置（ＩＧＢＴ）とその製造方法に関する。

電力変換装置の低消費電力化が進む中で、その電力変換装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。そのパワーデバイスの中でも伝導度変調効果により、低オン電圧が達成でき、また電圧駆動のゲート制御で制御が容易である絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと称する）の使用は定着してきている。そして、ウエハ表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢＴに比べて、ウエハ表面からトレンチ構造を形成してその中に酸化膜を介してゲート電極を埋設するトレンチ型ＩＧＢＴは、そのトレンチの両脇にチャネルを形成するので、チャネル密度を大きくすることができ、オン電圧をさらに低くすることができるため近年適用分野が増えつつある。
このトレンチ型ＩＧＢＴの構造を図１４を例にして説明する。図１４は、ストライプ状のトレンチゲートを有するＮチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した従来例の断面図である。図１４において、Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフト層２からなるシリコンウエハの表面にＰ型ベース領域３が形成され、そのＰ型ベース領域３の表面に選択的にＮ^＋エミッタ領域４が形成されている。また、Ｎ^＋エミッタ領域４の表面からＰ型ベース領域３を貫通してＮ型のドリフト層２に達するトレンチが形成され、そのトレンチの内部には、ゲート酸化膜５を挟んで多結晶シリコンからなるゲート電極６が充填され形成されている。このゲート電極６の上部を覆うように層間絶縁膜７が形成されている。さらに層間絶縁膜７の上部にはエミッタ電極８がシート状に設けられ、かつＮ^＋エミッタ領域４とＰ型ベース領域３に共通にエミッタ電極８が接触するように設けられている。さらにこのエミッタ電極８の上部に、パッシベーション膜としての窒化膜やアモルファスシリコン膜が形成されることがあるが、この図では省略してある。また、Ｐ型のシリコン基盤１の反対側表面（裏面）にはコレクタ電極９が設けられている。ここでは、IGBTの動作について説明するので、Ｐ型ベース領域３のうち、符号11を付けた領域については後述する。

まず、このトレンチ型ＩＧＢＴをオン状態にする動作を説明する。
エミッタ電極８は通常アースに接地し、エミッタ電極８よりも高い電圧をコレクタ電極９に印加した状態で、ゲート電極６の電圧が閾値よりも低い電圧ではIGBTはオフ状態である。これに、図示しないゲート駆動回路よりゲート抵抗を介して閾値より高い電圧をゲート電極６に印加すると、ゲート電極６には電荷が蓄積され始める。ゲート電極６への電荷の蓄積と同時に、Ｐ型ベース領域３でゲート酸化膜５を介してゲート電極６に対峙している部分はＮ型に反転してチャネル部を形成する。これにより電子電流がエミッタ電極８から、Ｎ^＋エミッタ領域４、Ｐ型ベース領域３のチャネル領域を通り、Ｎ型のドリフト層２に注入される。この注入された電子によりＰ型のシリコン基盤１とＮ型のドリフト層２との間が順バイアスされて、コレクタ電極９から正孔が注入されオン状態となる。このオン状態のＩＧＢＴのエミッタ電極８とコレクタ電極９間の電圧降下がオン電圧である。

次にＩＧＢＴをオン状態からオフ状態にするには、エミッタ電極８とゲート電極６間の電圧を閾値以下にすることによって、ゲート電極６に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、Ｎ型に反転していたチャネル領域がＰ型に戻り、チャネル領域が無くなることにより電子の供給がなされなくなる。これにより正孔の注入も無くなるので、Ｎ型のドリフト層２内に蓄積されていた電子と正孔がそれぞれコレクタ電極９とエミッタ電極８に吐きだされるか、互いに再結合することにより電流は消滅し、ＩＧＢＴがオフ状態になる。
このトレンチ型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されている。たとえば特許文献１のＩＥＧＴ（INJECTION ENHANCED GATE BIPOLOR TRANSISTOR）はダイオードのオン電圧に近い限界の特性が出せるものである。これはＮ^＋エミッタ領域およびＰ型ベース領域の一部表面を絶縁層により被覆してこれら被覆された領域とエミッタ電極がコンタクトしないようにしたものである。このＩＥＧＴの動作は基本的にトレンチ型ＩＧＢＴと同じであるが、Ｎ^＋エミッタ領域とＰ型ベース領域とがエミッタ電極とコンタクトしていない部分のＰ型ベース領域の下の正孔は、エミッタ電極に吐き出されにくいためにここに蓄積し、Ｎ型のドリフト層のキャリア濃度分布はダイオードのそれに近くまでになり、通常のトレンチ型ＩＧＢＴのオン電圧よりも低くできるものである。しかしパワーデバイスには低オン電圧以外にも高速スイッチング特性も要求されており、高速スイッチング特性の改善も重要な課題となっている。また、トレンチ型ＩＧＢＴおよびＩＥＧＴは、トレンチ構造を高密度で形成してあるがために、ゲート電極とエミッタ電極間の容量も大きなものとなる。

図１４の ＩＧＢＴの動作で説明した様に、オン動作およびオフ動作に移行するときには、このゲート電極とエミッタ電極間の容量に充放電する必要がある。しかし、ゲート電極とエミッタ電極間の容量が大きい場合には充放電時間の増加と共にそこでの発生損失の増加をもたらす。パワーデバイスの発生損失は、オン電圧で決まる定常損失と、オン動作およびオフ動作時のスイッチング損失の和として発生するので、このスイッチング損失の原因であるゲート電極とエミッタ電極間の容量を低減することが重要である。特許文献２の図１に本願の図１４と同様な構造が記載されているが、図１４を用いて説明すると、絶縁層7で被覆されてエミッタ電極８とコンタクトしてない領域１１を設けることで、正孔がエミッタ電極に吐き出されにくいためにこの領域１１に蓄積し、Ｎ型のドリフト層のキャリア濃度分布がダイオードのそれに近くなるようにしている。更に、この符号１１で示す領域に、絶縁層７で覆われ制御電極として作用しないトレンチゲート構造部分が形成されていないので、ゲート電極とエミッタ電極間の容量が低減されて充放電の時間が短縮され、スイッチング損失の低減が図られている（特許文献２）。
特開平5−243561号公報（図１０１） 特開2001−308327号公報（図１）

しかしながら、前記特許文献２の構造は、トレンチゲートに挟まれたフローティングメサの領域１１を有するものであり、このような特許文献２の構造と特許文献１の構造に共通することとして、非特許文献１(M.Yamaguchi他,"IEGT Design Criterion for Reducing EMI Noise", in Proc.ISPSD'2004 pp.115-119, 2004)に記載されているように、ターンオン特性に改善の余地があることが報告されている。このターンオン特性の改善を第１の課題とする。
また、上記図１４の構造は、本質的に高い素子耐圧が得にくいという第２の課題を抱える。これは、トレンチが等間隔な配置ではないため、オフ時における電界分布が不均一となるためであり、トレンチゲート底部への電界集中が起こりやすい。
この発明は上記の課題を解決するためになされたもので、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、総合発生損失を低減し、ターンオン特性を改善し、かつ高い素子耐圧が得られる絶縁ゲート型半導体装置を提供することを目的とする。

特許請求の範囲の請求項１記載の発明によれば、前記目的は、第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層の表面に複数形成されたストライプの溝と、
前記溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体領域と、
前記第３の半導体領域の表面に選択的に形成された第２導電型の第４の半導体領域と、
前記溝内に絶縁膜を介して形成されたゲート電極と、
前記第３の半導体領域と第４の半導体領域に接するエミッタ電極と、
前記第１の半導体層に接するコレクタ電極とを有することを特徴とする。

請求項２記載の発明によれば、前記溝間において、第３の半導体領域と第３の半導体領域の間に絶縁層で覆われた第２の半導体層を有することとする。
請求項３記載の発明によれば、前記第１の半導体層の表面積に対する第３の半導体領域と第４の半導体領域を合計した表面積の比が８０％以下、１０％以上であることとする。
請求項４記載の発明によれば、前記第3の半導体領域と第４の半導体領域は、共通するエミッタ電極で電気的に接続されていることとする。
請求項５記載の発明によれば、隣り合う溝が等間隔に形成されており、該溝に挟まれた領域の幅Wが、絶縁ゲート型半導体装置の定格電圧をVとすると、W< 0.186V^1/2の条件を満たすこととする。
請求項６記載の発明によれば、前記第３の半導体領域が溝を挟んだ対角上に配置される市松模様状であることとする。

請求項７記載の発明によれば、第１の半導体層の上に設けられた第２導電型の第２の半導体層の表面から溝を形成する工程と、
該溝に絶縁膜と絶縁膜を介してのゲート電極を形成する工程と、
前記溝を交差する方向には第３の半導体領域と第４の半導体領域の拡散層が到達しないよう選択的に不純物拡散を用いて第３の半導体領域と第４の半導体領域を形成する工程を有する製造方法とする。

この発明によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減し、かつ高い素子耐圧が得られる絶縁ゲート型半導体装置を提供することができる。

この発明の絶縁ゲート型半導体装置は、前記第1、第2の課題を同時に解決する為に、縦型IGBTにおける表面構造に次の３つの特徴を持たせる。
第１の特徴として、トレンチで挟まれるメサ領域がフローティング構造とならないようエミッタ電極に接続することでメサ領域の電位を固定し、タ−ンオン特性に関する第１の課題を解決する。非特許文献１によれば、フローティングのメサ領域の電位がターンオン過程においてゲート電位を変動させる。このことでIGBTのターンオン動作を不安定にし制御性などに問題を生じている。従ってフローティング領域そのものを取り去ることが課題の本質的な解決となる。この際、フローティング領域を単純に無くすだけでは通常のトレンチ型ＩＧＢＴに戻ってしまってＩＥ効果を失う結果になり、オン電圧の上昇を伴う。従ってこの第1の手段は単独では用いることができず、ＩＥ効果を失わないための別の手段と併用する必要がある。

そのためには、第２の手段としてトレンチで挟まれるメサ領域内を複数のＰ型ベース領域に分割し、メサ領域内のある限られた領域をエミッタ構造とすることで、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができる。加えて、ゲート電極がエミッタ構造に面している領域が減る為、ゲート・エミッタ間容量が低減できる。これを第２の特徴とする。この方法も単純に第１の手段と併用しただけでは、Ｐベース領域間やトレンチゲート底部の電界分布が不均等になり、素子耐圧の低下やトレンチゲート信頼性などを悪化させるおそれがある。従って、この第1の手段と第2の手段に加えてさらに電界均等化の手段をとるのが好ましい。
第３の手段として、ある程度間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得る。つまりトレンチに挟まれたメサ領域の幅を狭めることで、トレンチゲートに挟まれたメサ領域のＮ層部分が数Ｖ程度の電圧印加で容易に空乏化するようにする。このことで、オフ状態における素子表面付近の電界分布の均等化が可能になるだけでなく、特にゲート電極とコレクタ電極間容量の低減が実現できる。

図1〜図4に第１の実施例の活性領域の部分について示す。チップの外周領域となる耐圧構造部には、ガードリング、フィールドプレート及びリサーフ等を組み合わせた耐圧構造を配置しているが、以降の実施例においては図示を省略している。図１は第1の実施例のトレンチ型ＩＧＢＴのトレンチゲートを横切る方向に切断した断面図であり、図２は図1のＡ−Ａ線における部分断面図であり、図３は図1のＢ−Ｂ線における部分断面図であり、図４は図１のＣ−Ｃ線における部分断面図である。これらの図において、Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフト層２からなるシリコンウエハの表面に選択的にＰ型ベース領域３が形成され、さらにそのＰ型ベース領域3中に選択的にＮ^＋エミッタ領域４が形成されている。この実施例では、トレンチの長手方向にＰ型ベース領域３、Ｎ型で低濃度のドリフト層２が順次メサ表面に表れるようにＰ型ベース領域３が分散配置されている。そして、Ｐ型ベース領域３はトレンチを直交する方向についても、トレンチを挟んでドリフト層２とＰ型ベース領域３が交互に配置され、活性領域全体として市松模様のような千鳥足状にＰ型ベース領域３が配置されている。このように、Ｐ型ベース領域３を千鳥足状に配置することで、P型ベース領域３が均等に分散配置されることになり電界分布も均等となり、素子耐圧の低下を防ぐことができ好ましい。トレンチの内部には、ゲート酸化膜５を挟んで多結晶シリコンからなる制御用電極としてゲート電極６が充填されている。このゲート電極６の上部及びＮドリフト層２が表面に見えている部分の上にはこれを覆うように層間絶縁膜７が形成されており、さらにその上部にはエミッタ電極８がＮ^＋エミッタ領域４とＰ型ベース領域３に共通に接触するように設けられている。さらにこの上部にパッシベーション膜として窒化膜やポリイミド樹脂が形成されることがあるが、図では省略してある。また、Ｐ型のシリコン基盤１の反対側表面（裏面）にはコレクタ電極９が設けられている。

P型ベース領域３は、トレンチ間に分散して設けられるため、図３に示すように、トレンチの長手方向に横方向拡散している。この実施例では、Ｎ^＋エミッタ領域４がトレンチ側壁側にだけ設けられているため、図３のＢ−Ｂ線断面では、Ｎ^＋エミッタ領域４が表れず、図４のＣ−Ｃ線断面だけにＮ^＋エミッタ領域４が表れている。エミッタ電極８がＮ^＋エミッタ領域４とＰ型ベース領域３に共通に接触する部分がエミッタコンタクト10である。
例えばこの構造を用いた1200VクラスのIGBTを実現するにあたって、表面工程の具体的な製造工程を図5〜図７を用いて説明する。図５〜図７は図１のA-A線断面を工程順に記載したものである。まず、抵抗率60〜80Ωcmのシリコンウェハを用意し、異方性エッチングを用いて一方の表面に深さ5μm程度のトレンチエッチングを行いトレンチを形成する（図５（a））。このトレンチに熱酸化により100nm程度の厚さのゲート酸化膜５を形成する（図５（ｂ））。その後、トレンチ内に多結晶シリコン６をCVD法等により形成しゲート電極とする（図５（ｃ））。このようにトレンチゲートを形成した後に、フォトレジスト12などを用いて分散したＰベース拡散層を形成すべくボロン13をイオン注入する（図６（a））。Ｐベース拡散層３の接合深さを4μm程度にするために、例えば1100℃程度の高温で数時間ドライブイン拡散を行う。この時、トレンチゲートがすでに形成されている為、ゲート酸化膜がトレンチゲートをまたぐ方向の不純物拡散を抑える。従って、Ｐベース拡散層３はトレンチに平行な方向（トレンチの長手方向）にしか横方向拡散はせずに、トレンチに挟まれたイオン注入されない領域はＮ型のまま保たれる（図６（ｂ））。フォトレジスト12を一旦除去して、再度フォトレジスト14などを用いて、砒素15などをイオン注入し、1000℃程度のアニールを施すことでＮ^＋エミッタ領域4を形成する（図６（ｃ））。フォトレジスト14を除去して、厚さ1μm程度のSiO₂をCVD法などで堆積させ層間絶縁膜7とする図７(a))。これにフォトレジストパターンなどを用いてコンタクトを形成、Alなどを堆積させることでエミッタ電極8にする(図７（ｂ）)。

図8〜図10に第2の実施例の活性領域の部分について示す。図8は第2の実施例のトレンチ型ＩＧＢＴのトレンチゲートを横切る方向に切断した断面図であり、図9は図8のＤ−Ｄ線における部分断面図であり、図10は図8のＥ−Ｅ線における部分断面図である。第１の実施例と異なる点は、Ｎ^＋エミッタ領域４の形状とエミッタ電極８のコンタクトである。つまり、第１の実施例では、Ｎ^＋エミッタ領域４をトレンチ側壁に沿って部分的に設けていたが、第２の実施例では、トレンチ間にかけてＮ^＋エミッタ領域４を設けている。そして、Ｎ^＋エミッタ領域４を貫通するトレンチを形成して、そのトレンチでＮ^＋エミッタ領域４とＰ型ベース領域３へエミッタ電極8が共通にコンタクトするようエミッタコンタクト16を形成している。この第２の実施例は、第1の実施例よりエミッタコンタクトのためのトレンチを形成する分、工程が増えるがコンタクトを正確にかつ容易に行える利点がある。

図11は、図1の構造においてメサ幅を変化させた場合の特性変化をデバイスシミュレーションで予測した特性図である。横軸はコレクタ面積に対するエミッタ面積の割合で、縦軸は電流密度120A/cm²、室温におけるオン電圧を示している。エミッタ面積は図1においてPベース領域３の総面積（Ｎ^＋エミッタ領域４を含む面積）を意味している。この図からわかるように、エミッタ面積の割合が減少するに従って、オン電圧は減少している。現時点においてはオン電圧が2.5Vを越えるものは、オン電圧による損失が大きくなり一般的なモータドライブを目的とした回路応用における低損失スイッチング動作に適さないとされている。従って、この観点から上記比率は80%以下であることが望ましいことがわかる。一方で、この比率が10%以下になると素子の破壊耐量において懸念が生じる。この例にある通り、この分野に適用されるIGBTの定格電流密度はおよそ100〜150A/cm²程度である。本実施例では120A/cm²を定格電流に設定した予測を行っているが、この数字はコレクタ電極で見た電流密度である。従って、エミッタ面積の比率が10%であれば、エミッタ電極で見た電流密度は、1200A/cm²にも達する。通常IGBTは、定格電流の２倍での動作が求められるが、その時エミッタ側の電流密度は2400A/cm²になり寄生サイリスタが動作する、いわゆるラッチアップと呼ばれる素子破壊が生じ易くなる。従って、ラッチアップ破壊耐量を確保するためにも、上記比率は最低でも10%以上あることが望ましい。

次にトレンチで挟まれたメサ領域の幅と特性について検証する。本発明の構造において、この領域が空乏化することで均等な電界分布が得られることで高耐圧が得られる。言い換えれば、高い耐圧を得る為には、トレンチで挟まれたメサ領域内への空乏層の進入を防ぐことが重要であり、つまりわずかな電位でこの領域が空乏化することが必要である。図12は、メサ領域における0.6V印加時の抵抗値と空乏層幅を示す計算結果の図である。ある抵抗ρに、ある電位φを印加した時の片側階段接合における空乏層幅Wは、理論的に次式で簡単に近似することができる。

この数１の関係を用いれば、例えば第１の実施例で示した60Ω〜80Ωcmの基盤を用いた場合、pn接合の接合電位0.6Vにおける空乏層幅は、3.2〜3.7μmである。このメサ領域は両側をゲート電極で挟まれているので、空乏層は挟まれたメサ領域の両面から伸びる。このことから、メサ領域の幅が6.4〜7.4μmであればpn接合の接合電位程度の低い電圧でこの領域の空乏化が実現できることがわかる。耐圧クラスが600Vから3300Vに用いられるIGBTの場合、シリコンウェハの抵抗値をr、耐圧クラスをVとすると、r =V/20 となるような抵抗値が代表例として使われることが多く、これに室温における数１の関係をあてはめた図を作成すると図13の関係が得られる。この関係を式で示せば W< 0.186V^1/2のようになり、この式を満たす範囲でメサ幅を設定することが高い耐圧を得るために望ましいことがわかる。

以上の実施例では、Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフト層２からなるシリコンウエハを用いた場合について説明してきたが、例えばＮ型のＦＺウエハを用いて一方の表面のトレンチＭＯＳ構造部分を形成しておいてから、他方の裏面をＣＭＰ研磨などで薄くしてからその裏面にＰ型のドーパントを注入してＰ型のコレクタ層を形成したトレンチＩＧＢＴとしてもよい。

第１の実施例のｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した断面図である。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である 図１のＣ−Ｃ線における断面図である 第１の実施例の製造方法を示す工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 第２の実施例のｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した断面図である。 図８のＤ−Ｄ線における断面図である。 図８のＥ−Ｅ線における断面図である。 コレクタ面積に対するエミッタ面積の割合とオン電圧の関係を示す図である。 0.6V印加時における空乏層幅とＮ型シリコン抵抗の関係を示す図である。 IGBTの耐圧クラスと必要最大メサ幅の関係を示す図である。 ストライプ状のトレンチゲートを有する従来の一般的なｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方向に切断した断面図である。

符号の説明

１ シリコン基盤
２ Ｎ型ドリフト層
３ Ｐ型ベース領域
４ Ｎ^＋エミッタ領域
５ ゲート酸化膜
６ ゲート電極
７ 層間絶縁膜
８ エミッタ電極
９ コレクタ電極

Claims (7)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
   前記第２の半導体層の表面に複数形成されたストライプの溝と、
   前記溝間の長手方向に選択的に形成された複数の第１導電型の第３の半導体領域と、
   前記第３の半導体領域の表面に選択的に形成された第２導電型の第４の半導体領域と、
   前記溝内に絶縁膜を介して形成されたゲート電極と、
   前記第３の半導体領域と第４の半導体領域に接するエミッタ電極と、
   前記第１の半導体層に接するコレクタ電極とを有することを特徴とする絶縁ゲート型半導体装置。
2. 前記溝間において、第３の半導体領域と第３の半導体領域の間に絶縁層で覆われた第２の半導体層を有することを特徴とする請求項１記載の絶縁ゲート型半導体装置。
3. 前記第１の半導体層の表面積に対する第３の半導体領域と第４の半導体領域を合計した表面積の比が８０％以下、１０％以上であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
4. 前記第3の半導体領域と第４の半導体領域は、共通するエミッタ電極で電気的に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体装置。
5. 隣り合う前記溝が等間隔に形成されており、該溝に挟まれた領域の幅Wが、絶縁ゲート型半導体装置の定格電圧をVとすると、W< 0.186V^1/2の条件を満たすことを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
6. 前記第３の半導体領域が溝を挟んだ対角上に配置される市松模様状であることを特徴とする請求項１〜５のいずれか１項に記載の絶縁ゲート型半導体装置。
7. 第１の半導体層の上に設けられた第２導電型の第２の半導体層の表面から溝を形成する工程と、
   該溝に絶縁膜と絶縁膜を介してのゲート電極を形成する工程と、
   前記溝を交差する方向には第３の半導体領域と第４の半導体領域の拡散層が到達しないよう選択的に不純物拡散を用いて第３の半導体領域と第４の半導体領域を形成する工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。