JP3410913B2 - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体素子を有する電力用半導体装置に関する。
体素子を有する電力用半導体装置に関する。
【０００２】
【従来の技術】電力用半導体素子の１つとして、ＩＧＢ
Ｔが良く知られている。図６に、従来のＩＧＢＴを有す
る電力用半導体装置の断面図を示す。図中、７１は高抵
抗のＮ型ベース層を示しており、このＮ型ベース層７１
の表面には、Ｐ型ベース層７２が選択的に形成されてい
る。このＰ型ベース層７２内には、その表面からＮ型ベ
ース層７１に達する深さのトレンチ溝が形成され、この
トレンチ溝にはゲート絶縁膜７３を介してゲート電極７
４が埋め込み形成されている。
Ｔが良く知られている。図６に、従来のＩＧＢＴを有す
る電力用半導体装置の断面図を示す。図中、７１は高抵
抗のＮ型ベース層を示しており、このＮ型ベース層７１
の表面には、Ｐ型ベース層７２が選択的に形成されてい
る。このＰ型ベース層７２内には、その表面からＮ型ベ
ース層７１に達する深さのトレンチ溝が形成され、この
トレンチ溝にはゲート絶縁膜７３を介してゲート電極７
４が埋め込み形成されている。
【０００３】Ｐ型ベース層７２の表面には、上記トレン
チ溝の側壁に接するＮ型エミッタ層７５が形成されてい
る。このＮ型エミッタ層７５とＰ型ベース層７２には、
カソード電極７６が設けられている。
チ溝の側壁に接するＮ型エミッタ層７５が形成されてい
る。このＮ型エミッタ層７５とＰ型ベース層７２には、
カソード電極７６が設けられている。
【０００４】一方、Ｎ型ベース層７１の裏面には、高不
純物濃度のＮ型バッファ層７７を介して高不純物濃度の
Ｐ型エミッタ層７８が形成されている。このＰ型エミッ
タ層７８にはアノード電極７９が設けられている。
純物濃度のＮ型バッファ層７７を介して高不純物濃度の
Ｐ型エミッタ層７８が形成されている。このＰ型エミッ
タ層７８にはアノード電極７９が設けられている。
【０００５】また、接合終端部には、耐圧を高くするた
めの高不純物濃度のＰ型ガードリング層８０が形成さ
れ、Ｐ型ガードリング層８０の外側には、Ｎ型チャネル
ストッパ層８１が形成されている。
めの高不純物濃度のＰ型ガードリング層８０が形成さ
れ、Ｐ型ガードリング層８０の外側には、Ｎ型チャネル
ストッパ層８１が形成されている。
【０００６】なお、図中、８３は層間絶縁膜、８４はゲ
ート電極配線、８５はパッシベーション膜、８６はフィ
ールドプレート電極を示している。図には１セルブロッ
クしか示していないが、隣り合う２つのセルブロックの
間にはｐ型拡散層が形成されている。セルブロックには
ＩＧＢＴが複数形成されている。
ート電極配線、８５はパッシベーション膜、８６はフィ
ールドプレート電極を示している。図には１セルブロッ
クしか示していないが、隣り合う２つのセルブロックの
間にはｐ型拡散層が形成されている。セルブロックには
ＩＧＢＴが複数形成されている。
【０００７】上記の如きに構成されたＩＧＢＴの動作は
以下の通りである。すなわち、素子を導通状態（オン状
態）にするには、ゲート電極７４にカソード電極７６に
対して正の電圧を与えて、Ｐ型ベース層７２にＮ型チャ
ネルを形成する。Ｎ型チャネルが形成されると、トレン
チ溝に接した部分のＮ型エミッタ層７５からＮ型ベース
層７１に電子が注入され、この電子の注入に見合った量
の正孔がＰ型エミッタ層７８からＮ型ベース層７１に注
入される。この結果、Ｎ型ベース層７１で導電変調が起
こり、Ｎ型ベース層７１の抵抗が低くなり、素子は導通
状態となる。
以下の通りである。すなわち、素子を導通状態（オン状
態）にするには、ゲート電極７４にカソード電極７６に
対して正の電圧を与えて、Ｐ型ベース層７２にＮ型チャ
ネルを形成する。Ｎ型チャネルが形成されると、トレン
チ溝に接した部分のＮ型エミッタ層７５からＮ型ベース
層７１に電子が注入され、この電子の注入に見合った量
の正孔がＰ型エミッタ層７８からＮ型ベース層７１に注
入される。この結果、Ｎ型ベース層７１で導電変調が起
こり、Ｎ型ベース層７１の抵抗が低くなり、素子は導通
状態となる。
【０００８】一方、素子を非導通状態（オフ状態）にす
るには、ゲート電極７４にカソード電極７６に対して０
または負の電圧を与えて、Ｐ型ベース層７２に形成され
ていたＮ型チャネルを消滅させる。Ｎ型チャネルが消滅
すると、Ｎ型エミッタ層７５からＮ型ベース層７１への
電子の注入が停止するので、Ｐ型エミッタ層層７８から
Ｎ型ベース層７１への正孔の注入も停止する。この結
果、Ｎ型ベース層７１で導電変調が起こらなくなり、Ｎ
型ベース層７１の抵抗が高くなり、素子は非導通状態と
なる。
るには、ゲート電極７４にカソード電極７６に対して０
または負の電圧を与えて、Ｐ型ベース層７２に形成され
ていたＮ型チャネルを消滅させる。Ｎ型チャネルが消滅
すると、Ｎ型エミッタ層７５からＮ型ベース層７１への
電子の注入が停止するので、Ｐ型エミッタ層層７８から
Ｎ型ベース層７１への正孔の注入も停止する。この結
果、Ｎ型ベース層７１で導電変調が起こらなくなり、Ｎ
型ベース層７１の抵抗が高くなり、素子は非導通状態と
なる。
【０００９】
【発明が解決しようとする課題】ＩＧＢＴは、Ｐ型エミ
ッタ層７８、Ｎ型ベース層７１、Ｐ型ベース層７２、Ｎ
型エミッタ層７５の４つの層を基本とするサイリスタ構
造を内蔵している。ＩＧＢＴでは、上記サイリスタ構造
がラッチアップしない条件で使用するように設計されて
いるため、最大遮断電流密度は比較的大きい。しかし、
ラッチアップしないために、ＧＴＯ等の各種サイリスタ
に比べて、オン抵抗は高い。
ッタ層７８、Ｎ型ベース層７１、Ｐ型ベース層７２、Ｎ
型エミッタ層７５の４つの層を基本とするサイリスタ構
造を内蔵している。ＩＧＢＴでは、上記サイリスタ構造
がラッチアップしない条件で使用するように設計されて
いるため、最大遮断電流密度は比較的大きい。しかし、
ラッチアップしないために、ＧＴＯ等の各種サイリスタ
に比べて、オン抵抗は高い。
【００１０】一方、サイリスタは、良く知られているよ
うにオン状態でＰＮＰＮサイリスタがラッチアップする
ために低いオン抵抗（したがって小さいオン電圧）が実
現できる反面、最大遮断電流密度は小さい。
うにオン状態でＰＮＰＮサイリスタがラッチアップする
ために低いオン抵抗（したがって小さいオン電圧）が実
現できる反面、最大遮断電流密度は小さい。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン抵抗および最大遮
断電流密度の両素子特性の改善が図られた絶縁ゲート型
半導体素子を有する電力用半導体装置を提供することに
ある。
ので、その目的とするところは、オン抵抗および最大遮
断電流密度の両素子特性の改善が図られた絶縁ゲート型
半導体素子を有する電力用半導体装置を提供することに
ある。
【００１２】
【００１３】
【００１４】
［構成］
上記目的を達成するために、本発明に係る電力用半導体
装置（請求項１）は、第１導電型ベース層と、この第１
導電型ベース層の表面に形成された第２導電型ベース層
と、前記第２導電型ベース層の表面から前記第１導電型
ベース層に達する深さに並列に形成された複数の溝であ
って、平面パターンがストライプパターンの溝と、該溝
と並列に形成され、平面パターンが閉じた梯子パターン
の溝とを含む複数の溝内に、ゲート絶縁膜を介して埋め
込み形成されたゲート電極と、前記第２導電型ベース層
のうち、前記梯子パターンの閉じた平面パターンで囲ま
れた領域の表面に選択的に形成され、かつ、前記梯子パ
ターンの溝に接する第１導電型エミッタ層と、この第１
導電型エミッタ層および前記第２導電型ベース層のう
ち、前記梯子パターンの閉じた平面パターンで囲まれた
領域に選択的に接続された第１の主電極と、前記第２導
電型ベース層と反対側の前記第１導電型ベース層の表面
に形成された第２導電型エミッタ層と、この第２導電型
エミッタ層に接続された第２の主電極とからなる絶縁ゲ
ート型半導体素子が前記複数の溝の配列方向と同じ方向
に配列形成された領域を有し、かつ前記絶縁ゲート型半
導体素子の前記複数の溝の前記配列方向の素子サイズを
Ｃ、前記梯子パターンの閉じた平面パターンで囲まれた
領域の前記第２導電型ベース層の前記配列方向の幅を
Ｗ、前記第１導電型ベース層と前記第２導電型ベース層
との界面から前記溝の底までの距離をＤとしたときに、
Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さい
ことを特徴とする。
装置（請求項１）は、第１導電型ベース層と、この第１
導電型ベース層の表面に形成された第２導電型ベース層
と、前記第２導電型ベース層の表面から前記第１導電型
ベース層に達する深さに並列に形成された複数の溝であ
って、平面パターンがストライプパターンの溝と、該溝
と並列に形成され、平面パターンが閉じた梯子パターン
の溝とを含む複数の溝内に、ゲート絶縁膜を介して埋め
込み形成されたゲート電極と、前記第２導電型ベース層
のうち、前記梯子パターンの閉じた平面パターンで囲ま
れた領域の表面に選択的に形成され、かつ、前記梯子パ
ターンの溝に接する第１導電型エミッタ層と、この第１
導電型エミッタ層および前記第２導電型ベース層のう
ち、前記梯子パターンの閉じた平面パターンで囲まれた
領域に選択的に接続された第１の主電極と、前記第２導
電型ベース層と反対側の前記第１導電型ベース層の表面
に形成された第２導電型エミッタ層と、この第２導電型
エミッタ層に接続された第２の主電極とからなる絶縁ゲ
ート型半導体素子が前記複数の溝の配列方向と同じ方向
に配列形成された領域を有し、かつ前記絶縁ゲート型半
導体素子の前記複数の溝の前記配列方向の素子サイズを
Ｃ、前記梯子パターンの閉じた平面パターンで囲まれた
領域の前記第２導電型ベース層の前記配列方向の幅を
Ｗ、前記第１導電型ベース層と前記第２導電型ベース層
との界面から前記溝の底までの距離をＤとしたときに、
Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さい
ことを特徴とする。
【００１５】また、本発明に係る他の電力用半導体装置
（請求項２）は、第１導電型ベース層と、この第１導電
型ベース層の表面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する深さに並列に形成された複数の溝であっ
て、平面パターンがストライプパターンの溝と、該溝と
並列に形成され、平面パターンが閉じた梯子パターンの
溝とを含む複数の溝内に、ゲート絶縁膜を介して埋め込
み形成されたゲート電極と、前記第２導電型ベース層の
うち、前記梯子パターンの閉じた平面パターンで囲まれ
た領域の表面に選択的に形成され、かつ、前記梯子パタ
ーンの溝に接する第１導電型エミッタ層と、この第１導
電型エミッタ層および前記第２導電型ベース層のうち、
前記梯子パターンの閉じた平面パターンで囲まれた領域
に選択的に接続された第１の主電極と、前記第２導電型
ベース層と反対側の前記第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層に接続された第２の主電極とからなる絶縁ゲート
型半導体素子が前記複数の溝の配列方向と同じ方向に配
列形成された領域を有する素子群が複数形成されてなる
素子群を具備してなり、隣り合う２つの前記素子群の間
に、前記第２導電型ベース層よりも低不純物濃度の電界
集中緩和用の第２導電型半導体層が設けられ、かつ前記
絶縁ゲート型半導体素子の前記複数の溝の前記配列方向
の素子サイズをＣ、前記梯子パターンの閉じた平面パタ
ーンで囲まれた領域の前記第２導電型ベース層の前記配
列方向の幅をＷ、前記第１導電型ベース層と前記第２導
電型ベース層との界面から前記溝の底までの距離をＤと
したときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ
-1より小さいことを特徴とする。
（請求項２）は、第１導電型ベース層と、この第１導電
型ベース層の表面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する深さに並列に形成された複数の溝であっ
て、平面パターンがストライプパターンの溝と、該溝と
並列に形成され、平面パターンが閉じた梯子パターンの
溝とを含む複数の溝内に、ゲート絶縁膜を介して埋め込
み形成されたゲート電極と、前記第２導電型ベース層の
うち、前記梯子パターンの閉じた平面パターンで囲まれ
た領域の表面に選択的に形成され、かつ、前記梯子パタ
ーンの溝に接する第１導電型エミッタ層と、この第１導
電型エミッタ層および前記第２導電型ベース層のうち、
前記梯子パターンの閉じた平面パターンで囲まれた領域
に選択的に接続された第１の主電極と、前記第２導電型
ベース層と反対側の前記第１導電型ベース層の表面に形
成された第２導電型エミッタ層と、この第２導電型エミ
ッタ層に接続された第２の主電極とからなる絶縁ゲート
型半導体素子が前記複数の溝の配列方向と同じ方向に配
列形成された領域を有する素子群が複数形成されてなる
素子群を具備してなり、隣り合う２つの前記素子群の間
に、前記第２導電型ベース層よりも低不純物濃度の電界
集中緩和用の第２導電型半導体層が設けられ、かつ前記
絶縁ゲート型半導体素子の前記複数の溝の前記配列方向
の素子サイズをＣ、前記梯子パターンの閉じた平面パタ
ーンで囲まれた領域の前記第２導電型ベース層の前記配
列方向の幅をＷ、前記第１導電型ベース層と前記第２導
電型ベース層との界面から前記溝の底までの距離をＤと
したときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ
-1より小さいことを特徴とする。
【００１６】
【００１７】本発明（請求項１、請求項２）によれば、
絶縁ゲート型半導体素子がトレンチ型ＩＧＢＴ構造とな
っているので、サイリスタよりも最大遮断電流密度を高
くできるようになる。また、トレンチ型ＩＧＢＴ構造の
埋め込み絶縁ゲートを構成する溝として、平面パターン
が閉じた梯子パターンを有するものを用いているので、
平面パターンが閉じた格子パターンを有しない従来構造
に比べて、チャネル密度を小さくできる。
絶縁ゲート型半導体素子がトレンチ型ＩＧＢＴ構造とな
っているので、サイリスタよりも最大遮断電流密度を高
くできるようになる。また、トレンチ型ＩＧＢＴ構造の
埋め込み絶縁ゲートを構成する溝として、平面パターン
が閉じた梯子パターンを有するものを用いているので、
平面パターンが閉じた格子パターンを有しない従来構造
に比べて、チャネル密度を小さくできる。
【００１８】したがって、本発明によれば、オン抵抗お
よび最大遮断電流密度の両素子特性の改善が図られた絶
縁ゲート型半導体素子を有する電力用半導体装置を実現
できるようになる。
よび最大遮断電流密度の両素子特性の改善が図られた絶
縁ゲート型半導体素子を有する電力用半導体装置を実現
できるようになる。
【００１９】また、本発明（請求項１、請求項２）によ
れば、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃｍ-1より
も小さくすることにより、オン抵抗を小さくすることが
できる。
れば、Ｗ／（Ｄ・Ｃ）の値を１．０×１０3 ｃｍ-1より
も小さくすることにより、オン抵抗を小さくすることが
できる。
【００２０】これは素子寸法を上記値に設定すると、第
２導電型ベース層へキャリア（第２導電型ベース層と同
極性の多数キャリア）を排出する高抵抗の第１導電型ベ
ース層の実効的な幅が短くなり、これにより上記キャリ
アが流れ難くなり、第１導電型ベース層内に上記キャリ
アを効果的に蓄積できるようになるからである（ＩＥＧ
Ｔ効果）。
２導電型ベース層へキャリア（第２導電型ベース層と同
極性の多数キャリア）を排出する高抵抗の第１導電型ベ
ース層の実効的な幅が短くなり、これにより上記キャリ
アが流れ難くなり、第１導電型ベース層内に上記キャリ
アを効果的に蓄積できるようになるからである（ＩＥＧ
Ｔ効果）。
【００２１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る絶縁ゲート型半導体素子を有する電力用半導体装置
の断面斜視図である。また、図２は、図１の電力用半導
体装置を点Ａ、点Ａ´を通り矢視方向に平行な平面で切
断した断面図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る絶縁ゲート型半導体素子を有する電力用半導体装置
の断面斜視図である。また、図２は、図１の電力用半導
体装置を点Ａ、点Ａ´を通り矢視方向に平行な平面で切
断した断面図である。
【００２２】図中、１は高抵抗のＮ型ベース層を示して
おり、このＮ型ベース層１の表面には、Ｐ型ベース層２
が形成されている。このＰ型ベース層２内には、その表
面からＮ型ベース層１に達する深さのトレンチ溝が複数
形成され、これらトレンチ溝内の各々には、ゲート絶縁
膜３を介してゲート電極４が埋め込み形成されている。
おり、このＮ型ベース層１の表面には、Ｐ型ベース層２
が形成されている。このＰ型ベース層２内には、その表
面からＮ型ベース層１に達する深さのトレンチ溝が複数
形成され、これらトレンチ溝内の各々には、ゲート絶縁
膜３を介してゲート電極４が埋め込み形成されている。
【００２３】ここで、図６の従来装置では、１個の素子
に１個のトレンチ溝しか形成していなが、本実施形態で
は複数のトレンチ溝を形成している。さらに、これらト
レンチ溝のうち、素子端部のトレンチ溝の平面パターン
は梯子パターン、他のトレンチ溝の平面パターンはスト
ライプパターンである。
に１個のトレンチ溝しか形成していなが、本実施形態で
は複数のトレンチ溝を形成している。さらに、これらト
レンチ溝のうち、素子端部のトレンチ溝の平面パターン
は梯子パターン、他のトレンチ溝の平面パターンはスト
ライプパターンである。
【００２４】素子端部の平面パターンが梯子パターンの
トレンチ溝で囲まれた領域のＰ型ベース層２の表面に
は、素子端部のトレンチ溝に接するＮ型エミッタ層５が
形成されている。しかし、平面パターンがストライプパ
ターンのトレンチ溝に接する部分のＰ型ベース層２の表
面に、Ｎ型エミッタ層５は形成されていない。
トレンチ溝で囲まれた領域のＰ型ベース層２の表面に
は、素子端部のトレンチ溝に接するＮ型エミッタ層５が
形成されている。しかし、平面パターンがストライプパ
ターンのトレンチ溝に接する部分のＰ型ベース層２の表
面に、Ｎ型エミッタ層５は形成されていない。
【００２５】したがって、素子端部のトレンチ溝に接し
た部分のＰ型ベース層２にしかＭＯＳチャネルは形成さ
れない。また、素子端部のトレンチ溝の平面パターンが
梯子パターンであるため、ストライプパターンの場合に
比べて、ＭＯＳチャネルの密度は高くなり、オン抵抗は
低くなる。
た部分のＰ型ベース層２にしかＭＯＳチャネルは形成さ
れない。また、素子端部のトレンチ溝の平面パターンが
梯子パターンであるため、ストライプパターンの場合に
比べて、ＭＯＳチャネルの密度は高くなり、オン抵抗は
低くなる。
【００２６】素子端部のＮ型エミッタ層５およびＰ型ベ
ース層２は、カソード電極６に接続しているが、他の部
分のＰ型ベース層２は、図示しない層間絶縁膜によりカ
ソード電極６とは接続していない。
ース層２は、カソード電極６に接続しているが、他の部
分のＰ型ベース層２は、図示しない層間絶縁膜によりカ
ソード電極６とは接続していない。
【００２７】一方、Ｎ型ベース層１の裏面には、高不純
物濃度のＮ型バッファ層７を介して高不純物濃度のＰ型
エミッタ層８が形成されている。このＰ型エミッタ層８
にはアノード電極９が設けられている。
物濃度のＮ型バッファ層７を介して高不純物濃度のＰ型
エミッタ層８が形成されている。このＰ型エミッタ層８
にはアノード電極９が設けられている。
【００２８】上記の如きに構成された絶縁ゲート型半導
体素子の動作は以下の通りである。すなわち、素子を導
通状態（オン状態）にするには、ゲート電極４にカソー
ド電極６に対して正の電圧を与えて、素子端部のトレン
チ溝に接した部分のＰ型ベース層２にＮ型チャネル（Ｍ
ＯＳチャネル）を形成する。Ｎ型チャネルが形成される
と、Ｎ型エミッタ層５からＮ型ベース層１に電子が注入
され、この電子の注入に見合った量の正孔がＰ型エミッ
タ層８からＮ型ベース層１に注入される。この結果、Ｎ
型ベース層１で導電変調が起こり、Ｎ型ベース層１の抵
抗が低くなり、素子は導通状態となる。
体素子の動作は以下の通りである。すなわち、素子を導
通状態（オン状態）にするには、ゲート電極４にカソー
ド電極６に対して正の電圧を与えて、素子端部のトレン
チ溝に接した部分のＰ型ベース層２にＮ型チャネル（Ｍ
ＯＳチャネル）を形成する。Ｎ型チャネルが形成される
と、Ｎ型エミッタ層５からＮ型ベース層１に電子が注入
され、この電子の注入に見合った量の正孔がＰ型エミッ
タ層８からＮ型ベース層１に注入される。この結果、Ｎ
型ベース層１で導電変調が起こり、Ｎ型ベース層１の抵
抗が低くなり、素子は導通状態となる。
【００２９】このとき、本実施形態では、素子端部のト
レンチ溝の平面パターンが梯子パターンであるため、平
面パターンがストライプパターンの場合に比べて、チャ
ネル密度は高くなり、オン抵抗は低くなる。
レンチ溝の平面パターンが梯子パターンであるため、平
面パターンがストライプパターンの場合に比べて、チャ
ネル密度は高くなり、オン抵抗は低くなる。
【００３０】さらに、上記トレンチ溝以外のＭＯＳチャ
ネルの形成に寄与しないトレンチ溝（ダミートレンチ
溝）により、正孔電流が流れ難くなる。ダミートレンチ
溝が形成された部分のＰ型エミッタ層２にはカソード電
極６が設けられていなので、この部分から正孔電流が素
子外に排出されることはない。
ネルの形成に寄与しないトレンチ溝（ダミートレンチ
溝）により、正孔電流が流れ難くなる。ダミートレンチ
溝が形成された部分のＰ型エミッタ層２にはカソード電
極６が設けられていなので、この部分から正孔電流が素
子外に排出されることはない。
【００３１】したがって、ダミートレンチ溝により、Ｎ
型ベース層１内にキャリアを蓄積できるようになるの
で、ダミートレンチ溝がない場合に比べて、オン抵抗は
低くなる。
型ベース層１内にキャリアを蓄積できるようになるの
で、ダミートレンチ溝がない場合に比べて、オン抵抗は
低くなる。
【００３２】ここで、ダミートレンチ溝によるオン抵抗
の低減効果を十分に発揮させるためには、素子端部の平
面パターンが梯子パターンのトレンチ溝で囲まれたＰ型
ベース層２の素子配列方向の幅をＷ、Ｎ型ベース層１と
Ｐ型ベース層２との界面からトレンチ溝の底までの距離
をＤ、素子配列方向の素子サイズをＣとしたときに、Ｗ
／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さくな
るように、幅Ｗ、距離Ｄ、間隔Ｃを設定することが好ま
しい。
の低減効果を十分に発揮させるためには、素子端部の平
面パターンが梯子パターンのトレンチ溝で囲まれたＰ型
ベース層２の素子配列方向の幅をＷ、Ｎ型ベース層１と
Ｐ型ベース層２との界面からトレンチ溝の底までの距離
をＤ、素子配列方向の素子サイズをＣとしたときに、Ｗ
／（Ｄ・Ｃ）の値が１．０×１０3 ｃｍ-1より小さくな
るように、幅Ｗ、距離Ｄ、間隔Ｃを設定することが好ま
しい。
【００３３】上記寸法条件を満たすと、Ｐ型ベース層２
へキャリア（正孔）を排出するＮ型ベース層１の実効的
な幅が短くなり、正孔電流がより流れ難くなる。これに
より、Ｎ型ベース層１内にキャリアを効果的に蓄積でき
るようになるので、オン抵抗はさらに低くなる（ＩＥＧ
Ｔ効果）。
へキャリア（正孔）を排出するＮ型ベース層１の実効的
な幅が短くなり、正孔電流がより流れ難くなる。これに
より、Ｎ型ベース層１内にキャリアを効果的に蓄積でき
るようになるので、オン抵抗はさらに低くなる（ＩＥＧ
Ｔ効果）。
【００３４】このように本実施形態によれば、ＭＯＳチ
ャネルの形成に寄与するトレンチ溝を改良し、ダミート
レンチ溝を採用することにより、オン抵抗をサイリスタ
並みに低くすることができるようになる。
ャネルの形成に寄与するトレンチ溝を改良し、ダミート
レンチ溝を採用することにより、オン抵抗をサイリスタ
並みに低くすることができるようになる。
【００３５】一方、素子を非導通状態（オフ状態）にす
るには、ゲート電極４にカソード電極６に対して０また
は負の電圧を与えて、Ｐ型ベース層２に形成されていた
Ｎ型チャネルを消滅させる。Ｎ型チャネルが消滅する
と、Ｎ型エミッタ層５からＮ型ベース層１への電子の注
入が停止するので、Ｐ型エミッタ層層８からＮ型ベース
層１への正孔の注入も停止する。この結果、Ｎ型ベース
層１で導電変調が起こらなくなり、Ｎ型ベース層１の抵
抗が低くなり、素子は非導通状態となる。
るには、ゲート電極４にカソード電極６に対して０また
は負の電圧を与えて、Ｐ型ベース層２に形成されていた
Ｎ型チャネルを消滅させる。Ｎ型チャネルが消滅する
と、Ｎ型エミッタ層５からＮ型ベース層１への電子の注
入が停止するので、Ｐ型エミッタ層層８からＮ型ベース
層１への正孔の注入も停止する。この結果、Ｎ型ベース
層１で導電変調が起こらなくなり、Ｎ型ベース層１の抵
抗が低くなり、素子は非導通状態となる。
【００３６】ここで、本実施形態の絶縁ゲート型半導体
素子の構造はＩＧＢＴ構造またはＩＥＧＴ構造となるの
で、最大遮断電流密度はサイリスタに比べて大きくな
る。したがって、本実施形態によれば、最大遮断電流密
度およびオン抵抗の両方の素子特性に優れた絶縁ゲート
型半導体素子からなる電力用半導体装置を実現できるよ
うになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る電力用半導体装置の平面図である。また、図４、図
５は、それぞれ、図３の電力用半導体装置の矢視Ａ−Ａ
´断面図、矢視Ｂ−Ｂ´（トレンチ溝を通るところの）
断面図である。なお、図１、図２の電力用半導体装置と
対応する部分には図１、図２と同一符号を付してあり、
詳細な説明は省略する。
素子の構造はＩＧＢＴ構造またはＩＥＧＴ構造となるの
で、最大遮断電流密度はサイリスタに比べて大きくな
る。したがって、本実施形態によれば、最大遮断電流密
度およびオン抵抗の両方の素子特性に優れた絶縁ゲート
型半導体素子からなる電力用半導体装置を実現できるよ
うになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る電力用半導体装置の平面図である。また、図４、図
５は、それぞれ、図３の電力用半導体装置の矢視Ａ−Ａ
´断面図、矢視Ｂ−Ｂ´（トレンチ溝を通るところの）
断面図である。なお、図１、図２の電力用半導体装置と
対応する部分には図１、図２と同一符号を付してあり、
詳細な説明は省略する。
【００３７】図中、２１はセルブロック（素子群）を示
しており、このセルブロック２１内には、第１の実施形
態の絶縁ゲート型半導体素子２２が一方向に配列形成さ
れている。このようなセルブロック２１が素子部に複数
形成されている。
しており、このセルブロック２１内には、第１の実施形
態の絶縁ゲート型半導体素子２２が一方向に配列形成さ
れている。このようなセルブロック２１が素子部に複数
形成されている。
【００３８】また、素子部には、絶縁ゲート型半導体素
子２２のゲート電極取出用のゲート電極パッド２３、カ
ソード電極取出用のカソード電極パッド２０が形成され
ている。図では素子部の右下にゲート電極パッド２３を
配置しているが、他の位置でも良い。カソード電極パッ
ド２０も他の位置であっても良い。
子２２のゲート電極取出用のゲート電極パッド２３、カ
ソード電極取出用のカソード電極パッド２０が形成され
ている。図では素子部の右下にゲート電極パッド２３を
配置しているが、他の位置でも良い。カソード電極パッ
ド２０も他の位置であっても良い。
【００３９】一方、接合終端部には、図５に示すよう
に、Ｐ型バッファ層２４、Ｐ型リサーフ層２５、Ｎ型チ
ャネルストッパ層２６、フィールドプレート電極２７が
形成されている。
に、Ｐ型バッファ層２４、Ｐ型リサーフ層２５、Ｎ型チ
ャネルストッパ層２６、フィールドプレート電極２７が
形成されている。
【００４０】さらに、隣り合う２つのセルブロック２１
間のＮ型ベース層１の表面には、図４、図５に示すよう
に、Ｐ型リサーフ層２５と同程度の低不純物濃度のＰ型
拡散層２８が形成されている。このＰ型拡散層２８には
ゲート電極配線２９が設けられている。なお、３０、３
１はそれぞれ層間絶縁膜、パッシベーション膜を示して
いる。
間のＮ型ベース層１の表面には、図４、図５に示すよう
に、Ｐ型リサーフ層２５と同程度の低不純物濃度のＰ型
拡散層２８が形成されている。このＰ型拡散層２８には
ゲート電極配線２９が設けられている。なお、３０、３
１はそれぞれ層間絶縁膜、パッシベーション膜を示して
いる。
【００４１】本実施形態では、Ｐ型リサーフ層２５と同
程度の低不純物濃度のＰ型拡散層２８を、隣り合う２つ
のセルブロック２１間のＮ型ベース層１の表面に形成し
ているので、接合終端部と同様の電界集中緩和効果が素
子部にも生じ、これにより高い耐圧を維持することがで
きるようになる。
程度の低不純物濃度のＰ型拡散層２８を、隣り合う２つ
のセルブロック２１間のＮ型ベース層１の表面に形成し
ているので、接合終端部と同様の電界集中緩和効果が素
子部にも生じ、これにより高い耐圧を維持することがで
きるようになる。
【００４２】なお、本発明は上記実施形態に限定される
ものではない。上記実施形態では、ＭＯＳチャネルの形
成に寄与するトレンチ溝の平面パターンとして梯子パタ
ーンを選んだが、閉じた帯状パターンであれば、他のパ
ターンを用いても良い。また、閉じた帯状パターンと閉
じていない帯状パターンが混在しても良い。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
ものではない。上記実施形態では、ＭＯＳチャネルの形
成に寄与するトレンチ溝の平面パターンとして梯子パタ
ーンを選んだが、閉じた帯状パターンであれば、他のパ
ターンを用いても良い。また、閉じた帯状パターンと閉
じていない帯状パターンが混在しても良い。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施でき
る。
【００４３】
【発明の効果】以上詳説したように本発明（請求項１，
２）によれば、トレンチ型ＩＧＢＴ構造により最大遮断
電流密度を高くでき、さらに埋め込み絶縁ゲートを構成
する溝として、平面パターンが閉じた梯子パターンを有
するものを用いているので、チャネル密度の増加により
オン抵抗を低くできる。
２）によれば、トレンチ型ＩＧＢＴ構造により最大遮断
電流密度を高くでき、さらに埋め込み絶縁ゲートを構成
する溝として、平面パターンが閉じた梯子パターンを有
するものを用いているので、チャネル密度の増加により
オン抵抗を低くできる。
【図１】本発明の第１の実施形態に係る絶縁ゲート型半
導体素子を有する電力用半導体装置の断面斜視図
導体素子を有する電力用半導体装置の断面斜視図
【図２】図１の電力用半導体装置を点Ａ、点Ａ´を通り
矢視方向に平行な平面で切断した断面図
矢視方向に平行な平面で切断した断面図
【図３】本発明の第２の実施形態に係る電力用半導体装
置の平面図
置の平面図
【図４】図３の電力用半導体装置の矢視Ａ−Ａ´断面図
【図５】図３の電力用半導体装置の矢視Ｂ−Ｂ´断面図
【図６】従来のＩＧＢＴを有する電力用半導体装置の断
面図
面図
１…Ｎ型ベース層（第１導電型ベース層）
２…Ｐ型ベース層（第２導電型ベース層）
３…ゲート絶縁膜
４…ゲート電極
５…Ｎ型エミッタ層（第１導電型エミッタ層）
６…カソード電極（第１の主電極）
７…Ｎ型バッファ層
８…Ｐ型エミッタ層（第２導電型エミッタ層）
９…アノード電極（第２の主電極）
２０…カソード電極パッド
２１…セルブロック（素子群）
２２…絶縁ゲート型半導体素子
２３…ゲート電極パッド
２４…Ｐ型バッファ層
２５…Ｐ型リサーフ層
２６…Ｎ型チャネルストッパ層
２７…フィールドプレート電極
２８…Ｐ型拡散層（第２導電型半導体層）
２９…ゲート電極配線
３０…層間絶縁膜
３１…パッシベーション膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−23092（ＪＰ，Ａ)
特開 平７−135309（ＪＰ，Ａ)
特開 平６−97451（ＪＰ，Ａ)
特開 平２−285679（ＪＰ，Ａ)
特開 平５−283705（ＪＰ，Ａ)
特開 平９−270512（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (2)
- 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
ベース層と、前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する深さに並列に形成された複数の溝であっ
て、平面パターンがストライプパターンの溝と、該溝と
並列に形成され、平面パターンが閉じた梯子パターンの
溝とを含む複数の 溝内に、ゲート絶縁膜を介して埋め込
み形成されたゲート電極と、 前記第２導電型ベース層のうち、前記梯子パターンの閉
じた平面パターンで囲まれた領域の表面に選択的に形成
され、かつ、前記梯子パターンの溝に接する第１導電型
エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
層のうち、前記梯子パターンの閉じた平面パターンで囲
まれた領域に選択的に接続された第１の主電極と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
ス層の表面に形成された第２導電型エミッタ層と、 この第２導電型エミッタ層に接続された第２の主電極と
からなる絶縁ゲート型半導体素子が前記複数の溝の配列
方向と同じ方向に配列形成された領域を有し、 かつ前記絶縁ゲート型半導体素子の前記複数の溝の前記
配列方向の素子サイズをＣ、前記梯子パターンの閉じた
平面パターンで囲まれた領域の前記第２導電型ベース層
の前記配列方向の幅をＷ、前記第１導電型ベース層と前
記第２導電型ベース層との界面から前記溝の底までの距
離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１
０3 ｃｍ-1より小さいことを特徴とする電力用半導体装
置。 - 【請求項２】第１導電型ベース層と、 この第１導電型ベース層の表面に形成された第２導電型
ベース層と、前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する深さに並列に形成された複数の溝であっ
て、平面パターンがストライプパターンの溝と、該溝と
並列に形成され、平面パターンが閉じた梯子パターンの
溝とを含む複数の 溝内に、ゲート絶縁膜を介して埋め込
み形成されたゲート電極と、 前記第２導電型ベース層のうち、前記梯子パターンの閉
じた平面パターンで囲まれた領域の表面に選択的に形成
され、かつ、前記梯子パターンの溝に接する第１導電型
エミッタ層と、 この第１導電型エミッタ層および前記第２導電型ベース
層のうち、前記梯子パターンの閉じた平面パターンで囲
まれた領域に選択的に接続された第１の主電極と、 前記第２導電型ベース層と反対側の前記第１導電型ベー
ス層の表面に形成された第２導電型エミッタ層と、 この第２導電型エミッタ層に接続された第２の主電極と
からなる絶縁ゲート型半導体素子が前記複数の溝の配列
方向と同じ方向に配列形成された領域を有する素子群が
複数形成されてなる素子群を具備してなり、 隣り合う２つの前記素子群の間に、前記第２導電型ベー
ス層よりも低不純物濃度の電界集中緩和用の第２導電型
半導体層が設けられ、 かつ前記絶縁ゲート型半導体素子の前記複数の溝の前記
配列方向の素子サイズをＣ、前記梯子パターンの閉じた
平面パターンで囲まれた領域の前記第２導電型ベース層
の前記配列方向の幅をＷ、前記第１導電型ベース層と前
記第２導電型ベース層との界面から前記溝の底までの距
離をＤとしたときに、Ｗ／（Ｄ・Ｃ）の値が１．０×１
０3 ｃｍ-1より小さいことを特徴とする電力用半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31902796A JP3410913B2 (ja) | 1996-11-29 | 1996-11-29 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31902796A JP3410913B2 (ja) | 1996-11-29 | 1996-11-29 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163483A JPH10163483A (ja) | 1998-06-19 |
| JP3410913B2 true JP3410913B2 (ja) | 2003-05-26 |
Family
ID=18105700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31902796A Expired - Lifetime JP3410913B2 (ja) | 1996-11-29 | 1996-11-29 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3410913B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633122B2 (en) | 2005-01-27 | 2009-12-15 | Masahito Otsuki | Insulated gate semiconductor device and method of manufacturing the same |
| US7714353B2 (en) | 2007-05-17 | 2010-05-11 | Fuji Electric Device Technology Co., Ltd. | Insulated gate semiconductor device and the method of manufacturing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1089343A3 (en) | 1999-09-30 | 2003-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device with trench gate |
| US6399998B1 (en) * | 2000-09-29 | 2002-06-04 | Rockwell Technologies, Llc | High voltage insulated-gate bipolar switch |
| JP3917058B2 (ja) * | 2001-12-26 | 2007-05-23 | 株式会社東芝 | 絶縁ゲート型バイポーラトランジスタ |
| JP2004055812A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| JP3927111B2 (ja) | 2002-10-31 | 2007-06-06 | 株式会社東芝 | 電力用半導体装置 |
| JP3971327B2 (ja) | 2003-03-11 | 2007-09-05 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| JP4703138B2 (ja) * | 2004-06-18 | 2011-06-15 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| JP5098303B2 (ja) * | 2006-03-02 | 2012-12-12 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP5984282B2 (ja) | 2006-04-27 | 2016-09-06 | 富士電機株式会社 | 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| JP4950934B2 (ja) * | 2008-04-14 | 2012-06-13 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
| DE112015006812B4 (de) * | 2015-08-19 | 2024-02-22 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
-
1996
- 1996-11-29 JP JP31902796A patent/JP3410913B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633122B2 (en) | 2005-01-27 | 2009-12-15 | Masahito Otsuki | Insulated gate semiconductor device and method of manufacturing the same |
| US7714353B2 (en) | 2007-05-17 | 2010-05-11 | Fuji Electric Device Technology Co., Ltd. | Insulated gate semiconductor device and the method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163483A (ja) | 1998-06-19 |
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