JP3971327B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置 Download PDFInfo
- Publication number
- JP3971327B2 JP3971327B2 JP2003065093A JP2003065093A JP3971327B2 JP 3971327 B2 JP3971327 B2 JP 3971327B2 JP 2003065093 A JP2003065093 A JP 2003065093A JP 2003065093 A JP2003065093 A JP 2003065093A JP 3971327 B2 JP3971327 B2 JP 3971327B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- trench
- base layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 28
- 238000009826 distribution Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 208
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- 239000000969 carrier Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000002161 passivation Methods 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置に係り、特にトレンチゲートを有する電力用半導体素子の構造に関するものである。
【０００２】
【従来の技術】
パワーＩＧＢＴ（Insulated Gate Bipolar Transistor ；絶縁ゲート型バイポーラトランジスタ）の１つであるトレンチＩＧＢＴは、半導体基板のトレンチ内に埋め込んだＭＯＳゲートのトレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチゲート構造を有するものであり、チャネル抵抗の低減により性能を向上（低損失化）させ易い。
【０００３】
トレンチＩＧＢＴを改良するために、本願出願人は、トレンチゲート構造およびエミッタ側のキャリア蓄積効果を利用した電子注入量増加型の素子（Injection Enhanced Gate Transistor、以下、ＩＥＧＴと記す）を提案している。
【０００４】
図１６は、従来のＩＥＧＴの構造を概略的に示す断面図である。
【０００５】
図１７は、図１６中の一部を取り出して拡大して示す断面図である。
【０００６】
図１６および図１７に示すＩＥＧＴにおいて、高抵抗のN-ベース層101 の表面側にはP-ベース(base)層107 が形成され、このP-ベース(base)層107 の表層部には横方向に一定ピッチで選択的にP+ベース(base)層107aが形成されている。そして、P-ベース(base)層107 の表面からN-ベース層101 に達する深さの複数のゲートトレンチが一定ピッチで選択的に形成されている。このように併設された各トレンチの内部には、ゲート絶縁膜105 を介してトレンチゲート電極106 が埋め込み形成されている。
【０００７】
前記一定ピッチで形成されている複数のP+ベース層107aのうち、一定数の間隔毎に選択された一部のP+ベース層107aの表面およびそれに隣接するP-ベース(base)層107 の表面には、隣り合うトレンチの側面に接するように選択的に高不純物濃度のN+エミッタ層108 が形成されており、選択されなかった残りのP+ベース層107aの表面およびそれに隣接するP-ベース(base)層107 の表面にはN+エミッタ層108 が形成されていない。
【０００８】
そして、上記N+エミッタ層108 およびそれに接するP+ベース層107a上には、その両方に接するようにエミッタ電極109 が設けられており、このエミッタ電極109 によってN+エミッタ層108 とP+ベース層107aは短絡している。この場合、前記トレンチゲート電極106 、前記N+エミッタ層108 が形成されていないP+ベース層107aおよびP-ベース(base)層107 からエミッタ電極109 を電気的に分離するように層間絶縁膜111 が設けられている。各トレンチゲート電極106 は、ポリシリコンゲート配線パターン115 を介してゲートパッド116 まで引き出されている。前記層間絶縁膜111 は、ゲートパッド116 とエミッタ電極109 とを電気的に分離するように設けられている。
【０００９】
一方、N-ベース層101 の裏面側には、高不純物濃度のN+バッファ(buffer)層102 を介して高不純物濃度のP+型コレクタ層103 が形成され、P+型コレクタ層103上にはコレクタ電極110 が設けられている。
【００１０】
なお、図１６中、16はガードリング(GR)、13はフィールドプレート、14はフィールドストッパN+層、117 は絶縁膜（パッシベーション膜）である。
【００１１】
上記構成において、N-ベース層101 、P+ベース層107 、N+エミッタ層108 、ゲート絶縁膜105 およびトレンチゲート電極106 は、P+ベース層107 のトレンチに接する表面部分に形成されるチャネル領域を通じてN+エミッタ層108 からN-ベース層101 に電子を注入するＭＯＳＦＥＴを構成している。
【００１２】
次に、図１６および図１７に示したＩＥＧＴの動作について説明する。
【００１３】
ＩＥＧＴをターンオンさせる時には、コレクタ電極110 とエミッタ電極109 との間に正のコレクタ電圧が印加された状態で、トレンチゲート電極106 とエミッタ電極109 との間に所定の正のゲート電圧を印加する。これにより、P-ベース層107 のゲート絶縁膜105 に接した表面がｎ型に反転して反転層（ｎ型チャネル）が形成されるので、この反転層を通じてエミッタ電極109 から電子がN-ベース層101 に注入され、ｐ型コレクタ層103 に達する。この際、ｐ型コレクタ層103 とN-ベース層101 との間がN+バッファ層102 を介して順バイアスされ、ｐ型コレクタ層103 より正孔がN+バッファ層102 を経由してN-ベース層101 に注入される。このように、N-ベース層101 に電子と正孔の両方が注入される結果、N-ベース層101 領域で伝導度変調が起こり、N-ベース層101 の抵抗が大幅に低減する。
【００１４】
上記動作において、隣り合うトレンチで挟まれた複数のP-ベース層107 領域のうちで、N+エミッタ層108 が形成されていない部分（ダミーベース領域）の直下にキャリアが蓄積されることにより、伝導度変調効果が強くなり、オン抵抗を低減し、最大遮断電流密度を大きくすることができる。
【００１５】
一方、ＩＥＧＴをターンオフさせる時には、エミッタ電極109 に対して負の電圧または等しい電圧をトレンチゲート電極106 に印加することによって、前記反転層が消失して、電子注入が停止する。これに伴い、P-ベース層107 への正孔の注入も停止し、N-ベース層101 の抵抗が高くなり、ＩＥＧＴがターンオフする。
【００１６】
しかし、上記従来例の構造のＩＥＧＴは、ターンオンする際に、前記ダミーベース領域の直下に蓄積されるキャリアとトレンチゲート電極106 との間に生ずる容量（図１７中、符号Ａの部分）の作用により、ゲート電圧が振動して必要以上に上昇し、スイッチング速度（dV/dt ）が異常に大きくなり、素子の破壊を引き起こすことがある。
【００１７】
図１８は、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって発生するゲート電圧の振動の一例を示す波形図である。
【００１８】
また、一般に、ＩＧＢＴのスイッチング速度（dV/dt ）の制御は、外部接続されるゲート抵抗（図示せず）の値でゲート電流を制御することにより行われるが、従来例の構造のＩＥＧＴでは、蓄積キャリアによりゲート電圧が変化するので、外部ゲート抵抗によるゲート電流の制御が困難である。
【００１９】
【特許文献１】
特開２００２−１６４５４２号公報
【００２０】
【特許文献２】
特開２００２−２１７５１４号公報
【００２１】
【特許文献３】
特表２０００−５０９５５９号公報
【００２２】
【発明が解決しようとする課題】
上記したように従来のＩＥＧＴは、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによってターンオン時のゲート電圧が振動して必要以上に上昇し、スイッチング速度が異常に大きくなり、素子の破壊を引き起こすことがあるという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することが可能となる絶縁ゲート型半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２５】
本発明の第２の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１の実施形態の構造＞
図１は、本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図である。
【００３０】
図２は、図１に対応するパターンレイアウトの一例を概略的に示す平面図である。なお、図２中、コンタクト領域以外は、表面が酸化膜により覆われている。
【００３１】
このＩＥＧＴの構造は、図１６および図１７を参照して前述した従来例のＩＥＧＴの構造と比べて、図１中に丸印Ｂで囲んで示す部分のように、次の点（１）、（２）が異なり、その他はほぼ同じであるので同一符号を付している。
【００３２】
（１）トレンチ(Trench)ゲート電極106 のうちでN+エミッタ(Emitter) 層108の側方に位置するＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺には、N+エミッタ層108 側とは反対側の側面部から底面部の少なくとも一部にかけて（望ましくは、底面部の全てを覆うように）P+拡散領域112 が形成されている。
【００３３】
（２）ＭＯＳゲートとして作用するトレンチゲート電極106aに近接して、ダミーベース領域におけるP-ベース層107 の表面からP-ベース層107 を貫通してN-ベース層に達する深さ（トレンチゲート電極106aとほぼ同じ深さ）にダミートレンチが形成されている。このダミートレンチの内部は、トレンチゲート電極106aとは電気的に絶縁されており、本例では、トレンチゲート絶縁膜105 を介してポリシリコンが埋め込まれている。
【００３４】
即ち、図１および図２において、高抵抗の第１導電型（本例ではｎ型）のN-ベース層101 の表面側には、第１導電型（本例ではｐ型）のP-ベース(base)層107が形成され、このP-ベース(base)層107 の表層部には横方向に一定ピッチで選択的にP+ベース(base)層107aが形成されている。上記P-ベース(base)層107 の表面からP-ベース(base)層107 を貫通してN-ベース層101 に達する深さの複数のゲートトレンチが一定ピッチで選択的に、かつ、平面パターンが例えばストライプ状に形成されている。
【００３５】
そして、各ゲートトレンチの内部に、ゲート絶縁膜105 を介してトレンチゲート電極106 が埋め込み形成されている。
【００３６】
前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に（通常、一定数の間隔で）選択された一部のベース領域におけるP+ベース層107aおよびP-ベース層107 の表面には、選択的に高不純物濃度のN+エミッタ層108 が側方のゲートトレンチの側面に接するように形成されている。
【００３７】
このN+エミッタ層108 は、本例では、図２に示すように、ゲートトレンチ相互間でゲートトレンチの長手方向の両側に沿う部分と、ゲートトレンチの長手方向に沿って一定間隔でP+ベース層107aを横切る部分とからなる梯子状の平面パターンを有するように形成されている。これにより、ゲートトレンチ相互間では、ゲートトレンチの長手方向の両側に沿うエミッタ層部分の相互間で、ゲートトレンチの長手方向に沿って帯状のN+エミッタ層108 とP+ベース層107aの露出部が交互に存在する。
【００３８】
なお、N+エミッタ層108 は、上記例に限らず、ゲートトレンチ相互間でゲートトレンチの長手方向に沿って一定間隔でP+ベース層107aを横切る縞状の平面パターンを有するように形成されていてもよい。この場合、ゲートトレンチ相互間で、ゲートトレンチの長手方向に沿ってN+エミッタ層108 とP+ベース層107aの露出部が交互に存在する。
【００３９】
なお、前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に選択されなかった残りのベース領域（ダミーベース領域）の表面にはN+エミッタ層108 が形成されておらず、このダミーベース領域は平面パターンがゲートトレンチと同様のストライプ状である。
【００４０】
したがって、複数のトレンチゲート電極106 のうちの一部のトレンチゲート電極106aは、N+エミッタ層108 が形成されているベース領域に隣接し、N+エミッタ層108 の側方に位置してＭＯＳゲートとして作用する。残りのトレンチゲート電極106 は、N+エミッタ層108 が形成されているベース領域に隣接せずに、N+エミッタ層108 が形成されていないダミーベース領域の相互間に位置する。
【００４１】
そして、基板上に堆積された層間絶縁膜111 に開口されたエミッタ・ベース引出し用のコンタクトホールを通じて、N+エミッタ層108 が形成されているベース領域におけるP+ベース層107aおよび上記N+エミッタ層108 に共通にコンタクトして両者を短絡させるようにエミッタ電極109 が設けられている。図２中、20はP+ベース層107aおよびN+エミッタ層108 にエミッタ電極109 が共通にコンタクトする領域である。
【００４２】
これに対して、N+エミッタ層108 が形成されていないベース領域においては、P-ベース層107 上にゲート絶縁膜（酸化膜）105 が延在しており、このゲート絶縁膜105 上に層間絶縁膜111 が形成されている。これにより、P-ベース層107 およびトレンチゲート電極106 は、エミッタ電極109 と電気的に絶縁されている。
【００４３】
各トレンチゲート電極106 は、図１６に示したように、ポリシリコンゲート配線パターン115 を介してゲートパッド116 まで引き出されている。前記層間絶縁膜111 は、ゲートパッド116 とエミッタ電極109 とを電気的に分離するように設けられている。
【００４４】
さらに、本実施例においては、ＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺で片側（後述するダミートレンチ側）の側面部から底面部にかけてP+拡散領域112 が形成されている。
【００４５】
このP+拡散領域112 は、ダミートレンチの底部付近からゲートトレンチの底部付近まで連なっており、N-ベース層101 の領域内で上部のP-ベース層107 に接するように形成されている。なお、上記P+拡散領域112 は、ゲートトレンチの底部付近においてダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称である。
【００４６】
一方、前記P+拡散領域112 をトレンチゲート電極106aの底部周辺に高精度で容易に形成するために、ダミートレンチが形成されている。このダミートレンチは、ＭＯＳゲートとして作用するトレンチゲート電極106aに近接して、ダミーベース領域におけるP-ベース層107 の表面からP-ベース層107 を貫通してN-ベース層101 に達する深さ（トレンチゲート電極106aとほぼ同じ深さ）に形成されている。この場合、後述する理由により、ゲートトレンチとダミートレンチとの間隔が1.0um 以下であるように形成されている。
【００４７】
前記ダミートレンチには、ゲート絶縁膜を介してダミートレンチゲート113 が埋め込まれている。上記したようなダミートレンチをゲートトレンチと同時に形成し、それぞれのゲート絶縁膜を同時に形成することで、プロセスの増加を抑制することが可能である。
【００４８】
一方、N-ベース層101 の裏面側には、高不純物濃度のN+バッファ(buffer)層102 を介して高不純物濃度のP+型コレクタ層103 が形成され、P+型コレクタ層103上にはコレクタ電極110 が設けられている。なお、上記N+バッファ層102 は、必要とする耐圧が別の方法で満たされる場合には省略される。
【００４９】
前記N-ベース層101 、N+バッファ層102 およびP+コレクタ層103 の一例として、P+基板にエビタキシヤル成長によってN+バッファ層102 を形成し、さらにエピタキシヤル成長によって比較的高抵抗のN-ベース層101 を形成することによって得たN-／N+／P+基板（ウエハー）100 を用いることが可能である。また、他の例として、N+基板上にN-ベース層を形成し、N+基板の裏面にP+コレクタ層を形成したウエハーを用いることが可能である。また、N+バッファ層102 を省略する場合には、P+基板上にN-ベース層を形成したウエハーを用いることが可能である。さらには、N-基板を用い、それをN-ベース層として使用し、裏面にP+コレクタ層を形成したウエハーを用いることが可能である。
【００５０】
さらに、半導体基板の素子形成領域の外周部の表面にガードリング（図１６中16）が形成されており、半導体基板の最外周領域には、空乏化を止めるフィールドストッパN+層（図１６中14）が形成されている。そして、素子終端部は、上記フィールドストッパN+層に接触してフィールドプレート（図１６中13）が形成され、絶縁膜（パッシベーション膜）（図１６中117 ）で覆われている。
【００５１】
上記構造のＩＥＧＴの動作は、図１６および図１７を参照して前述した従来例のＩＥＧＴの動作と基本的に同様である。この場合、ＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺近傍へのキャリアの蓄積がP+拡散領域1112の存在によって抑制され、ダミーベース領域の直下に蓄積されたキャリアとトレンチゲート電極106aとの間での負性容量（図１７中に示す符号Ａの部分）の発生を抑制することが可能になる。
【００５２】
図３は、図１のＩＥＧＴのターンオン時の動作波形の一例を示している。
【００５３】
この動作波形によれば、ターンオン時におけるゲート電圧の振動や必要以上の上昇が抑制され、スイッチング速度（dV/dt ）が異常に大きくなることが防止されている様子が分かる。
【００５４】
したがって、図１のＩＥＧＴによれば、ターンオン時において、負性容量に起因するゲート電圧の振動や必要以上の上昇を抑制することが可能になり、ターンオン時にスイッチング速度（dV/dt ）が異常に大きくなって素子の破壊を引き起こすという従来例の問題を防止することができる。
【００５５】
上記したように第１の実施形態のＩＥＧＴによれば、ゲートトレンチ周辺にP+拡散領域112 を設けることによって、P+拡散領域112 のある部分にはキャリアが蓄積せず、トレンチゲート電極106aと蓄積キャリアとの間の負性容量が発生しないので、ゲート電位の異常振動が発生せず、また、ゲート抵抗によるスイッチングdV/dt の制御が容易となる。なお、P+拡散領域112 を設ける範囲が小さいので、キャリア蓄積効果への影響は軽微である。
【００５６】
＜第１の実施形態のＩＥＧＴの製造工程の一例＞
図４乃至図８は、第１の実施形態のＩＥＧＴの製造工程の一例を概略的に示す断面図である。
【００５７】
まず、図４（ａ）に示すように、N-／N+／P+基板（ウエハー）100 を用意し、図４（ｂ）に示すように、N-ベース層101 上にSiO2膜31を形成し、N-ベース層101 の外周部の表面にガードリング(GR)16を形成する。そして、上記SiO2膜31をパターニングし、このSiO2膜パターンをマスクとして拡散を行い、N-ベース層101 表面のガードリング16で囲まれた素子形成領域にP-ベース層107 を形成する。
【００５８】
次に、図５（ａ）に示すように、P-ベース層107 の表面に選択的に複数のP+ベース層107aをそれぞれストライプ状の平面パターンを有するように形成する。そして、図５（ｂ）に示すように、複数のP+ベース層107aのうちで間欠的に選択したP+ベース層の表面に、梯子状または縞状の平面パターンを有するように選択的にN+エミッタ層108 を形成すると同時に、N-ベース層101 の最外周領域にフィールドストッパN+層14を形成する。そして、図５（ｃ）に示すように、素子形成領域のP-ベース層107 に選択的にそれぞれストライプ状の平面パターンを有し、N-ベース層101 中に達する複数のゲートトレンチ104aおよびダミートレンチ104bを形成する。
【００５９】
次に、図６（ａ）に示すように、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜（SiO2膜）51を形成する。そして、図６（ｂ）に示すように、全面をレジスト53で覆い、ダミートレンチに対応してレジスト53およびSiO2膜51を開口し、ダミートレンチの底面部に不純物（本例ではボロン）イオンを打ち込む。
【００６０】
次に、図７（ａ）に示すように、レジスト53および犠牲酸化膜51を除去する。この後、全面を酸化し、P-ベース層107 、P+ベース層107a、N+エミッタ層108 の表面にゲート酸化膜（SiO2膜）を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（SiO2膜）105 を形成する。この間の熱処理により、前記ゲートトレンチの底部近傍にP+拡散領域112 が形成される。そして、図７（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコンをＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、基板上面に露出しているポリシリコン（ダミートレンチ内部のポリシリコン以外）のパターニングを行うことにより、ポリシリコンゲート配線パターン115 を形成する。
【００６１】
次に、図８（ａ）に示すように、層間絶縁膜111 を全面に堆積し、層間絶縁膜111 とその下のゲート酸化膜61に対して、N+エミッタ層が形成されているベース領域のN+エミッタ層108 およびP+ベース層107aの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン115の一部に対応する開口部を形成する。そして、図８（ｂ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極109 と、ゲートパッド116 と、素子終端部のフィールドストッパN+層14に接触するフィールドプレート13を形成する。
【００６２】
次に、図９に示すように、パッシベーション膜117 を表面全面に堆積してパターニングを行うことによりエミッタ電極109 等を露呈させる工程、さらに、裏面にコレクタ電極110 を形成する工程を行う。
【００６３】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。その後、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜51を形成し、レジスト53で表面を覆い、ダミートレンチとなる部分のレジスト53と犠牲酸化膜51を開口する。そして、この開口部分よりダミートレンチ底部にボロンイオンを注入する。その後、前記レジスト53および犠牲酸化膜51を除去する。その後におけるゲート絶縁膜105 の形成、ゲート電極材（ポリシリコン）の形成以降の工程（コレクタ電極110 の形成まで含む）は、従来の製造工程と同じである。
【００６４】
上記したボロンイオン注入後の熱工程により、ボロンを拡散させてトレンチゲート電極106aの底部付近にP+拡散領域が形成される。この熱工程によるボロンの拡散深さは、熱処理条件に依存するが、通常、1μm 以下であるので、トレンチゲート電極106a用のゲートトレンチとダミートレンチとの間隔を1μm 以下に設計することが望ましい。
【００６５】
以上説明したようなＩＥＧＴの製造工程によれば、第１の実施形態に係るＩＥＧＴを容易に製造することが可能となる。しかも、トレンチゲート電極106a用のゲートトレンチとダミートレンチとの間隔を、熱工程によるボロンの拡散深さ（通常、1μm ）以下に限定することにより、P+拡散領域112 がトレンチゲート電極106aの底部付近まで高い精度で達するように形成することが可能になる。
【００６６】
なお、図１および図２に示した構造のＩＥＧＴにおいて、N+エミッタ層8 を梯子状あるいは縞状の平面パターンを有するように、つまり、N+エミッタ層8 とP+ベース層107aの露出部が交互に存在するように形成しておくことにより、セルピッチを縮小していくにつれてコンタクト開口幅が小さくなっても、N+エミッタ層108 とP+ベース層107aを十分にエミッタ電極109 により短絡できる。但し、トレンチゲート電極106aの間隔（セルピッチ）が比較的広く、コンタクト開口幅が加工精度に比べてある程度広い場合には、N+エミッタ層108 の平面パターンをストライプ状に形成しても、N+エミッタ層108 とP+ベース層107Aとをトレンチに平行な方向の全面でエミッタ電極109 により短絡することが可能である。
【００６７】
なお、前記ゲートトレンチの平面パターンは、前記ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００６８】
＜第１の実施形態のＩＥＧＴの製造工程の他の例＞
図１０乃至図１２は、第１の実施形態のＩＥＧＴの製造工程の他の例を概略的に示す断面図である。
【００６９】
まず、図４乃至図５を参照して前述した工程と同じ工程を実施する。
【００７０】
次に、図１０（ａ）に示すように、全面を酸化し、P-ベース層107 、P+ベース層107a、N+エミッタ層108 の表面にゲート酸化膜（SiO2膜）91を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（SiO2膜）105 を形成する。そして、図１０（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコン92をＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、さらに、全面をレジスト93で覆い、ダミートレンチに対応して開口するようにパターニングする。さらに、このレジストパターンを用いてダミートレンチ内部のポリシリコン92を除去する。そして、ダミートレンチの底面部に例えばボロンイオンを打ち込む。
【００７１】
次に、図１１（ａ）に示すように、レジスト93を除去した後、基板上面に露出しているポリシリコン92のパターニングを行うことにより、ポリシリコンゲート配線パターン115 を形成する。そして、図１１（ｂ）に示すように、層間絶縁膜111 を全面に堆積するとともにダミートレンチの内部に埋め込む。この間の熱処理により、前記ゲートトレンチの底部近傍にP+拡散領域112 が形成される。
【００７２】
そして、層間絶縁膜111 とその下のゲート酸化膜91に対して、N+エミッタ層108 が形成されているベース領域のN+エミッタ層108 およびP+ベース層107aの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン115 の一部に対応する開口部を形成する。
【００７３】
その後の工程（コレクタ電極110 の形成まで含む）は、第１の実施形態の工程と同じである。即ち、図１２（ａ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極109 と、ゲートパッド116 と、素子終端部のフィールドストッパN+層14に接触するフィールドプレート13を形成する。そして、図１２（ｂ）に示すように、裏面にコレクタ電極110 を形成する工程、パッシベーション膜117 を全面に堆積してパターニングを行うことによりエミッタ電極109 等を露呈させる工程を行う。
【００７４】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。そして、ゲート絶縁膜105 を形成し、ゲートトレンチとダミートレンチの内部にゲート電極材（ポリシリコン）を生成した後、全面をレジスト92で覆い、ダミートレンチに対応して開口し、ダミートレンチ内部のゲートポリシリコンを除去する。そして、ダミートレンチの底部にボロンイオンを注入し、その後、ダミートレンチ内部に層間絶縁膜111 を埋め込む。それ以降の工程は従来例の製造工程と同じである。
【００７５】
＜第１の実施形態のＩＥＧＴの変形例１＞
前述した第１の実施形態では、複数のベース領域のうちで一定数（２つ以上）毎の間隔で選択された領域にN+エミッタ層108 が形成されており、N+エミッタ層108 が形成されていないベース領域としては、ダミートレンチが形成されているベース領域だけでなく、ダミートレンチが形成されていないベース領域も存在し得る例を示した。このＩＥＧＴの変形例１として、複数のベース領域のうちで１つおきに選択された領域にN+エミッタ層108 を形成することによって、N+エミッタ層108 が形成されていないベース領域には必ずダミートレンチが存在するように変更してもよい。
【００７６】
図１３は、第１の実施形態のＩＥＧＴの変形例１を示す断面図である。
【００７７】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、複数のベース領域のうちで１つおきに選択された領域にN+エミッタ層108 が形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００７８】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００７９】
＜第１の実施形態のＩＥＧＴの変形例２＞
前述した第１の実施形態では、複数のベース領域のそれぞれにおいてP-ベース層107 の表面にP+ベース層107aが形成されており、N+エミッタ層108 が形成されている所定のベース領域においてはP+ベース層107aがN+エミッタ層108 と接続されたベースコンタクト領域になっている例を示した。このＩＥＧＴの変形例２として、複数のベース領域のうちの所定のベース領域にのみP+ベース層107aを形成し、他のベース領域にはP+ベース層107aを形成しないように変更してもよい。
【００８０】
図１４は、第１の実施形態のＩＥＧＴの変形例２を示す断面図である。
【００８１】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、N+エミッタ層108 が形成されていないベース領域においてはP+ベース層107aが省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８２】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００８３】
＜第２の実施形態の構造および製造工程＞
図１５は、本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図である。
【００８４】
このＩＥＧＴの構造は、図１および図２を参照して前述したＩＥＧＴの構造と比べて、ダミートレンチ部が省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８５】
上記構造のＩＥＧＴを製造する際、ＩＥＧＴのＭＯＳゲートとして作用するトレンチゲート電極106a用のゲートトレンチの底部およびN+エミッタ層108 側とは反対側の側面部に対して、例えば斜めイオン、あるいはその他の方法によってボロンイオンを打ち込み、その後の熱工程によるボロンの拡散を行う。これにより、N+エミッタ層108 が形成されたベース領域に隣接するゲートトレンチの底部周辺でN+エミッタ層108 側とは反対側の側面部および底面下部の少なくとも一部に接するようにP+拡散領域112aが形成される。したがって、第１の実施形態で必要としたダミートレンチを形成することなく、P+拡散領域112aを形成することが可能になる。
【００８６】
なお、本発明は前記各実施形態に限定されるものではなく、各種の変形実施が可能である。即ち、第１の導電型をｐ型、第２の導電型をｎ型としても実施することも可能である。また、コレクタ電極は、コレクタ層上に直接に設けることなく、コレクタ層を別の部所（例えば表面側）に引き出した上でコレクタ電極を設けるようにしてもよい。
【００８７】
【発明の効果】
上述したように本発明の絶縁ゲート型半導体装置によれば、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図。
【図２】 図１に対応するパターンレイアウトの一例を示す平面図。
【図３】 図１のＩＥＧＴのターンオン時の動作例を示す波形図。
【図４】 第１の実施形態のＩＥＧＴの製造工程の一例における一部を概略的に示す断面図。
【図５】 図４の工程に続く工程を概略的に示す断面図。
【図６】 図５の工程に続く工程を概略的に示す断面図。
【図７】 図６の工程に続く工程を概略的に示す断面図。
【図８】 図７の工程に続く工程を概略的に示す断面図。
【図９】 図８の工程に続く工程を概略的に示す断面図。
【図１０】 第１の実施形態のＩＥＧＴの製造工程の他の例における一部を概略的に示す断面図。
【図１１】 図１０の工程に続く工程を概略的に示す断面図。
【図１２】 図１１の工程に続く工程を概略的に示す断面図。
【図１３】 第１の実施形態のＩＥＧＴの変形例１を示す断面図。
【図１４】 第１の実施形態のＩＥＧＴの変形例２を示す断面図。
【図１５】 本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図。
【図１６】 従来のＩＥＧＴの構造を概略的に示す断面図。
【図１７】 図１６中の一部を取り出して概略的に示す拡大断面図。
【図１８】 ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるゲート電圧の振動の一例を示す波形図。
【符号の説明】
100 …N-／N+／P+基板、101 …N-ベース層、102 …N+バッファ(buffer)層、103…P+型コレクタ層、105 …ゲート絶縁膜、106,106a…トレンチゲート電極、107…P-ベース(base)層、107a…P+ベース(base)層、108 …N+エミッタ層、109 …エミッタ電極、110 …コレクタ電極、111 …層間絶縁膜、112 …P+拡散領域、113…ダミートレンチゲート、115 …ポリシリコンゲート配線パターン、116 …ゲートパッド、117 …パッシベーション膜、13…フィールドプレート、14…フィールドストッパN+層。
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置に係り、特にトレンチゲートを有する電力用半導体素子の構造に関するものである。
【０００２】
【従来の技術】
パワーＩＧＢＴ（Insulated Gate Bipolar Transistor ；絶縁ゲート型バイポーラトランジスタ）の１つであるトレンチＩＧＢＴは、半導体基板のトレンチ内に埋め込んだＭＯＳゲートのトレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチゲート構造を有するものであり、チャネル抵抗の低減により性能を向上（低損失化）させ易い。
【０００３】
トレンチＩＧＢＴを改良するために、本願出願人は、トレンチゲート構造およびエミッタ側のキャリア蓄積効果を利用した電子注入量増加型の素子（Injection Enhanced Gate Transistor、以下、ＩＥＧＴと記す）を提案している。
【０００４】
図１６は、従来のＩＥＧＴの構造を概略的に示す断面図である。
【０００５】
図１７は、図１６中の一部を取り出して拡大して示す断面図である。
【０００６】
図１６および図１７に示すＩＥＧＴにおいて、高抵抗のN-ベース層101 の表面側にはP-ベース(base)層107 が形成され、このP-ベース(base)層107 の表層部には横方向に一定ピッチで選択的にP+ベース(base)層107aが形成されている。そして、P-ベース(base)層107 の表面からN-ベース層101 に達する深さの複数のゲートトレンチが一定ピッチで選択的に形成されている。このように併設された各トレンチの内部には、ゲート絶縁膜105 を介してトレンチゲート電極106 が埋め込み形成されている。
【０００７】
前記一定ピッチで形成されている複数のP+ベース層107aのうち、一定数の間隔毎に選択された一部のP+ベース層107aの表面およびそれに隣接するP-ベース(base)層107 の表面には、隣り合うトレンチの側面に接するように選択的に高不純物濃度のN+エミッタ層108 が形成されており、選択されなかった残りのP+ベース層107aの表面およびそれに隣接するP-ベース(base)層107 の表面にはN+エミッタ層108 が形成されていない。
【０００８】
そして、上記N+エミッタ層108 およびそれに接するP+ベース層107a上には、その両方に接するようにエミッタ電極109 が設けられており、このエミッタ電極109 によってN+エミッタ層108 とP+ベース層107aは短絡している。この場合、前記トレンチゲート電極106 、前記N+エミッタ層108 が形成されていないP+ベース層107aおよびP-ベース(base)層107 からエミッタ電極109 を電気的に分離するように層間絶縁膜111 が設けられている。各トレンチゲート電極106 は、ポリシリコンゲート配線パターン115 を介してゲートパッド116 まで引き出されている。前記層間絶縁膜111 は、ゲートパッド116 とエミッタ電極109 とを電気的に分離するように設けられている。
【０００９】
一方、N-ベース層101 の裏面側には、高不純物濃度のN+バッファ(buffer)層102 を介して高不純物濃度のP+型コレクタ層103 が形成され、P+型コレクタ層103上にはコレクタ電極110 が設けられている。
【００１０】
なお、図１６中、16はガードリング(GR)、13はフィールドプレート、14はフィールドストッパN+層、117 は絶縁膜（パッシベーション膜）である。
【００１１】
上記構成において、N-ベース層101 、P+ベース層107 、N+エミッタ層108 、ゲート絶縁膜105 およびトレンチゲート電極106 は、P+ベース層107 のトレンチに接する表面部分に形成されるチャネル領域を通じてN+エミッタ層108 からN-ベース層101 に電子を注入するＭＯＳＦＥＴを構成している。
【００１２】
次に、図１６および図１７に示したＩＥＧＴの動作について説明する。
【００１３】
ＩＥＧＴをターンオンさせる時には、コレクタ電極110 とエミッタ電極109 との間に正のコレクタ電圧が印加された状態で、トレンチゲート電極106 とエミッタ電極109 との間に所定の正のゲート電圧を印加する。これにより、P-ベース層107 のゲート絶縁膜105 に接した表面がｎ型に反転して反転層（ｎ型チャネル）が形成されるので、この反転層を通じてエミッタ電極109 から電子がN-ベース層101 に注入され、ｐ型コレクタ層103 に達する。この際、ｐ型コレクタ層103 とN-ベース層101 との間がN+バッファ層102 を介して順バイアスされ、ｐ型コレクタ層103 より正孔がN+バッファ層102 を経由してN-ベース層101 に注入される。このように、N-ベース層101 に電子と正孔の両方が注入される結果、N-ベース層101 領域で伝導度変調が起こり、N-ベース層101 の抵抗が大幅に低減する。
【００１４】
上記動作において、隣り合うトレンチで挟まれた複数のP-ベース層107 領域のうちで、N+エミッタ層108 が形成されていない部分（ダミーベース領域）の直下にキャリアが蓄積されることにより、伝導度変調効果が強くなり、オン抵抗を低減し、最大遮断電流密度を大きくすることができる。
【００１５】
一方、ＩＥＧＴをターンオフさせる時には、エミッタ電極109 に対して負の電圧または等しい電圧をトレンチゲート電極106 に印加することによって、前記反転層が消失して、電子注入が停止する。これに伴い、P-ベース層107 への正孔の注入も停止し、N-ベース層101 の抵抗が高くなり、ＩＥＧＴがターンオフする。
【００１６】
しかし、上記従来例の構造のＩＥＧＴは、ターンオンする際に、前記ダミーベース領域の直下に蓄積されるキャリアとトレンチゲート電極106 との間に生ずる容量（図１７中、符号Ａの部分）の作用により、ゲート電圧が振動して必要以上に上昇し、スイッチング速度（dV/dt ）が異常に大きくなり、素子の破壊を引き起こすことがある。
【００１７】
図１８は、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって発生するゲート電圧の振動の一例を示す波形図である。
【００１８】
また、一般に、ＩＧＢＴのスイッチング速度（dV/dt ）の制御は、外部接続されるゲート抵抗（図示せず）の値でゲート電流を制御することにより行われるが、従来例の構造のＩＥＧＴでは、蓄積キャリアによりゲート電圧が変化するので、外部ゲート抵抗によるゲート電流の制御が困難である。
【００１９】
【特許文献１】
特開２００２−１６４５４２号公報
【００２０】
【特許文献２】
特開２００２−２１７５１４号公報
【００２１】
【特許文献３】
特表２０００−５０９５５９号公報
【００２２】
【発明が解決しようとする課題】
上記したように従来のＩＥＧＴは、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによってターンオン時のゲート電圧が振動して必要以上に上昇し、スイッチング速度が異常に大きくなり、素子の破壊を引き起こすことがあるという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することが可能となる絶縁ゲート型半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２５】
本発明の第２の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１の実施形態の構造＞
図１は、本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図である。
【００３０】
図２は、図１に対応するパターンレイアウトの一例を概略的に示す平面図である。なお、図２中、コンタクト領域以外は、表面が酸化膜により覆われている。
【００３１】
このＩＥＧＴの構造は、図１６および図１７を参照して前述した従来例のＩＥＧＴの構造と比べて、図１中に丸印Ｂで囲んで示す部分のように、次の点（１）、（２）が異なり、その他はほぼ同じであるので同一符号を付している。
【００３２】
（１）トレンチ(Trench)ゲート電極106 のうちでN+エミッタ(Emitter) 層108の側方に位置するＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺には、N+エミッタ層108 側とは反対側の側面部から底面部の少なくとも一部にかけて（望ましくは、底面部の全てを覆うように）P+拡散領域112 が形成されている。
【００３３】
（２）ＭＯＳゲートとして作用するトレンチゲート電極106aに近接して、ダミーベース領域におけるP-ベース層107 の表面からP-ベース層107 を貫通してN-ベース層に達する深さ（トレンチゲート電極106aとほぼ同じ深さ）にダミートレンチが形成されている。このダミートレンチの内部は、トレンチゲート電極106aとは電気的に絶縁されており、本例では、トレンチゲート絶縁膜105 を介してポリシリコンが埋め込まれている。
【００３４】
即ち、図１および図２において、高抵抗の第１導電型（本例ではｎ型）のN-ベース層101 の表面側には、第１導電型（本例ではｐ型）のP-ベース(base)層107が形成され、このP-ベース(base)層107 の表層部には横方向に一定ピッチで選択的にP+ベース(base)層107aが形成されている。上記P-ベース(base)層107 の表面からP-ベース(base)層107 を貫通してN-ベース層101 に達する深さの複数のゲートトレンチが一定ピッチで選択的に、かつ、平面パターンが例えばストライプ状に形成されている。
【００３５】
そして、各ゲートトレンチの内部に、ゲート絶縁膜105 を介してトレンチゲート電極106 が埋め込み形成されている。
【００３６】
前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に（通常、一定数の間隔で）選択された一部のベース領域におけるP+ベース層107aおよびP-ベース層107 の表面には、選択的に高不純物濃度のN+エミッタ層108 が側方のゲートトレンチの側面に接するように形成されている。
【００３７】
このN+エミッタ層108 は、本例では、図２に示すように、ゲートトレンチ相互間でゲートトレンチの長手方向の両側に沿う部分と、ゲートトレンチの長手方向に沿って一定間隔でP+ベース層107aを横切る部分とからなる梯子状の平面パターンを有するように形成されている。これにより、ゲートトレンチ相互間では、ゲートトレンチの長手方向の両側に沿うエミッタ層部分の相互間で、ゲートトレンチの長手方向に沿って帯状のN+エミッタ層108 とP+ベース層107aの露出部が交互に存在する。
【００３８】
なお、N+エミッタ層108 は、上記例に限らず、ゲートトレンチ相互間でゲートトレンチの長手方向に沿って一定間隔でP+ベース層107aを横切る縞状の平面パターンを有するように形成されていてもよい。この場合、ゲートトレンチ相互間で、ゲートトレンチの長手方向に沿ってN+エミッタ層108 とP+ベース層107aの露出部が交互に存在する。
【００３９】
なお、前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に選択されなかった残りのベース領域（ダミーベース領域）の表面にはN+エミッタ層108 が形成されておらず、このダミーベース領域は平面パターンがゲートトレンチと同様のストライプ状である。
【００４０】
したがって、複数のトレンチゲート電極106 のうちの一部のトレンチゲート電極106aは、N+エミッタ層108 が形成されているベース領域に隣接し、N+エミッタ層108 の側方に位置してＭＯＳゲートとして作用する。残りのトレンチゲート電極106 は、N+エミッタ層108 が形成されているベース領域に隣接せずに、N+エミッタ層108 が形成されていないダミーベース領域の相互間に位置する。
【００４１】
そして、基板上に堆積された層間絶縁膜111 に開口されたエミッタ・ベース引出し用のコンタクトホールを通じて、N+エミッタ層108 が形成されているベース領域におけるP+ベース層107aおよび上記N+エミッタ層108 に共通にコンタクトして両者を短絡させるようにエミッタ電極109 が設けられている。図２中、20はP+ベース層107aおよびN+エミッタ層108 にエミッタ電極109 が共通にコンタクトする領域である。
【００４２】
これに対して、N+エミッタ層108 が形成されていないベース領域においては、P-ベース層107 上にゲート絶縁膜（酸化膜）105 が延在しており、このゲート絶縁膜105 上に層間絶縁膜111 が形成されている。これにより、P-ベース層107 およびトレンチゲート電極106 は、エミッタ電極109 と電気的に絶縁されている。
【００４３】
各トレンチゲート電極106 は、図１６に示したように、ポリシリコンゲート配線パターン115 を介してゲートパッド116 まで引き出されている。前記層間絶縁膜111 は、ゲートパッド116 とエミッタ電極109 とを電気的に分離するように設けられている。
【００４４】
さらに、本実施例においては、ＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺で片側（後述するダミートレンチ側）の側面部から底面部にかけてP+拡散領域112 が形成されている。
【００４５】
このP+拡散領域112 は、ダミートレンチの底部付近からゲートトレンチの底部付近まで連なっており、N-ベース層101 の領域内で上部のP-ベース層107 に接するように形成されている。なお、上記P+拡散領域112 は、ゲートトレンチの底部付近においてダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称である。
【００４６】
一方、前記P+拡散領域112 をトレンチゲート電極106aの底部周辺に高精度で容易に形成するために、ダミートレンチが形成されている。このダミートレンチは、ＭＯＳゲートとして作用するトレンチゲート電極106aに近接して、ダミーベース領域におけるP-ベース層107 の表面からP-ベース層107 を貫通してN-ベース層101 に達する深さ（トレンチゲート電極106aとほぼ同じ深さ）に形成されている。この場合、後述する理由により、ゲートトレンチとダミートレンチとの間隔が1.0um 以下であるように形成されている。
【００４７】
前記ダミートレンチには、ゲート絶縁膜を介してダミートレンチゲート113 が埋め込まれている。上記したようなダミートレンチをゲートトレンチと同時に形成し、それぞれのゲート絶縁膜を同時に形成することで、プロセスの増加を抑制することが可能である。
【００４８】
一方、N-ベース層101 の裏面側には、高不純物濃度のN+バッファ(buffer)層102 を介して高不純物濃度のP+型コレクタ層103 が形成され、P+型コレクタ層103上にはコレクタ電極110 が設けられている。なお、上記N+バッファ層102 は、必要とする耐圧が別の方法で満たされる場合には省略される。
【００４９】
前記N-ベース層101 、N+バッファ層102 およびP+コレクタ層103 の一例として、P+基板にエビタキシヤル成長によってN+バッファ層102 を形成し、さらにエピタキシヤル成長によって比較的高抵抗のN-ベース層101 を形成することによって得たN-／N+／P+基板（ウエハー）100 を用いることが可能である。また、他の例として、N+基板上にN-ベース層を形成し、N+基板の裏面にP+コレクタ層を形成したウエハーを用いることが可能である。また、N+バッファ層102 を省略する場合には、P+基板上にN-ベース層を形成したウエハーを用いることが可能である。さらには、N-基板を用い、それをN-ベース層として使用し、裏面にP+コレクタ層を形成したウエハーを用いることが可能である。
【００５０】
さらに、半導体基板の素子形成領域の外周部の表面にガードリング（図１６中16）が形成されており、半導体基板の最外周領域には、空乏化を止めるフィールドストッパN+層（図１６中14）が形成されている。そして、素子終端部は、上記フィールドストッパN+層に接触してフィールドプレート（図１６中13）が形成され、絶縁膜（パッシベーション膜）（図１６中117 ）で覆われている。
【００５１】
上記構造のＩＥＧＴの動作は、図１６および図１７を参照して前述した従来例のＩＥＧＴの動作と基本的に同様である。この場合、ＭＯＳゲートとして作用するトレンチゲート電極106aの底部周辺近傍へのキャリアの蓄積がP+拡散領域1112の存在によって抑制され、ダミーベース領域の直下に蓄積されたキャリアとトレンチゲート電極106aとの間での負性容量（図１７中に示す符号Ａの部分）の発生を抑制することが可能になる。
【００５２】
図３は、図１のＩＥＧＴのターンオン時の動作波形の一例を示している。
【００５３】
この動作波形によれば、ターンオン時におけるゲート電圧の振動や必要以上の上昇が抑制され、スイッチング速度（dV/dt ）が異常に大きくなることが防止されている様子が分かる。
【００５４】
したがって、図１のＩＥＧＴによれば、ターンオン時において、負性容量に起因するゲート電圧の振動や必要以上の上昇を抑制することが可能になり、ターンオン時にスイッチング速度（dV/dt ）が異常に大きくなって素子の破壊を引き起こすという従来例の問題を防止することができる。
【００５５】
上記したように第１の実施形態のＩＥＧＴによれば、ゲートトレンチ周辺にP+拡散領域112 を設けることによって、P+拡散領域112 のある部分にはキャリアが蓄積せず、トレンチゲート電極106aと蓄積キャリアとの間の負性容量が発生しないので、ゲート電位の異常振動が発生せず、また、ゲート抵抗によるスイッチングdV/dt の制御が容易となる。なお、P+拡散領域112 を設ける範囲が小さいので、キャリア蓄積効果への影響は軽微である。
【００５６】
＜第１の実施形態のＩＥＧＴの製造工程の一例＞
図４乃至図８は、第１の実施形態のＩＥＧＴの製造工程の一例を概略的に示す断面図である。
【００５７】
まず、図４（ａ）に示すように、N-／N+／P+基板（ウエハー）100 を用意し、図４（ｂ）に示すように、N-ベース層101 上にSiO2膜31を形成し、N-ベース層101 の外周部の表面にガードリング(GR)16を形成する。そして、上記SiO2膜31をパターニングし、このSiO2膜パターンをマスクとして拡散を行い、N-ベース層101 表面のガードリング16で囲まれた素子形成領域にP-ベース層107 を形成する。
【００５８】
次に、図５（ａ）に示すように、P-ベース層107 の表面に選択的に複数のP+ベース層107aをそれぞれストライプ状の平面パターンを有するように形成する。そして、図５（ｂ）に示すように、複数のP+ベース層107aのうちで間欠的に選択したP+ベース層の表面に、梯子状または縞状の平面パターンを有するように選択的にN+エミッタ層108 を形成すると同時に、N-ベース層101 の最外周領域にフィールドストッパN+層14を形成する。そして、図５（ｃ）に示すように、素子形成領域のP-ベース層107 に選択的にそれぞれストライプ状の平面パターンを有し、N-ベース層101 中に達する複数のゲートトレンチ104aおよびダミートレンチ104bを形成する。
【００５９】
次に、図６（ａ）に示すように、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜（SiO2膜）51を形成する。そして、図６（ｂ）に示すように、全面をレジスト53で覆い、ダミートレンチに対応してレジスト53およびSiO2膜51を開口し、ダミートレンチの底面部に不純物（本例ではボロン）イオンを打ち込む。
【００６０】
次に、図７（ａ）に示すように、レジスト53および犠牲酸化膜51を除去する。この後、全面を酸化し、P-ベース層107 、P+ベース層107a、N+エミッタ層108 の表面にゲート酸化膜（SiO2膜）を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（SiO2膜）105 を形成する。この間の熱処理により、前記ゲートトレンチの底部近傍にP+拡散領域112 が形成される。そして、図７（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコンをＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、基板上面に露出しているポリシリコン（ダミートレンチ内部のポリシリコン以外）のパターニングを行うことにより、ポリシリコンゲート配線パターン115 を形成する。
【００６１】
次に、図８（ａ）に示すように、層間絶縁膜111 を全面に堆積し、層間絶縁膜111 とその下のゲート酸化膜61に対して、N+エミッタ層が形成されているベース領域のN+エミッタ層108 およびP+ベース層107aの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン115の一部に対応する開口部を形成する。そして、図８（ｂ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極109 と、ゲートパッド116 と、素子終端部のフィールドストッパN+層14に接触するフィールドプレート13を形成する。
【００６２】
次に、図９に示すように、パッシベーション膜117 を表面全面に堆積してパターニングを行うことによりエミッタ電極109 等を露呈させる工程、さらに、裏面にコレクタ電極110 を形成する工程を行う。
【００６３】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。その後、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜51を形成し、レジスト53で表面を覆い、ダミートレンチとなる部分のレジスト53と犠牲酸化膜51を開口する。そして、この開口部分よりダミートレンチ底部にボロンイオンを注入する。その後、前記レジスト53および犠牲酸化膜51を除去する。その後におけるゲート絶縁膜105 の形成、ゲート電極材（ポリシリコン）の形成以降の工程（コレクタ電極110 の形成まで含む）は、従来の製造工程と同じである。
【００６４】
上記したボロンイオン注入後の熱工程により、ボロンを拡散させてトレンチゲート電極106aの底部付近にP+拡散領域が形成される。この熱工程によるボロンの拡散深さは、熱処理条件に依存するが、通常、1μm 以下であるので、トレンチゲート電極106a用のゲートトレンチとダミートレンチとの間隔を1μm 以下に設計することが望ましい。
【００６５】
以上説明したようなＩＥＧＴの製造工程によれば、第１の実施形態に係るＩＥＧＴを容易に製造することが可能となる。しかも、トレンチゲート電極106a用のゲートトレンチとダミートレンチとの間隔を、熱工程によるボロンの拡散深さ（通常、1μm ）以下に限定することにより、P+拡散領域112 がトレンチゲート電極106aの底部付近まで高い精度で達するように形成することが可能になる。
【００６６】
なお、図１および図２に示した構造のＩＥＧＴにおいて、N+エミッタ層8 を梯子状あるいは縞状の平面パターンを有するように、つまり、N+エミッタ層8 とP+ベース層107aの露出部が交互に存在するように形成しておくことにより、セルピッチを縮小していくにつれてコンタクト開口幅が小さくなっても、N+エミッタ層108 とP+ベース層107aを十分にエミッタ電極109 により短絡できる。但し、トレンチゲート電極106aの間隔（セルピッチ）が比較的広く、コンタクト開口幅が加工精度に比べてある程度広い場合には、N+エミッタ層108 の平面パターンをストライプ状に形成しても、N+エミッタ層108 とP+ベース層107Aとをトレンチに平行な方向の全面でエミッタ電極109 により短絡することが可能である。
【００６７】
なお、前記ゲートトレンチの平面パターンは、前記ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００６８】
＜第１の実施形態のＩＥＧＴの製造工程の他の例＞
図１０乃至図１２は、第１の実施形態のＩＥＧＴの製造工程の他の例を概略的に示す断面図である。
【００６９】
まず、図４乃至図５を参照して前述した工程と同じ工程を実施する。
【００７０】
次に、図１０（ａ）に示すように、全面を酸化し、P-ベース層107 、P+ベース層107a、N+エミッタ層108 の表面にゲート酸化膜（SiO2膜）91を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（SiO2膜）105 を形成する。そして、図１０（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコン92をＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、さらに、全面をレジスト93で覆い、ダミートレンチに対応して開口するようにパターニングする。さらに、このレジストパターンを用いてダミートレンチ内部のポリシリコン92を除去する。そして、ダミートレンチの底面部に例えばボロンイオンを打ち込む。
【００７１】
次に、図１１（ａ）に示すように、レジスト93を除去した後、基板上面に露出しているポリシリコン92のパターニングを行うことにより、ポリシリコンゲート配線パターン115 を形成する。そして、図１１（ｂ）に示すように、層間絶縁膜111 を全面に堆積するとともにダミートレンチの内部に埋め込む。この間の熱処理により、前記ゲートトレンチの底部近傍にP+拡散領域112 が形成される。
【００７２】
そして、層間絶縁膜111 とその下のゲート酸化膜91に対して、N+エミッタ層108 が形成されているベース領域のN+エミッタ層108 およびP+ベース層107aの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン115 の一部に対応する開口部を形成する。
【００７３】
その後の工程（コレクタ電極110 の形成まで含む）は、第１の実施形態の工程と同じである。即ち、図１２（ａ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極109 と、ゲートパッド116 と、素子終端部のフィールドストッパN+層14に接触するフィールドプレート13を形成する。そして、図１２（ｂ）に示すように、裏面にコレクタ電極110 を形成する工程、パッシベーション膜117 を全面に堆積してパターニングを行うことによりエミッタ電極109 等を露呈させる工程を行う。
【００７４】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。そして、ゲート絶縁膜105 を形成し、ゲートトレンチとダミートレンチの内部にゲート電極材（ポリシリコン）を生成した後、全面をレジスト92で覆い、ダミートレンチに対応して開口し、ダミートレンチ内部のゲートポリシリコンを除去する。そして、ダミートレンチの底部にボロンイオンを注入し、その後、ダミートレンチ内部に層間絶縁膜111 を埋め込む。それ以降の工程は従来例の製造工程と同じである。
【００７５】
＜第１の実施形態のＩＥＧＴの変形例１＞
前述した第１の実施形態では、複数のベース領域のうちで一定数（２つ以上）毎の間隔で選択された領域にN+エミッタ層108 が形成されており、N+エミッタ層108 が形成されていないベース領域としては、ダミートレンチが形成されているベース領域だけでなく、ダミートレンチが形成されていないベース領域も存在し得る例を示した。このＩＥＧＴの変形例１として、複数のベース領域のうちで１つおきに選択された領域にN+エミッタ層108 を形成することによって、N+エミッタ層108 が形成されていないベース領域には必ずダミートレンチが存在するように変更してもよい。
【００７６】
図１３は、第１の実施形態のＩＥＧＴの変形例１を示す断面図である。
【００７７】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、複数のベース領域のうちで１つおきに選択された領域にN+エミッタ層108 が形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００７８】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００７９】
＜第１の実施形態のＩＥＧＴの変形例２＞
前述した第１の実施形態では、複数のベース領域のそれぞれにおいてP-ベース層107 の表面にP+ベース層107aが形成されており、N+エミッタ層108 が形成されている所定のベース領域においてはP+ベース層107aがN+エミッタ層108 と接続されたベースコンタクト領域になっている例を示した。このＩＥＧＴの変形例２として、複数のベース領域のうちの所定のベース領域にのみP+ベース層107aを形成し、他のベース領域にはP+ベース層107aを形成しないように変更してもよい。
【００８０】
図１４は、第１の実施形態のＩＥＧＴの変形例２を示す断面図である。
【００８１】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、N+エミッタ層108 が形成されていないベース領域においてはP+ベース層107aが省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８２】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００８３】
＜第２の実施形態の構造および製造工程＞
図１５は、本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図である。
【００８４】
このＩＥＧＴの構造は、図１および図２を参照して前述したＩＥＧＴの構造と比べて、ダミートレンチ部が省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８５】
上記構造のＩＥＧＴを製造する際、ＩＥＧＴのＭＯＳゲートとして作用するトレンチゲート電極106a用のゲートトレンチの底部およびN+エミッタ層108 側とは反対側の側面部に対して、例えば斜めイオン、あるいはその他の方法によってボロンイオンを打ち込み、その後の熱工程によるボロンの拡散を行う。これにより、N+エミッタ層108 が形成されたベース領域に隣接するゲートトレンチの底部周辺でN+エミッタ層108 側とは反対側の側面部および底面下部の少なくとも一部に接するようにP+拡散領域112aが形成される。したがって、第１の実施形態で必要としたダミートレンチを形成することなく、P+拡散領域112aを形成することが可能になる。
【００８６】
なお、本発明は前記各実施形態に限定されるものではなく、各種の変形実施が可能である。即ち、第１の導電型をｐ型、第２の導電型をｎ型としても実施することも可能である。また、コレクタ電極は、コレクタ層上に直接に設けることなく、コレクタ層を別の部所（例えば表面側）に引き出した上でコレクタ電極を設けるようにしてもよい。
【００８７】
【発明の効果】
上述したように本発明の絶縁ゲート型半導体装置によれば、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図。
【図２】 図１に対応するパターンレイアウトの一例を示す平面図。
【図３】 図１のＩＥＧＴのターンオン時の動作例を示す波形図。
【図４】 第１の実施形態のＩＥＧＴの製造工程の一例における一部を概略的に示す断面図。
【図５】 図４の工程に続く工程を概略的に示す断面図。
【図６】 図５の工程に続く工程を概略的に示す断面図。
【図７】 図６の工程に続く工程を概略的に示す断面図。
【図８】 図７の工程に続く工程を概略的に示す断面図。
【図９】 図８の工程に続く工程を概略的に示す断面図。
【図１０】 第１の実施形態のＩＥＧＴの製造工程の他の例における一部を概略的に示す断面図。
【図１１】 図１０の工程に続く工程を概略的に示す断面図。
【図１２】 図１１の工程に続く工程を概略的に示す断面図。
【図１３】 第１の実施形態のＩＥＧＴの変形例１を示す断面図。
【図１４】 第１の実施形態のＩＥＧＴの変形例２を示す断面図。
【図１５】 本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図。
【図１６】 従来のＩＥＧＴの構造を概略的に示す断面図。
【図１７】 図１６中の一部を取り出して概略的に示す拡大断面図。
【図１８】 ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるゲート電圧の振動の一例を示す波形図。
【符号の説明】
100 …N-／N+／P+基板、101 …N-ベース層、102 …N+バッファ(buffer)層、103…P+型コレクタ層、105 …ゲート絶縁膜、106,106a…トレンチゲート電極、107…P-ベース(base)層、107a…P+ベース(base)層、108 …N+エミッタ層、109 …エミッタ電極、110 …コレクタ電極、111 …層間絶縁膜、112 …P+拡散領域、113…ダミートレンチゲート、115 …ポリシリコンゲート配線パターン、116 …ゲートパッド、117 …パッシベーション膜、13…フィールドプレート、14…フィールドストッパN+層。
Claims (8)
- 第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、
前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、
前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。 - 前記拡散領域は、前記ダミートレンチの底部から前記ゲートトレンチの底部まで連なっていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
- 前記拡散領域は、前記ゲートトレンチの底部を挟んで前記ダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称であることを特徴とする請求項１または２記載の絶縁ゲート型半導体装置。
- 前記ゲートトレンチと前記ダミートレンチとの間隔が1.0μm以下であることを特徴とする請求項２または３記載の絶縁ゲート型半導体装置。
- 前記所定のベース領域は、前記複数のベース領域のうちで２つ以上の一定間隔で選択された領域であることを特徴とする請求項１乃至４のいずれか１項に記載の絶縁ゲート型半導体装置。
- 前記ダミートレンチの内部は前記ゲートトレンチ電極と電気的に絶縁されていることを特徴とする請求項１乃至５のいずれか１項に記載の絶縁ゲート型半導体装置。
- 第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、
前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。 - 前記拡散領域は、前記第１のベース層の領域内で前記第２のベース層に接するように形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の絶縁ゲート型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065093A JP3971327B2 (ja) | 2003-03-11 | 2003-03-11 | 絶縁ゲート型半導体装置 |
| US10/430,224 US6870200B2 (en) | 2003-03-11 | 2003-05-07 | Insulated gate type semiconductor device having a diffusion region contacting bottom and side portions of trenches |
| US10/936,691 US7049186B2 (en) | 2003-03-11 | 2004-09-09 | Insulated gate type semiconductor device having a diffusion region contacting bottom and side portions of trenches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003065093A JP3971327B2 (ja) | 2003-03-11 | 2003-03-11 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273921A JP2004273921A (ja) | 2004-09-30 |
| JP3971327B2 true JP3971327B2 (ja) | 2007-09-05 |
Family
ID=32959176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003065093A Expired - Fee Related JP3971327B2 (ja) | 2003-03-11 | 2003-03-11 | 絶縁ゲート型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6870200B2 (ja) |
| JP (1) | JP3971327B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087472B2 (en) * | 2003-07-18 | 2006-08-08 | Semiconductor Components Industries, L.L.C. | Method of making a vertical compound semiconductor field effect transistor device |
| JP4469584B2 (ja) * | 2003-09-12 | 2010-05-26 | 株式会社東芝 | 半導体装置 |
| JP2005340626A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
| KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| JP4857566B2 (ja) * | 2005-01-27 | 2012-01-18 | 富士電機株式会社 | 絶縁ゲート型半導体装置とその製造方法 |
| JP5047805B2 (ja) * | 2005-11-22 | 2012-10-10 | 新電元工業株式会社 | トレンチゲートパワー半導体装置 |
| JP4609656B2 (ja) * | 2005-12-14 | 2011-01-12 | サンケン電気株式会社 | トレンチ構造半導体装置 |
| JP5044950B2 (ja) * | 2006-03-14 | 2012-10-10 | 株式会社デンソー | 半導体装置 |
| DE102007003812B4 (de) * | 2007-01-25 | 2011-11-17 | Infineon Technologies Ag | Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung |
| JP2008227474A (ja) * | 2007-02-13 | 2008-09-25 | Toshiba Corp | 半導体装置 |
| JP2008227251A (ja) * | 2007-03-14 | 2008-09-25 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| JP5261980B2 (ja) * | 2007-05-17 | 2013-08-14 | 富士電機株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| JP5412717B2 (ja) * | 2007-08-29 | 2014-02-12 | 富士電機株式会社 | トレンチ型絶縁ゲート半導体装置 |
| US8067797B2 (en) * | 2007-10-17 | 2011-11-29 | International Rectifier Corporation | Variable threshold trench IGBT with offset emitter contacts |
| CN101983431B (zh) * | 2008-03-31 | 2014-02-19 | 三菱电机株式会社 | 半导体装置 |
| JP4688901B2 (ja) | 2008-05-13 | 2011-05-25 | 三菱電機株式会社 | 半導体装置 |
| JP2011049393A (ja) * | 2009-08-27 | 2011-03-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2011204711A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5287835B2 (ja) * | 2010-04-22 | 2013-09-11 | 株式会社デンソー | 半導体装置 |
| JP5634318B2 (ja) * | 2011-04-19 | 2014-12-03 | 三菱電機株式会社 | 半導体装置 |
| CN102842608B (zh) * | 2011-06-20 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 绝缘栅双极晶体管及制作方法 |
| JP6190206B2 (ja) * | 2012-08-21 | 2017-08-30 | ローム株式会社 | 半導体装置 |
| JP6284314B2 (ja) | 2012-08-21 | 2018-02-28 | ローム株式会社 | 半導体装置 |
| CN103489907B (zh) * | 2013-09-16 | 2016-02-03 | 电子科技大学 | 一种绝缘栅双极型晶体管 |
| DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
| JP2016096307A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
| JP6399228B2 (ja) * | 2015-08-19 | 2018-10-03 | 三菱電機株式会社 | 半導体装置 |
| JP2020004838A (ja) * | 2018-06-28 | 2020-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN111244153B (zh) * | 2020-01-16 | 2021-02-12 | 电子科技大学 | 一种抗emi超结器件 |
| CN111244179B (zh) * | 2020-01-16 | 2021-02-12 | 电子科技大学 | 一种抗emi超结vdmos器件 |
| CN111244180B (zh) * | 2020-01-16 | 2021-01-22 | 电子科技大学 | 一种改善动态特性的超结vdmos器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448083A (en) * | 1991-08-08 | 1995-09-05 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| GB2314206A (en) * | 1996-06-13 | 1997-12-17 | Plessey Semiconductors Ltd | Preventing voltage breakdown in semiconductor devices |
| JP3410913B2 (ja) | 1996-11-29 | 2003-05-26 | 株式会社東芝 | 電力用半導体装置 |
| US6534828B1 (en) | 2000-09-19 | 2003-03-18 | Fairchild Semiconductor Corporation | Integrated circuit device including a deep well region and associated methods |
| US6608350B2 (en) * | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
-
2003
- 2003-03-11 JP JP2003065093A patent/JP3971327B2/ja not_active Expired - Fee Related
- 2003-05-07 US US10/430,224 patent/US6870200B2/en not_active Expired - Lifetime
-
2004
- 2004-09-09 US US10/936,691 patent/US7049186B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US7049186B2 (en) | 2006-05-23 |
| US20050032280A1 (en) | 2005-02-10 |
| JP2004273921A (ja) | 2004-09-30 |
| US20040178441A1 (en) | 2004-09-16 |
| US6870200B2 (en) | 2005-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3971327B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP6284314B2 (ja) | 半導体装置 | |
| JP6049784B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP4085781B2 (ja) | 電界効果型半導体装置 | |
| US8723259B2 (en) | Silicon carbide semiconductor device | |
| JP6728953B2 (ja) | 半導体装置及びその製造方法 | |
| JP7272775B2 (ja) | 絶縁ゲートバイポーラトランジスタ | |
| JP2001339063A (ja) | 半導体装置およびその製造方法 | |
| JP2010153864A (ja) | 半導体ダイ上に製造されるパワートランジスタデバイス | |
| JP6616878B2 (ja) | 半導体装置 | |
| US10818784B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH09172175A (ja) | 半導体デバイスのターミネーション構造およびその製法 | |
| US20220238698A1 (en) | Mos-gated trench device using low mask count and simplified processing | |
| JPH09213951A (ja) | 半導体装置 | |
| JP2009043782A (ja) | 半導体装置及びその製造方法 | |
| JP7447769B2 (ja) | 半導体素子、半導体装置 | |
| JP2001274399A (ja) | 半導体装置とその製造方法 | |
| JP2004221370A (ja) | 半導体装置 | |
| KR101550798B1 (ko) | 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 | |
| JP2020031167A (ja) | 半導体装置およびその製造方法 | |
| US7507630B2 (en) | Method of fabricating a semiconductor device | |
| JP3646343B2 (ja) | 半導体装置の製造方法 | |
| JP4576805B2 (ja) | 絶縁ゲート型半導体素子及びその製造方法 | |
| JP2013251465A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070514 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070607 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3971327 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |