JP2001339063A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001339063A JP2001339063A JP2000159685A JP2000159685A JP2001339063A JP 2001339063 A JP2001339063 A JP 2001339063A JP 2000159685 A JP2000159685 A JP 2000159685A JP 2000159685 A JP2000159685 A JP 2000159685A JP 2001339063 A JP2001339063 A JP 2001339063A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- semiconductor device
- forming
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 239000012535 impurity Substances 0.000 claims abstract description 110
- 238000005468 ion implantation Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000009826 distribution Methods 0.000 claims abstract description 34
- 230000015556 catabolic process Effects 0.000 claims abstract description 28
- 230000001133 acceleration Effects 0.000 claims abstract description 22
- 230000005684 electric field Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 6
- 230000001629 suppression Effects 0.000 abstract 1
- 210000000746 body region Anatomy 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 238000005259 measurement Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 230000006378 damage Effects 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000004088 simulation Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Abstract
(57)【要約】
【課題】 トレンチゲート型のＦＥＴやＩＧＢＴでチャ
ネル部の不純物濃度分布を改善してしきい値のばらつき
を解消し、電流集中による破壊を防止し、カットオフ特
性の劣化も防止する。 【解決手段】 ｎ型の半導体基板２２に対して、ｐ型の
島状のベース領域２３を、高加速イオン注入を２回行っ
て（（ａ）〜（ｃ））熱処理をすることで、チャネル部
の不純物濃度が深さ方向に対してなだらかな変化の分布
となるように形成する。これにより、しきい値のばらつ
きを少なくし、Pinch 抵抗を低減し、さらにサブショル
ド係数およびコンダクタンス特性を改善することができ
る。
ネル部の不純物濃度分布を改善してしきい値のばらつき
を解消し、電流集中による破壊を防止し、カットオフ特
性の劣化も防止する。 【解決手段】 ｎ型の半導体基板２２に対して、ｐ型の
島状のベース領域２３を、高加速イオン注入を２回行っ
て（（ａ）〜（ｃ））熱処理をすることで、チャネル部
の不純物濃度が深さ方向に対してなだらかな変化の分布
となるように形成する。これにより、しきい値のばらつ
きを少なくし、Pinch 抵抗を低減し、さらにサブショル
ド係数およびコンダクタンス特性を改善することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、溝（トレンチ）を
用いた埋め込みゲート構造（トレンチゲート構造）を有
する半導体装置、特にトレンチゲート型で高耐圧の半導
体装置およびその製造方法に関する。
用いた埋め込みゲート構造（トレンチゲート構造）を有
する半導体装置、特にトレンチゲート型で高耐圧の半導
体装置およびその製造方法に関する。
【０００２】
【発明が解決しようとする課題】半導体装置のうちで集
積回路では、その集積度の向上や特性改善に向けた傾向
のひとつとして、例えば半導体基板の表面に溝（以下、
トレンチという）を設けて素子間分離をするなど種々の
構造が提案されつつある。一方、パワー素子などの半導
体装置においても、低オン抵抗化・低オン電圧化の改善
のためにトレンチによる埋め込みゲート（トレンチゲー
ト）を用いた構造のものが提案されつつある。
積回路では、その集積度の向上や特性改善に向けた傾向
のひとつとして、例えば半導体基板の表面に溝（以下、
トレンチという）を設けて素子間分離をするなど種々の
構造が提案されつつある。一方、パワー素子などの半導
体装置においても、低オン抵抗化・低オン電圧化の改善
のためにトレンチによる埋め込みゲート（トレンチゲー
ト）を用いた構造のものが提案されつつある。
【０００３】本発明においては、このような構造の半導
体装置に関してその製造工程上および半導体装置の構造
上において発生する技術的課題を解決しようとするもの
であり、以下にその従来技術およびその従来技術に起因
して発生する３つの技術的課題について説明する。
体装置に関してその製造工程上および半導体装置の構造
上において発生する技術的課題を解決しようとするもの
であり、以下にその従来技術およびその従来技術に起因
して発生する３つの技術的課題について説明する。
【０００４】まず第１に、従来より、パワーＭＯＳＦＥ
ＴやＩＧＢＴ等の内部にＭＯＳ構造を有する半導体装置
においては、チャネルを形成するための拡散層を２重拡
散法により形成することが行われているが、トレンチゲ
ート型半導体装置においても、チャネルを形成するため
の拡散層の形成を、この２重拡散法を適用して行ってい
る。
ＴやＩＧＢＴ等の内部にＭＯＳ構造を有する半導体装置
においては、チャネルを形成するための拡散層を２重拡
散法により形成することが行われているが、トレンチゲ
ート型半導体装置においても、チャネルを形成するため
の拡散層の形成を、この２重拡散法を適用して行ってい
る。
【０００５】この２重拡散法による従来のトレンチゲー
ト型半導体装置の一般的な製造工程を図２０に示す。こ
の図２０（ａ）に示すように、表面側がｎ型の半導体基
板１に対し、マスク材としての酸化膜２を形成した状態
で、イオン注入法によりｐ型の不純物（硼素Ｂ）を１０
０ｋｅＶ程度の加速エネルギーで注入してイオン注入層
３ａを形成し（同図（ｂ））、この後拡散することによ
り素子形成領域の内部に島状にベース領域３を形成する
（同図（ｃ））。
ト型半導体装置の一般的な製造工程を図２０に示す。こ
の図２０（ａ）に示すように、表面側がｎ型の半導体基
板１に対し、マスク材としての酸化膜２を形成した状態
で、イオン注入法によりｐ型の不純物（硼素Ｂ）を１０
０ｋｅＶ程度の加速エネルギーで注入してイオン注入層
３ａを形成し（同図（ｂ））、この後拡散することによ
り素子形成領域の内部に島状にベース領域３を形成する
（同図（ｃ））。
【０００６】次に、ベース領域３内にｎ型の不純物を高
濃度になるようイオン注入し、その後拡散を行ってベー
ス領域３内に高濃度エミッタ領域４を形成する（同図
（ｄ））。この２重に拡散した高濃度エミッタ領域４に
対し、異方性エッチング処理によりトレンチ５を形成し
（同図（ｅ））、このトレンチ５内壁面にゲート絶縁膜
６を形成する（同図（ｆ））。続いて、全面に多結晶シ
リコン７を成膜し（同図（ｇ））、トレンチ５の開口部
以外の部分をエッチングなどの処理を行って除去してゲ
ート電極８を形成する（同図（ｈ））。
濃度になるようイオン注入し、その後拡散を行ってベー
ス領域３内に高濃度エミッタ領域４を形成する（同図
（ｄ））。この２重に拡散した高濃度エミッタ領域４に
対し、異方性エッチング処理によりトレンチ５を形成し
（同図（ｅ））、このトレンチ５内壁面にゲート絶縁膜
６を形成する（同図（ｆ））。続いて、全面に多結晶シ
リコン７を成膜し（同図（ｇ））、トレンチ５の開口部
以外の部分をエッチングなどの処理を行って除去してゲ
ート電極８を形成する（同図（ｈ））。
【０００７】そして、ベース領域３内に高濃度でｐ型不
純物を導入して高濃度ｐ型領域９を形成し（同図
（ｉ））、全面に絶縁膜１０を形成してパターニングす
ることによりゲート電極８を絶縁分離した状態とし、こ
の上にエミッタ電極１１を成膜する（同図（ｊ））。さ
らに、裏面にも金属電極を形成（同図（ｋ））すること
により埋込ゲート（トレンチゲート）型のＭＯＳＦＥＴ
が形成される。
純物を導入して高濃度ｐ型領域９を形成し（同図
（ｉ））、全面に絶縁膜１０を形成してパターニングす
ることによりゲート電極８を絶縁分離した状態とし、こ
の上にエミッタ電極１１を成膜する（同図（ｊ））。さ
らに、裏面にも金属電極を形成（同図（ｋ））すること
により埋込ゲート（トレンチゲート）型のＭＯＳＦＥＴ
が形成される。
【０００８】上記した製造工程を経て製造されたトレン
チゲート型半導体装置（同図（ｊ）に相当）において、
チャネル部の深さ方向に沿った不純物濃度分布（同図中
Ａ−Ａで示す部分に相当）は、図２１に示すようにな
る。すなわち、チャネル部の不純物濃度分布中、ｐ型領
域の濃度分布に相当）は高濃度エミッタ領域４に近い深
さの領域で急峻に尖った濃度分布（図中白抜き矢印で示
す部分）を持つようになる。
チゲート型半導体装置（同図（ｊ）に相当）において、
チャネル部の深さ方向に沿った不純物濃度分布（同図中
Ａ−Ａで示す部分に相当）は、図２１に示すようにな
る。すなわち、チャネル部の不純物濃度分布中、ｐ型領
域の濃度分布に相当）は高濃度エミッタ領域４に近い深
さの領域で急峻に尖った濃度分布（図中白抜き矢印で示
す部分）を持つようになる。
【０００９】この場合、上述した２重拡散法で製造した
トレンチゲート型半導体装置の場合、そのしいき値電圧
はチャネル部の最高不純物濃度で定まり、カットオフ特
性も最高不純物濃度の領域幅の影響を受けることにな
る。このため、最高不純物濃度の領域幅が狭い上記従来
技術においては、しきい値のバラツキ，そのしきい値バ
ラツキに起因する電流集中による半導体装置の破壊に加
え、カットオフ特性の劣化が問題となる。
トレンチゲート型半導体装置の場合、そのしいき値電圧
はチャネル部の最高不純物濃度で定まり、カットオフ特
性も最高不純物濃度の領域幅の影響を受けることにな
る。このため、最高不純物濃度の領域幅が狭い上記従来
技術においては、しきい値のバラツキ，そのしきい値バ
ラツキに起因する電流集中による半導体装置の破壊に加
え、カットオフ特性の劣化が問題となる。
【００１０】加えて、上記の半導体装置の構造をトレン
チゲート型のＩＧＢＴとして形成する場合においては、
次のような技術的な課題がある。すなわち、半導体基板
１の裏面側に高濃度ｐ型領域が形成された構造のＩＧＢ
Ｔでは、ＩＧＢＴに固有の問題として知られる寄生バイ
ポーラ動作がある。このバイポーラ動作は、高濃度エミ
ッタ領域４直下のベース領域３の抵抗値（以下、Pinch
抵抗と記載する。）に依存するので、上記した従来技術
により製造されるＩＧＢＴでは、チャネル部の急峻な不
純物濃度分布に起因してPinch 抵抗が高くなることから
寄生バイポーラ動作を起こしやすくなる。
チゲート型のＩＧＢＴとして形成する場合においては、
次のような技術的な課題がある。すなわち、半導体基板
１の裏面側に高濃度ｐ型領域が形成された構造のＩＧＢ
Ｔでは、ＩＧＢＴに固有の問題として知られる寄生バイ
ポーラ動作がある。このバイポーラ動作は、高濃度エミ
ッタ領域４直下のベース領域３の抵抗値（以下、Pinch
抵抗と記載する。）に依存するので、上記した従来技術
により製造されるＩＧＢＴでは、チャネル部の急峻な不
純物濃度分布に起因してPinch 抵抗が高くなることから
寄生バイポーラ動作を起こしやすくなる。
【００１１】また、本発明の第２の技術的課題として、
次のような従来技術に起因した課題がある。従来、高耐
圧のトレンチゲート型パワー半導体装置において、耐圧
を向上させるため種々の取り組みが成されてきた。その
代表的パワー素子であるＩＧＢＴの構造を、図２２に示
す。同図（ａ）には、半導体基板１２として裏面側にｐ
型領域１２ａが形成されたものを用いて、前述同様にし
て形成されたトレンチゲート構造を狭いピッチで配置し
たＩＧＢＴを示している。この構造によれば、トレンチ
ゲート構造の配置間隔を狭めたことにより降伏時のトレ
ンチ５底部の電界を緩和してゲート耐圧を向上せしめる
ものである。
次のような従来技術に起因した課題がある。従来、高耐
圧のトレンチゲート型パワー半導体装置において、耐圧
を向上させるため種々の取り組みが成されてきた。その
代表的パワー素子であるＩＧＢＴの構造を、図２２に示
す。同図（ａ）には、半導体基板１２として裏面側にｐ
型領域１２ａが形成されたものを用いて、前述同様にし
て形成されたトレンチゲート構造を狭いピッチで配置し
たＩＧＢＴを示している。この構造によれば、トレンチ
ゲート構造の配置間隔を狭めたことにより降伏時のトレ
ンチ５底部の電界を緩和してゲート耐圧を向上せしめる
ものである。
【００１２】しかしながら、この構造では、電界の集中
を緩和することはできるが、電界集中点は依然としてト
レンチゲート構造の底部に存在するため、降伏時の電界
集中により発生するホットキャリアでゲート絶縁膜６に
ダメージが与えられるため、素子の長寿命化を図ること
が難しくなるという技術的課題がある。
を緩和することはできるが、電界集中点は依然としてト
レンチゲート構造の底部に存在するため、降伏時の電界
集中により発生するホットキャリアでゲート絶縁膜６に
ダメージが与えられるため、素子の長寿命化を図ること
が難しくなるという技術的課題がある。
【００１３】一方、同図（ｂ）にはトレンチゲート構造
の間隔を狭めるのではなくＰボディと称される構造を形
成して耐圧の向上を図る構成のものが示されている。す
なわち、基本的には同図（ａ）と同様の構成としなが
ら、ここでは、２つのトレンチゲート構造の間を広くと
って、そこに接合深さの深いｐ型領域（以下、Ｐ型ボデ
ィ層と記載する。）１３を形成することにより、トレン
チゲート構造底部の電界を緩和し、耐圧を向上せしめる
ものである。
の間隔を狭めるのではなくＰボディと称される構造を形
成して耐圧の向上を図る構成のものが示されている。す
なわち、基本的には同図（ａ）と同様の構成としなが
ら、ここでは、２つのトレンチゲート構造の間を広くと
って、そこに接合深さの深いｐ型領域（以下、Ｐ型ボデ
ィ層と記載する。）１３を形成することにより、トレン
チゲート構造底部の電界を緩和し、耐圧を向上せしめる
ものである。
【００１４】このＰボディ構造のＩＧＢＴ（トレンチゲ
ート型半導体装置）は図２３に示すような製造工程を経
て形成される。すなわち、半導体基板１２（裏面側のｐ
型領域１２ａは省略して示している）の表面に、トレン
チ形成部の両側に位置する領域の一部にｐ型不純物のイ
オン注入を行う（同図（ａ））。イオン注入は、半導体
基板１２の表面に形成した酸化膜１４を介して行い、フ
ォトレジスト１５をパターニングしてマスクとして用い
る。ｐ型の不純物を加速エネルギー約１００ｋｅＶで選
択的に注入して部分的にイオン注入層１６を形成し、こ
れを拡散することによりＰボディ層１３を形成する（同
図（ｂ））。以下の工程（同図（ｃ）〜（ｊ））は、前
述した図２０（ａ）〜（ｋ）に示すトレンチゲート構造
を形成する製造工程と同様である。
ート型半導体装置）は図２３に示すような製造工程を経
て形成される。すなわち、半導体基板１２（裏面側のｐ
型領域１２ａは省略して示している）の表面に、トレン
チ形成部の両側に位置する領域の一部にｐ型不純物のイ
オン注入を行う（同図（ａ））。イオン注入は、半導体
基板１２の表面に形成した酸化膜１４を介して行い、フ
ォトレジスト１５をパターニングしてマスクとして用い
る。ｐ型の不純物を加速エネルギー約１００ｋｅＶで選
択的に注入して部分的にイオン注入層１６を形成し、こ
れを拡散することによりＰボディ層１３を形成する（同
図（ｂ））。以下の工程（同図（ｃ）〜（ｊ））は、前
述した図２０（ａ）〜（ｋ）に示すトレンチゲート構造
を形成する製造工程と同様である。
【００１５】この場合、Ｐボディ層１３は、不純物を導
入した後に拡散により所定深さまで分布させるので、横
方向拡散によるしきい値変動を抑止する必要がある。こ
のためトレンチゲート電極の配置間隔を図２２（ａ）の
ものに比べてある程度広く確保しておく必要があり、こ
れが制約となって、高集積化できない要因となってい
る。
入した後に拡散により所定深さまで分布させるので、横
方向拡散によるしきい値変動を抑止する必要がある。こ
のためトレンチゲート電極の配置間隔を図２２（ａ）の
ものに比べてある程度広く確保しておく必要があり、こ
れが制約となって、高集積化できない要因となってい
る。
【００１６】さらに、第３の技術的課題として、次のよ
うな点がある。すなわち、高耐圧のパワー半導体装置に
おいては、素子領域の外周部に電界緩和用の耐圧構造を
形成することが行われている。例えば、図２４に示すよ
うな構造のものがある。これは、島状に形成されるベー
ス領域３の外周部に接合深さの深いガードリング１６を
設けたり、その外周部のｎ型の基板領域１２に基板表面
の電界集中を緩和するための帯状をなすフィールドリミ
ッティングリング１７を多重に設けて高耐圧化を図るも
のである。
うな点がある。すなわち、高耐圧のパワー半導体装置に
おいては、素子領域の外周部に電界緩和用の耐圧構造を
形成することが行われている。例えば、図２４に示すよ
うな構造のものがある。これは、島状に形成されるベー
ス領域３の外周部に接合深さの深いガードリング１６を
設けたり、その外周部のｎ型の基板領域１２に基板表面
の電界集中を緩和するための帯状をなすフィールドリミ
ッティングリング１７を多重に設けて高耐圧化を図るも
のである。
【００１７】これにより、ベース領域３とチップ最外周
のＥＱＲ領域との間に、ベース領域３の外周に位置する
ガードリング１６の領域と、複数本のフィールドリミッ
ティングリング１７の形成領域とが設けられた構造とな
る。高電圧が印加されるベース領域３とコレクタである
半導体基板１２との間で、曲率が大きく深い接合により
電界集中を緩和すると共に、複数本のフィールドリミッ
ティングリング１７による表面での電界集中を緩和する
ことで全体として高耐圧化を図ることができるようにな
る。
のＥＱＲ領域との間に、ベース領域３の外周に位置する
ガードリング１６の領域と、複数本のフィールドリミッ
ティングリング１７の形成領域とが設けられた構造とな
る。高電圧が印加されるベース領域３とコレクタである
半導体基板１２との間で、曲率が大きく深い接合により
電界集中を緩和すると共に、複数本のフィールドリミッ
ティングリング１７による表面での電界集中を緩和する
ことで全体として高耐圧化を図ることができるようにな
る。
【００１８】この場合、先に述べた図２２（ｂ）に示す
Ｐボディ構造トレンチゲート型ＩＧＢＴにおいては、Ｐ
ボディ層１３形成時に同一工程で同図中のｐ型ガードリ
ング１６およびフィールドリミディングリング１７を形
成できるため、コスト増にはならないが、同図（ａ）に
示した狭ピッチトレンチゲート型のＩＧＢＴにおいて
は、接合深さの深いｐ型領域を設ける工程が本来存在し
ていないので、専用工程を設けてガードリング１６およ
びフィールドリミッティングリング１７を形成せざるを
得ないため、製造工程が増えることに起因して全体のコ
ストが増加するという問題点がある。
Ｐボディ構造トレンチゲート型ＩＧＢＴにおいては、Ｐ
ボディ層１３形成時に同一工程で同図中のｐ型ガードリ
ング１６およびフィールドリミディングリング１７を形
成できるため、コスト増にはならないが、同図（ａ）に
示した狭ピッチトレンチゲート型のＩＧＢＴにおいて
は、接合深さの深いｐ型領域を設ける工程が本来存在し
ていないので、専用工程を設けてガードリング１６およ
びフィールドリミッティングリング１７を形成せざるを
得ないため、製造工程が増えることに起因して全体のコ
ストが増加するという問題点がある。
【００１９】また、図２２に示したいずれの構造におい
ても、ガードリング１６やフィールドリミッティングリ
ング１７を接合深さの深いｐ型領域として形成すること
から、横方向の拡散があるためその分だけチップサイズ
が大きくなるため、高耐圧化と集積化とのトレードオフ
の関係にあり、いずれか優先する機能を選択せざるを得
ない状況であった。
ても、ガードリング１６やフィールドリミッティングリ
ング１７を接合深さの深いｐ型領域として形成すること
から、横方向の拡散があるためその分だけチップサイズ
が大きくなるため、高耐圧化と集積化とのトレードオフ
の関係にあり、いずれか優先する機能を選択せざるを得
ない状況であった。
【００２０】以上のように、従来の製造方法を用いた場
合、第１に、チャネル部の不純物濃度分布が急峻になる
ことにより発生するしきい値のバラツキ，そのしきい値
バラツキに起因する電流集中による半導体装置の破壊に
加え、カットオフ特性が劣化するという問題があり、第
２に、ＩＧＢＴにおいては、寄生バイポーラ動作が起こ
り易いという問題と降伏時にトレンチ底部に発生する集
中電界により発生するホットキャリアによるゲート絶縁
膜の信頼性が劣化するという問題があり、高耐圧化構造
を形成するための製造コストの増加となる問題がある。
合、第１に、チャネル部の不純物濃度分布が急峻になる
ことにより発生するしきい値のバラツキ，そのしきい値
バラツキに起因する電流集中による半導体装置の破壊に
加え、カットオフ特性が劣化するという問題があり、第
２に、ＩＧＢＴにおいては、寄生バイポーラ動作が起こ
り易いという問題と降伏時にトレンチ底部に発生する集
中電界により発生するホットキャリアによるゲート絶縁
膜の信頼性が劣化するという問題があり、高耐圧化構造
を形成するための製造コストの増加となる問題がある。
【００２１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、第１に、溝を用いたトレンチゲート型
のゲートを有する半導体装置において、チャンネル部の
不純物濃度の分布に起因したしきい値のばらつきや寄生
バイポーラ動作を抑制することができ、そのしきい値バ
ラツキに起因する電流集中による破壊や、カットオフ特
性の劣化防止を図ることができ、第２に、高集積化が可
能で且つ、降伏時にトレンチゲート電極底部に発生する
電界を緩和してゲート絶縁膜の信頼性を高め、高耐圧化
構造を形成においてコストを増加を抑制することができ
る半導体装置およびその製造方法を提供するものであ
る。
で、その目的は、第１に、溝を用いたトレンチゲート型
のゲートを有する半導体装置において、チャンネル部の
不純物濃度の分布に起因したしきい値のばらつきや寄生
バイポーラ動作を抑制することができ、そのしきい値バ
ラツキに起因する電流集中による破壊や、カットオフ特
性の劣化防止を図ることができ、第２に、高集積化が可
能で且つ、降伏時にトレンチゲート電極底部に発生する
電界を緩和してゲート絶縁膜の信頼性を高め、高耐圧化
構造を形成においてコストを増加を抑制することができ
る半導体装置およびその製造方法を提供するものであ
る。
【００２２】
【課題を解決するための手段】請求項１の発明によれ
ば、第２導電型不純物を複数回のイオン注入により導入
することで深さ方向に対する濃度分布が平坦で島状に形
成された第２導電型領域を設けるので、第２導電型領域
のチャネル部を形成する部分が不純物濃度分布の形状が
台形に近いなだらかな変化となり、これによって、ゲー
ト電極に電圧を印加して半導体基板と第１導電型領域と
の間の電気的導通を図る際に、しきい値のばらつきが低
減され、寄生バイポーラ動作の発生し易さに関係するPi
nch 抵抗を低減することができるようになる。
ば、第２導電型不純物を複数回のイオン注入により導入
することで深さ方向に対する濃度分布が平坦で島状に形
成された第２導電型領域を設けるので、第２導電型領域
のチャネル部を形成する部分が不純物濃度分布の形状が
台形に近いなだらかな変化となり、これによって、ゲー
ト電極に電圧を印加して半導体基板と第１導電型領域と
の間の電気的導通を図る際に、しきい値のばらつきが低
減され、寄生バイポーラ動作の発生し易さに関係するPi
nch 抵抗を低減することができるようになる。
【００２３】請求項２の発明によれば、ゲート電極を、
縦断面がＴ字型となるように溝の開口部端部よりも延出
するように形成しているので、高濃度の第１導電型領域
にコンタクト用の高濃度層を形成するための不純物導入
で溝の開口部端部への不純物導入によるダメージを防止
することができ、これによってゲート絶縁膜の特性の劣
化を防止することができる構造とすることができ、特性
の優れたものとすることができるようになる。
縦断面がＴ字型となるように溝の開口部端部よりも延出
するように形成しているので、高濃度の第１導電型領域
にコンタクト用の高濃度層を形成するための不純物導入
で溝の開口部端部への不純物導入によるダメージを防止
することができ、これによってゲート絶縁膜の特性の劣
化を防止することができる構造とすることができ、特性
の優れたものとすることができるようになる。
【００２４】請求項３の発明によれば、隣接する第１の
溝の間に位置する島状の第２導電型領域にその第１の溝
と平行になるように複数の第２の溝を設け、この第２の
溝部分からイオン注入により導入される第２導電型の不
純物により２導電型領域よりも接合深さが深い第２導電
型突出領域を設ける構成としているので、第２導電型突
出領域を横方向への拡散を少なくして深い接合を形成す
ることができる。この第２導電型突出領域は、動作状態
における第１の溝の電極部底部に発生する電界を緩和さ
せるので、これを設けることで電界の集中を緩和してゲ
ート絶縁膜へのホットキャリアの注入を低減することが
でき、ゲート絶縁膜の信頼性の向上を図ることができる
ようになる。
溝の間に位置する島状の第２導電型領域にその第１の溝
と平行になるように複数の第２の溝を設け、この第２の
溝部分からイオン注入により導入される第２導電型の不
純物により２導電型領域よりも接合深さが深い第２導電
型突出領域を設ける構成としているので、第２導電型突
出領域を横方向への拡散を少なくして深い接合を形成す
ることができる。この第２導電型突出領域は、動作状態
における第１の溝の電極部底部に発生する電界を緩和さ
せるので、これを設けることで電界の集中を緩和してゲ
ート絶縁膜へのホットキャリアの注入を低減することが
でき、ゲート絶縁膜の信頼性の向上を図ることができる
ようになる。
【００２５】請求項４の発明によれば、上記した請求項
３の発明において、ゲート電極を、縦断面がＴ字型とな
るようにトレンチの開口部端部よりも延出するように形
成しているので、上記効果に加えて、請求項２の発明と
同様の作用効果も得ることができる。
３の発明において、ゲート電極を、縦断面がＴ字型とな
るようにトレンチの開口部端部よりも延出するように形
成しているので、上記効果に加えて、請求項２の発明と
同様の作用効果も得ることができる。
【００２６】請求項５の発明によれば、請求項３または
４の発明において、第２のトレンチ部分にコンタクト孔
を形成して高濃度第１導電型領域と第２導電型突出領域
とを電気的に接触させる電極を形成可能な構成としてい
るので、上記した第２導電型突出領域による電界緩和の
効果を効果的に行うことができるようになる。
４の発明において、第２のトレンチ部分にコンタクト孔
を形成して高濃度第１導電型領域と第２導電型突出領域
とを電気的に接触させる電極を形成可能な構成としてい
るので、上記した第２導電型突出領域による電界緩和の
効果を効果的に行うことができるようになる。
【００２７】請求項６の発明によれば、上記請求項５の
発明において、上記したコンタクト孔を、複数の第２の
溝のうちの互いに隣接する２つの第２の溝の一方側に設
ける構成とし、他方側のコンタクト孔が形成されない第
２導電型領域が電気的に浮遊状態となるように構成して
いるので、第１の溝の電極部に電圧を印加して半導体基
板と高濃度の第１導電型領域との間でチャネルを形成し
てオン状態に動作させたときに、そのチャネルを経由し
たキャリアが高濃度の第１導電型の半導体基板側に放出
されるようになる。このとき、その第１の溝の電極部の
コンタクト孔を形成していない側では、高濃度の第２導
電型領域が電気的に浮遊状態に形成されているので、電
極部底部から電気的に浮遊している側に電位の低い部分
が形成されるようになる。換言するとポテンシャルの谷
が形成され、これによってチャネルからのキャリアの放
出効率が増大することになり、オン抵抗あるいはオン電
圧を低減する効果が生じ、電気的特性の向上を図ること
ができるようになる。
発明において、上記したコンタクト孔を、複数の第２の
溝のうちの互いに隣接する２つの第２の溝の一方側に設
ける構成とし、他方側のコンタクト孔が形成されない第
２導電型領域が電気的に浮遊状態となるように構成して
いるので、第１の溝の電極部に電圧を印加して半導体基
板と高濃度の第１導電型領域との間でチャネルを形成し
てオン状態に動作させたときに、そのチャネルを経由し
たキャリアが高濃度の第１導電型の半導体基板側に放出
されるようになる。このとき、その第１の溝の電極部の
コンタクト孔を形成していない側では、高濃度の第２導
電型領域が電気的に浮遊状態に形成されているので、電
極部底部から電気的に浮遊している側に電位の低い部分
が形成されるようになる。換言するとポテンシャルの谷
が形成され、これによってチャネルからのキャリアの放
出効率が増大することになり、オン抵抗あるいはオン電
圧を低減する効果が生じ、電気的特性の向上を図ること
ができるようになる。
【００２８】請求項７の発明によれば、請求項５の発明
において、コンタクト孔部分に高濃度第１導電型領域と
第２の溝部分を介して第２導電型突出領域とを電気的に
接触させる電極を設ける構成とし、それら複数の電極の
うちの互いに隣接する２つの電極の一方側を電気的に浮
遊状態となるように構成しているので、電気的特性にお
いては、請求項６の発明と略同様の作用効果を生じさせ
ることができるようになる。
において、コンタクト孔部分に高濃度第１導電型領域と
第２の溝部分を介して第２導電型突出領域とを電気的に
接触させる電極を設ける構成とし、それら複数の電極の
うちの互いに隣接する２つの電極の一方側を電気的に浮
遊状態となるように構成しているので、電気的特性にお
いては、請求項６の発明と略同様の作用効果を生じさせ
ることができるようになる。
【００２９】請求項８の発明によれば、請求項６または
７の発明において、コンタクト孔を形成した側の半導体
基板表面に電極形成用の高不純物濃度領域を形成したの
でオーミックコンタクトを良好に形成することができ
る。また、コンタクト孔を形成しない側には、高不純物
濃度領域を形成しなくとも良いので、不純物導入に伴う
ダメージなどの発生を極力低減することができるように
なる。
７の発明において、コンタクト孔を形成した側の半導体
基板表面に電極形成用の高不純物濃度領域を形成したの
でオーミックコンタクトを良好に形成することができ
る。また、コンタクト孔を形成しない側には、高不純物
濃度領域を形成しなくとも良いので、不純物導入に伴う
ダメージなどの発生を極力低減することができるように
なる。
【００３０】請求項９の発明によれば、請求項６ないし
８の発明において、第１の溝を、電気的に浮遊状態に設
けられるコンタクト孔部分もしくは電極形成部分の全周
を取り囲むように形成しているので、この第１の溝の形
成によって構造的にその部分の領域を電気的に浮遊状態
とすることが簡単になり、上記した作用効果を得ること
ができるようになる。
８の発明において、第１の溝を、電気的に浮遊状態に設
けられるコンタクト孔部分もしくは電極形成部分の全周
を取り囲むように形成しているので、この第１の溝の形
成によって構造的にその部分の領域を電気的に浮遊状態
とすることが簡単になり、上記した作用効果を得ること
ができるようになる。
【００３１】請求項１０の発明によれば、請求項３ない
し９の発明において、第１の溝を第２導電型突出領域の
接合深さよりも浅く形成しているので、第１の溝の電極
部での電界集中をさらに第２導電型突出領域側へ移行さ
せてその効果をより向上させることができるようにな
る。
し９の発明において、第１の溝を第２導電型突出領域の
接合深さよりも浅く形成しているので、第１の溝の電極
部での電界集中をさらに第２導電型突出領域側へ移行さ
せてその効果をより向上させることができるようにな
る。
【００３２】請求項１１の発明によれば、請求項１ない
し１０の発明において、島状の第２導電型領域の外周部
にこれを取り囲むように第２導電型の不純物を帯状に導
入して形成する複数の電界緩和領域を設けているので、
この帯状の電界緩和領域をいわゆるガードリングやフィ
ールドリミッティングリングとして作用させることがで
き、電力用の半導体装置の一つの特性として要求される
高耐圧化の構造を得ることができるようになる。
し１０の発明において、島状の第２導電型領域の外周部
にこれを取り囲むように第２導電型の不純物を帯状に導
入して形成する複数の電界緩和領域を設けているので、
この帯状の電界緩和領域をいわゆるガードリングやフィ
ールドリミッティングリングとして作用させることがで
き、電力用の半導体装置の一つの特性として要求される
高耐圧化の構造を得ることができるようになる。
【００３３】請求項１２の発明によれば、請求項１１の
発明において、電界緩和領域を、帯状に形成した第３の
溝と、この第３の溝部分を介して導入する第２導電型不
純物により形成するので、深い接合深さに横方向への拡
散を抑制しながら効果的に形成することができ、通常の
半導体基板の表面から同一の接合深さの接合を形成する
場合に比べて少ない面積で達成することができ、チップ
サイズの増大を抑制しながら高耐圧化を図る構造を採用
することができるようになる。
発明において、電界緩和領域を、帯状に形成した第３の
溝と、この第３の溝部分を介して導入する第２導電型不
純物により形成するので、深い接合深さに横方向への拡
散を抑制しながら効果的に形成することができ、通常の
半導体基板の表面から同一の接合深さの接合を形成する
場合に比べて少ない面積で達成することができ、チップ
サイズの増大を抑制しながら高耐圧化を図る構造を採用
することができるようになる。
【００３４】請求項１３の発明によれば、請求項１１ま
たは１２の発明において、電界緩和領域を、その接合深
さが島状の第２電導型領域の接合深さよりも深く形成し
た構成としているので、島状の第２導電型領域により得
られる耐圧よりも高い耐圧を望ことができるようにな
り、しかも、前述した第２導電型突出領域を形成する際
に同様のプロセスを採用して形成することができるの
で、これによる工程の大幅な追加がなく、コストの増加
を抑制することもできる。
たは１２の発明において、電界緩和領域を、その接合深
さが島状の第２電導型領域の接合深さよりも深く形成し
た構成としているので、島状の第２導電型領域により得
られる耐圧よりも高い耐圧を望ことができるようにな
り、しかも、前述した第２導電型突出領域を形成する際
に同様のプロセスを採用して形成することができるの
で、これによる工程の大幅な追加がなく、コストの増加
を抑制することもできる。
【００３５】請求項１４の発明によれば、請求項１１な
いし１３の発明において、電極部を制御電極として半導
体基板の裏面側とコンタクト孔を介して接触するように
形成した金属電極との間の導通状態を制御するゲート駆
動型パワー素子として形成しているので、例えば、半導
体基板を第１導電型のものを使用することでパワーＭＯ
ＳＦＥＴとして形成することができるし、あるいは半導
体基板を裏面側に第２導電型の領域を形成したものを用
いることでＩＧＢＴとして形成することもできるように
なる。
いし１３の発明において、電極部を制御電極として半導
体基板の裏面側とコンタクト孔を介して接触するように
形成した金属電極との間の導通状態を制御するゲート駆
動型パワー素子として形成しているので、例えば、半導
体基板を第１導電型のものを使用することでパワーＭＯ
ＳＦＥＴとして形成することができるし、あるいは半導
体基板を裏面側に第２導電型の領域を形成したものを用
いることでＩＧＢＴとして形成することもできるように
なる。
【００３６】請求項１５の発明によれば、表面側が第１
導電型の半導体基板に対し、第２導電型不純物のイオン
注入を複数回行うことにより島状に第２導電型領域を形
成するので、これによって島状の第２導電型領域の深さ
方向に対する不純物濃度の分布を平坦なものとすること
ができるようになり、これによって前述した請求項１に
記載の半導体装置の島状の第２導電型領域の構成を実現
することができるようになる。
導電型の半導体基板に対し、第２導電型不純物のイオン
注入を複数回行うことにより島状に第２導電型領域を形
成するので、これによって島状の第２導電型領域の深さ
方向に対する不純物濃度の分布を平坦なものとすること
ができるようになり、これによって前述した請求項１に
記載の半導体装置の島状の第２導電型領域の構成を実現
することができるようになる。
【００３７】請求項１６の発明によれば、異方性エッチ
ングにより形成した溝内に絶縁膜を形成した後に多結晶
シリコンを成膜し、この後、その多結晶シリコン膜を溝
開口部よりも幅広な状態に残して縦断面がＴ字型となる
ように加工するので、この後に高濃度の第１導電型領域
にコンタクト用の高濃度層を形成するための不純物導入
の工程を実施することにより、溝の開口部端部への不純
物導入によるダメージを防止することができ、これによ
って絶縁膜の特性の劣化を防止することができるように
なる。
ングにより形成した溝内に絶縁膜を形成した後に多結晶
シリコンを成膜し、この後、その多結晶シリコン膜を溝
開口部よりも幅広な状態に残して縦断面がＴ字型となる
ように加工するので、この後に高濃度の第１導電型領域
にコンタクト用の高濃度層を形成するための不純物導入
の工程を実施することにより、溝の開口部端部への不純
物導入によるダメージを防止することができ、これによ
って絶縁膜の特性の劣化を防止することができるように
なる。
【００３８】請求項１７の発明によれば、請求項１５ま
たは１６の発明において、島状に第２導電型領域を形成
する工程において、複数回行う第２導電型不純物のイオ
ン注入を、いずれも加速エネルギーが２００ｋｅＶ以上
の条件で行うようにしているので、注入するイオンをチ
ャネル形成領域の深さまで分布させることができ、これ
によってチャネル形成領域の不純物の深さ方向に対する
濃度勾配をゆるやかな状態とすることができるようにな
り、前述した請求項１に記載の半導体装置のような電気
的特性を得ることができるようになる。
たは１６の発明において、島状に第２導電型領域を形成
する工程において、複数回行う第２導電型不純物のイオ
ン注入を、いずれも加速エネルギーが２００ｋｅＶ以上
の条件で行うようにしているので、注入するイオンをチ
ャネル形成領域の深さまで分布させることができ、これ
によってチャネル形成領域の不純物の深さ方向に対する
濃度勾配をゆるやかな状態とすることができるようにな
り、前述した請求項１に記載の半導体装置のような電気
的特性を得ることができるようになる。
【００３９】請求項１８の発明によれば、請求項１７の
発明において、島状に第２導電型領域を形成する工程に
おいて、複数回行う第２導電型不純物のイオン注入の注
入量を、いずれも等しいかまたは、最も加速エネルギー
の小さいイオン注入を行う際のイオン注入量が最小とな
る条件で行うので、チャネルを形成する領域における深
さ方向すなわちチャネルに沿った方向の不純物濃度をな
だらかな状態に形成して濃度勾配を少なくすることがで
きるようになる。
発明において、島状に第２導電型領域を形成する工程に
おいて、複数回行う第２導電型不純物のイオン注入の注
入量を、いずれも等しいかまたは、最も加速エネルギー
の小さいイオン注入を行う際のイオン注入量が最小とな
る条件で行うので、チャネルを形成する領域における深
さ方向すなわちチャネルに沿った方向の不純物濃度をな
だらかな状態に形成して濃度勾配を少なくすることがで
きるようになる。
【００４０】請求項１９の発明によれば、請求項１６の
発明において、島状の第２導電型領域内に半導体基板よ
り高濃度な第１導電型領域を形成する工程においては、
そのイオン注入量を１．０×１０15（atoms/cm2 ）以下
となる条件で行うので、この後の工程で形成するゲート
絶縁膜の膜質を不純物の濃度に起因して劣化させること
なく高濃度第１導電型領域を形成することができるよう
になる。
発明において、島状の第２導電型領域内に半導体基板よ
り高濃度な第１導電型領域を形成する工程においては、
そのイオン注入量を１．０×１０15（atoms/cm2 ）以下
となる条件で行うので、この後の工程で形成するゲート
絶縁膜の膜質を不純物の濃度に起因して劣化させること
なく高濃度第１導電型領域を形成することができるよう
になる。
【００４１】請求項２０の発明によれば、隣接する第１
の溝の間に位置する島状の第２導電型領域にその第１の
溝と平行になるように複数の第２の溝を形成し、この第
２の溝部分から第２導電型不純物を複数回イオン注入に
より導入して第２導電型領域よりも接合深さが深い第２
導電型突出領域を形成するので、第２導電型突出領域を
横方向への拡散を少なくして深い接合を形成することが
できる。この第２導電型突出領域は、半導体装置の動作
状態における第１の溝の電極部底部に発生する電界を緩
和させる効果があるので、これを設けることで電界の集
中を緩和してゲート絶縁膜へのホットキャリアの注入を
低減することができ、絶縁膜の信頼性の向上を図ること
ができるようになる。
の溝の間に位置する島状の第２導電型領域にその第１の
溝と平行になるように複数の第２の溝を形成し、この第
２の溝部分から第２導電型不純物を複数回イオン注入に
より導入して第２導電型領域よりも接合深さが深い第２
導電型突出領域を形成するので、第２導電型突出領域を
横方向への拡散を少なくして深い接合を形成することが
できる。この第２導電型突出領域は、半導体装置の動作
状態における第１の溝の電極部底部に発生する電界を緩
和させる効果があるので、これを設けることで電界の集
中を緩和してゲート絶縁膜へのホットキャリアの注入を
低減することができ、絶縁膜の信頼性の向上を図ること
ができるようになる。
【００４２】請求項２１の発明によれば、請求項２０の
発明において、前記絶縁膜で被覆された第１の溝を多結
晶シリコンにより充填する工程に続いて、多結晶シリコ
ンを成膜すると共にその多結晶シリコン膜を前記第１の
溝開口部よりも幅広な状態に残してその縦断面がＴ字型
となるように加工する工程を実施するので、この後、高
濃度の第１導電型領域にコンタクト用の高濃度層を形成
するための不純物導入で溝の開口部端部への不純物導入
によるダメージを防止することができ、これによってゲ
ート絶縁膜の特性の劣化を防止することができる構造と
することができ、特性の優れた半導体装置を提供するこ
とができるようになる。
発明において、前記絶縁膜で被覆された第１の溝を多結
晶シリコンにより充填する工程に続いて、多結晶シリコ
ンを成膜すると共にその多結晶シリコン膜を前記第１の
溝開口部よりも幅広な状態に残してその縦断面がＴ字型
となるように加工する工程を実施するので、この後、高
濃度の第１導電型領域にコンタクト用の高濃度層を形成
するための不純物導入で溝の開口部端部への不純物導入
によるダメージを防止することができ、これによってゲ
ート絶縁膜の特性の劣化を防止することができる構造と
することができ、特性の優れた半導体装置を提供するこ
とができるようになる。
【００４３】請求項２２の発明によれば、請求項２０ま
たは２１の発明において、第２導電型突出領域を形成す
るための第２の溝内部領域に複数回行う第２導電型不純
物のイオン注入のうち、少なくとも１回の第２導電型不
純物のイオン注入は、その加速エネルギーが２００ｋｅ
Ｖ以上となるようにしているので、半導体装置のチャネ
ル形成領域に第２導電型不純物を導入してその深さ方向
すなわちチャネル方向に沿った濃度分布をなだらかなも
のとすることができるようになる。
たは２１の発明において、第２導電型突出領域を形成す
るための第２の溝内部領域に複数回行う第２導電型不純
物のイオン注入のうち、少なくとも１回の第２導電型不
純物のイオン注入は、その加速エネルギーが２００ｋｅ
Ｖ以上となるようにしているので、半導体装置のチャネ
ル形成領域に第２導電型不純物を導入してその深さ方向
すなわちチャネル方向に沿った濃度分布をなだらかなも
のとすることができるようになる。
【００４４】請求項２３の発明によれば、請求項２０な
いし２２の発明において、第２導電型突出領域を形成す
るための前記第２の溝内部領域のみに複数回行う第２導
電型不純物のイオン注入のうち、少なくとも１回の第２
導電型不純物のイオン注入は、その加速エネルギーを３
０ｋｅＶ以下とすると共に注入量を１．０×１０15（at
oms/cm2 ）以上としているので、第２導電型突出領域の
前記溝内部領域の表面濃度を十分に高い不純物濃度とし
て形成することができる。
いし２２の発明において、第２導電型突出領域を形成す
るための前記第２の溝内部領域のみに複数回行う第２導
電型不純物のイオン注入のうち、少なくとも１回の第２
導電型不純物のイオン注入は、その加速エネルギーを３
０ｋｅＶ以下とすると共に注入量を１．０×１０15（at
oms/cm2 ）以上としているので、第２導電型突出領域の
前記溝内部領域の表面濃度を十分に高い不純物濃度とし
て形成することができる。
【００４５】請求項２４の発明によれば、請求項２０な
いし２３の発明において、島状の第２導電型領域を、請
求項１５から請求項１９のいずれかに記載の半導体装置
の製造方法により形成するので、チャネル形成領域の深
さ方向の不純物濃度すなわちチャンネル方向に沿った不
純物濃度もなだらかなものとすることができ、これによ
って前述した請求項１に記載の半導体装置の島状の第２
導電型領域の構成を実現することができるようになる。
いし２３の発明において、島状の第２導電型領域を、請
求項１５から請求項１９のいずれかに記載の半導体装置
の製造方法により形成するので、チャネル形成領域の深
さ方向の不純物濃度すなわちチャンネル方向に沿った不
純物濃度もなだらかなものとすることができ、これによ
って前述した請求項１に記載の半導体装置の島状の第２
導電型領域の構成を実現することができるようになる。
【００４６】請求項２５の発明によれば、請求項１５な
いし２４の発明において、島状の第２導電型領域の外周
部にこれを取り囲む帯状をなすように第２導電型不純物
を導入して複数の電界緩和領域を形成し、この電界緩和
領域内に、高濃度な帯状の第２導電型領域および帯状の
コンタクト孔を形成し、このコンタクト孔内に帯状の第
３の溝を形成し、第３の溝の内部領域に第２導電型不純
物のイオン注入を複数回行って深い第２導電型領域を形
成すると共に、コンタクト孔を介して帯状の第２導電型
領域と前記深い第２導電型領域内の第３の溝内表面を接
触するよう金属電極を形成するので、高耐圧化を図る半
導体装置を提供することができるようになる。
いし２４の発明において、島状の第２導電型領域の外周
部にこれを取り囲む帯状をなすように第２導電型不純物
を導入して複数の電界緩和領域を形成し、この電界緩和
領域内に、高濃度な帯状の第２導電型領域および帯状の
コンタクト孔を形成し、このコンタクト孔内に帯状の第
３の溝を形成し、第３の溝の内部領域に第２導電型不純
物のイオン注入を複数回行って深い第２導電型領域を形
成すると共に、コンタクト孔を介して帯状の第２導電型
領域と前記深い第２導電型領域内の第３の溝内表面を接
触するよう金属電極を形成するので、高耐圧化を図る半
導体装置を提供することができるようになる。
【００４７】請求項２６の発明によれば、請求項２５の
発明において、深い第２導電型領域の接合深さが、島状
の第２導電型領域の接合深さよりも深く設定されるの
で、より高耐圧化を図った半導体装置を提供することが
できるようになる。
発明において、深い第２導電型領域の接合深さが、島状
の第２導電型領域の接合深さよりも深く設定されるの
で、より高耐圧化を図った半導体装置を提供することが
できるようになる。
【００４８】
【発明の実施の形態】（第１の実施形態）以下、本発明
をトレンチゲート型のＭＯＳＦＥＴあるいはＩＧＢＴに
適用した場合の第１の実施形態について図１ないし図６
を参照して説明する。図１（ａ），（ｂ）は、本発明に
かかるトレンチゲート型構造を採用したＭＯＳＦＥＴ２
１およびＩＧＢＴ４１のゲート部分の構造を模式的断面
図で示すものである。
をトレンチゲート型のＭＯＳＦＥＴあるいはＩＧＢＴに
適用した場合の第１の実施形態について図１ないし図６
を参照して説明する。図１（ａ），（ｂ）は、本発明に
かかるトレンチゲート型構造を採用したＭＯＳＦＥＴ２
１およびＩＧＢＴ４１のゲート部分の構造を模式的断面
図で示すものである。
【００４９】まず、同図（ａ）を参照してＭＯＳＦＥＴ
２１について説明する。第１導電型であるｎ型に形成さ
れた半導体基板２２は、裏面側に高濃度ｎ型領域２２ａ
が形成されており、表面側には素子形成領域に対応する
部分に島状に第２導電型であるｐ型の不純物が複数回の
イオン注入により導入されたベース領域２３が第２導電
型領域として形成されている（ゲート電極部を示す本図
では基板端部まで接合面が延びた状態で表示されてい
る）。このベース領域２３の深さ方向の不純物濃度の分
布すなわちチャネルに沿った方向の不純物濃度の分布
は、後述するように、イオン注入によってなだらかな変
化もしくは台形状をなすように設けられている。
２１について説明する。第１導電型であるｎ型に形成さ
れた半導体基板２２は、裏面側に高濃度ｎ型領域２２ａ
が形成されており、表面側には素子形成領域に対応する
部分に島状に第２導電型であるｐ型の不純物が複数回の
イオン注入により導入されたベース領域２３が第２導電
型領域として形成されている（ゲート電極部を示す本図
では基板端部まで接合面が延びた状態で表示されてい
る）。このベース領域２３の深さ方向の不純物濃度の分
布すなわちチャネルに沿った方向の不純物濃度の分布
は、後述するように、イオン注入によってなだらかな変
化もしくは台形状をなすように設けられている。
【００５０】ベース領域２３内に第１導電型であるｎ型
の不純物が高濃度で導入された高濃度第１導電型領域で
あるソース領域２４が形成されている。また、ベース領
域２３の他の領域には高濃度でｐ型不純物が導入され高
濃度ｐ型領域２５が形成されている。ソース領域２４お
よびベース領域２３を貫通して半導体基板２１に達する
ようにトレンチ２６が形成されている。トレンチ２６の
内部には内壁面に成膜された所定膜厚のゲート絶縁膜２
７を介して多結晶シリコンからなるゲート電極２８が電
極部として充填された状態に形成されている。
の不純物が高濃度で導入された高濃度第１導電型領域で
あるソース領域２４が形成されている。また、ベース領
域２３の他の領域には高濃度でｐ型不純物が導入され高
濃度ｐ型領域２５が形成されている。ソース領域２４お
よびベース領域２３を貫通して半導体基板２１に達する
ようにトレンチ２６が形成されている。トレンチ２６の
内部には内壁面に成膜された所定膜厚のゲート絶縁膜２
７を介して多結晶シリコンからなるゲート電極２８が電
極部として充填された状態に形成されている。
【００５１】このゲート電極２８を覆うように絶縁膜２
９が形成されており、ゲート電極２８は所定の部位から
外部に電気的に接続される。絶縁膜２９を覆うように
し、且つソース領域２４の一部とベース領域２３とオー
ミックコンタクトをとるように金属膜によりなるソース
電極３０が形成され、同様に裏面側には全面に金属膜に
よりドレイン電極３１が形成されている。
９が形成されており、ゲート電極２８は所定の部位から
外部に電気的に接続される。絶縁膜２９を覆うように
し、且つソース領域２４の一部とベース領域２３とオー
ミックコンタクトをとるように金属膜によりなるソース
電極３０が形成され、同様に裏面側には全面に金属膜に
よりドレイン電極３１が形成されている。
【００５２】次に、図１（ｂ）に示すトレンチゲート型
構造を採用したＩＧＢＴ４１について簡単に説明する。
このＩＧＢＴ４１においては、第１導電型であるｎ型の
半導体基板４２として、裏面側に第２導電型であるｐ型
不純物を高濃度で導入したｐ型層４２ａを設けたものを
使用している。そして、この半導体基板４２を用いて入
ることを除いて、他の構造については上述したＭＯＳＦ
ＥＴ２１とほぼ同じ構造に形成されている。
構造を採用したＩＧＢＴ４１について簡単に説明する。
このＩＧＢＴ４１においては、第１導電型であるｎ型の
半導体基板４２として、裏面側に第２導電型であるｐ型
不純物を高濃度で導入したｐ型層４２ａを設けたものを
使用している。そして、この半導体基板４２を用いて入
ることを除いて、他の構造については上述したＭＯＳＦ
ＥＴ２１とほぼ同じ構造に形成されている。
【００５３】すなわち、第２導電型であるｐ型のベース
領域４３、高濃度で第１導電型であるｎ型の不純物が導
入形成された高濃度ｎ型エミッタ領域４４、高濃度ｐ型
領域４５、トレンチ４６、ゲート絶縁膜４７、ゲート電
極４８、絶縁膜４９、エミッタ電極５０および裏面側の
コレクタ電極５１が形成された構成とされている。そし
て、図示したように、対応する部分の構成は、ソースが
エミッタに、ドレインがコレクタに名称が変わっている
ことを除いて、両者は同じように形成されている。
領域４３、高濃度で第１導電型であるｎ型の不純物が導
入形成された高濃度ｎ型エミッタ領域４４、高濃度ｐ型
領域４５、トレンチ４６、ゲート絶縁膜４７、ゲート電
極４８、絶縁膜４９、エミッタ電極５０および裏面側の
コレクタ電極５１が形成された構成とされている。そし
て、図示したように、対応する部分の構成は、ソースが
エミッタに、ドレインがコレクタに名称が変わっている
ことを除いて、両者は同じように形成されている。
【００５４】上記した構成によれば、ＭＯＳＦＥＴ２１
あるいはＩＧＢＴ４１のいずれにおいても、ベース領域
２４，４４の深さ方向に対する不純物濃度分布をなだら
かになるように形成しているので、ゲート電極２８，４
８に制御電圧を与えて駆動制御する際に、チャネルを形
成するベース領域２４，４４の部分でPinch 抵抗を低減
することができる。また、この構成を採用することによ
り、サブショルド係数を改善することができ、カットオ
フ特性およびＦＥＴの増幅率も改善することができるよ
うになる。さらに、ＦＥＴの電流能力に寄与するコンダ
クタンス特性についても改善することができるようにな
る。なお、これらの特性改善の具体的なデータについて
は、次に示す製造工程の説明の後に図を参照して説明す
る。
あるいはＩＧＢＴ４１のいずれにおいても、ベース領域
２４，４４の深さ方向に対する不純物濃度分布をなだら
かになるように形成しているので、ゲート電極２８，４
８に制御電圧を与えて駆動制御する際に、チャネルを形
成するベース領域２４，４４の部分でPinch 抵抗を低減
することができる。また、この構成を採用することによ
り、サブショルド係数を改善することができ、カットオ
フ特性およびＦＥＴの増幅率も改善することができるよ
うになる。さらに、ＦＥＴの電流能力に寄与するコンダ
クタンス特性についても改善することができるようにな
る。なお、これらの特性改善の具体的なデータについて
は、次に示す製造工程の説明の後に図を参照して説明す
る。
【００５５】次に、上記構成のトレンチゲート型構造を
採用したＭＯＳＦＥＴ２１およびＩＧＢＴ４１の製造工
程について、特に、ゲート電極２８，４８を形成する工
程を中心として図２を参照して説明する。なお、図２に
おいては、図１（ａ）に示したＭＯＳＦＥＴ２１を代表
として符号を付しているが、上述した対応する構成要素
の符号と置き換えることによりＩＧＢＴ４１も全く同様
の製造工程として説明することができるものである。
採用したＭＯＳＦＥＴ２１およびＩＧＢＴ４１の製造工
程について、特に、ゲート電極２８，４８を形成する工
程を中心として図２を参照して説明する。なお、図２に
おいては、図１（ａ）に示したＭＯＳＦＥＴ２１を代表
として符号を付しているが、上述した対応する構成要素
の符号と置き換えることによりＩＧＢＴ４１も全く同様
の製造工程として説明することができるものである。
【００５６】さて、図２（ａ）に示すように、ｎ型の半
導体基板２２の表面に、例えば膜厚＝４０ｎｍの熱酸化
膜をマスク材６１として形成する。次に、このマスク材
６１を通して、例えば加速電圧４８０ｋｅＶで第１の高
加速イオン注入処理を行って第１のイオン注入層６２を
形成する。この第１の高加速イオン注入処理では、第２
導電型不純物であるｐ型の不純物例えば硼素イオン
（Ｂ）を、半導体基板２２に対して注入量が５．０×１
０13（atoms/cm2 ）となるように設定して行う。また、
注入するイオンは、素子形成領域であるベース領域２３
に対応した島状の領域に選択的に導入される（同図
（ｂ）参照）。なお、同図中では、ベース領域２３の中
央部のみが示されるので、島状の周辺部は示されていな
い。
導体基板２２の表面に、例えば膜厚＝４０ｎｍの熱酸化
膜をマスク材６１として形成する。次に、このマスク材
６１を通して、例えば加速電圧４８０ｋｅＶで第１の高
加速イオン注入処理を行って第１のイオン注入層６２を
形成する。この第１の高加速イオン注入処理では、第２
導電型不純物であるｐ型の不純物例えば硼素イオン
（Ｂ）を、半導体基板２２に対して注入量が５．０×１
０13（atoms/cm2 ）となるように設定して行う。また、
注入するイオンは、素子形成領域であるベース領域２３
に対応した島状の領域に選択的に導入される（同図
（ｂ）参照）。なお、同図中では、ベース領域２３の中
央部のみが示されるので、島状の周辺部は示されていな
い。
【００５７】次に、同一マスク材６１を通して第２の高
加速イオン注入処理を行う。この第２の高加速イオン注
入処理は、第１の高加速イオン注入処理とは異なる加速
電圧、例えば加速電圧３２０ｋｅＶで、ｐ型不純物であ
る例えば硼素イオン（Ｂ）を第１の高加速イオン注入処
理時と同じ島状になるよう半導体基板２２に注入量が
５．０×１０13（atoms/cm2 ）となるように注入して第
２のイオン注入層６３を形成する（同図（ｃ）参照）。
この後、熱処理を実施することにより、前記の台形に近
い上に凸ななだらかな不純物濃度分布を持つベース領域
２３を形成する（同図（ｄ）参照）。
加速イオン注入処理を行う。この第２の高加速イオン注
入処理は、第１の高加速イオン注入処理とは異なる加速
電圧、例えば加速電圧３２０ｋｅＶで、ｐ型不純物であ
る例えば硼素イオン（Ｂ）を第１の高加速イオン注入処
理時と同じ島状になるよう半導体基板２２に注入量が
５．０×１０13（atoms/cm2 ）となるように注入して第
２のイオン注入層６３を形成する（同図（ｃ）参照）。
この後、熱処理を実施することにより、前記の台形に近
い上に凸ななだらかな不純物濃度分布を持つベース領域
２３を形成する（同図（ｄ）参照）。
【００５８】次に、ベース領域２３の内部に、第１導電
型の不純物であるｎ型不純物例えば砒素（Ａｓ）をイオ
ン注入処理により導入して熱処理を行うことで高濃度の
第１導電型領域としてのソース領域２４を形成する（同
図（ｅ）参照）。この時、その後の工程で形成するトレ
ンチ２６の開口部のゲート絶縁膜２７の膜質を劣化させ
ないようにするために、ソース領域２４の形成領域への
イオン注入量を１．０×１０15（atoms/cm2 ）以下に設
定している。
型の不純物であるｎ型不純物例えば砒素（Ａｓ）をイオ
ン注入処理により導入して熱処理を行うことで高濃度の
第１導電型領域としてのソース領域２４を形成する（同
図（ｅ）参照）。この時、その後の工程で形成するトレ
ンチ２６の開口部のゲート絶縁膜２７の膜質を劣化させ
ないようにするために、ソース領域２４の形成領域への
イオン注入量を１．０×１０15（atoms/cm2 ）以下に設
定している。
【００５９】その後、異方性エッチング処理を行うこと
により、半導体基板２２の厚さ方向にトレンチ２５を形
成する（同図（ｆ）参照）。この異方性エッチング処理
では、トレンチ２５の深さ寸法がソース領域２４および
ベース領域２３を貫通して半導体基板２２の部分に達す
るように形成される。
により、半導体基板２２の厚さ方向にトレンチ２５を形
成する（同図（ｆ）参照）。この異方性エッチング処理
では、トレンチ２５の深さ寸法がソース領域２４および
ベース領域２３を貫通して半導体基板２２の部分に達す
るように形成される。
【００６０】この後、犠牲酸化工程等を経てトレンチ２
６の内壁面の形状を改善し、マスク材６１および、犠牲
酸化膜を除去した後に、例えばＯＮＯ膜（Oxide-Nitrid
e-Oxide ）をゲート絶縁膜２６として形成する（同図
（ｇ）参照）。その後、例えば燐（Ｐ）を不純物として
含んだ多結晶シリコン膜６４を全面に堆積させてゲート
絶縁膜２７を形成したトレンチ２６内を埋め込み（同図
（ｈ）参照）、続いて図示のようにＴ字型の断面となる
ようにパターニングしてエッチング処理を行うことでゲ
ート電極２８を形成する（同図（ｉ）参照）。
６の内壁面の形状を改善し、マスク材６１および、犠牲
酸化膜を除去した後に、例えばＯＮＯ膜（Oxide-Nitrid
e-Oxide ）をゲート絶縁膜２６として形成する（同図
（ｇ）参照）。その後、例えば燐（Ｐ）を不純物として
含んだ多結晶シリコン膜６４を全面に堆積させてゲート
絶縁膜２７を形成したトレンチ２６内を埋め込み（同図
（ｈ）参照）、続いて図示のようにＴ字型の断面となる
ようにパターニングしてエッチング処理を行うことでゲ
ート電極２８を形成する（同図（ｉ）参照）。
【００６１】続いて、ベース領域２３のうちでソース領
域２４を除いた領域にｐ型不純物を高濃度で導入した高
濃度ｐ型領域２５を形成し（同図（ｊ）参照）、全面に
絶縁膜２９を形成してこれをゲート絶縁膜２７と共にパ
ターニングすることで、ゲート電極２８の表面部分を覆
うように残した状態に形成する。この後、全面に金属を
蒸着などにより被膜してソース電極３０を形成する（同
図（ｋ）参照）。最後に、裏面にも金属電極を形成して
（同図（ｍ）参照）チップの製造工程が終了する。
域２４を除いた領域にｐ型不純物を高濃度で導入した高
濃度ｐ型領域２５を形成し（同図（ｊ）参照）、全面に
絶縁膜２９を形成してこれをゲート絶縁膜２７と共にパ
ターニングすることで、ゲート電極２８の表面部分を覆
うように残した状態に形成する。この後、全面に金属を
蒸着などにより被膜してソース電極３０を形成する（同
図（ｋ）参照）。最後に、裏面にも金属電極を形成して
（同図（ｍ）参照）チップの製造工程が終了する。
【００６２】次に、上記構成および製造工程によっても
たらされる本実施形態の効果について実測データと共に
説明する。まず、図３（ａ）は本実施形態の製造方法を
適用してベース領域２３を形成した場合におけるチャネ
ルに沿った不純物濃度分布の測定結果を示している。同
図（ｂ）は、比較のために、従来品の同等位置における
不純物濃度分布の測定結果を示している。
たらされる本実施形態の効果について実測データと共に
説明する。まず、図３（ａ）は本実施形態の製造方法を
適用してベース領域２３を形成した場合におけるチャネ
ルに沿った不純物濃度分布の測定結果を示している。同
図（ｂ）は、比較のために、従来品の同等位置における
不純物濃度分布の測定結果を示している。
【００６３】同図からわかるように、ｐ型の不純物であ
るＢ（硼素）の分布状態は、深さ方向に沿って台形状を
なすようになだらかな変化を呈しており、従来品の急峻
な低下傾向を示す分布状態と比較して大きく改善されて
いる。これは、２回の高加速イオン注入工程を実施して
深い領域にイオン注入層６２，６３を形成して熱処理に
よって再分布させベース領域２３を形成することにより
実現しているからである。
るＢ（硼素）の分布状態は、深さ方向に沿って台形状を
なすようになだらかな変化を呈しており、従来品の急峻
な低下傾向を示す分布状態と比較して大きく改善されて
いる。これは、２回の高加速イオン注入工程を実施して
深い領域にイオン注入層６２，６３を形成して熱処理に
よって再分布させベース領域２３を形成することにより
実現しているからである。
【００６４】このようにベース領域２３のチャネル部分
の不純物分布をなだらかにすることで、ＭＯＳＦＥＴ２
１の電気的特性として次のような結果を得ることができ
た。すなわち、上記した製造工程を経て作製した本実施
形態におけるトレンチゲート型のＭＯＳＦＥＴ２１（本
発明品）と、従来の製造工程を経て作製した同一ゲート
絶縁膜でしきい値のほぼ等しいトレンチゲート型ＭＯＳ
ＦＥＴ（従来品）を準備し（図４（ａ）参照）、それら
のPinch 抵抗部のシート抵抗値（Ω／□）を比較した結
果を図４（ｂ）に示している。
の不純物分布をなだらかにすることで、ＭＯＳＦＥＴ２
１の電気的特性として次のような結果を得ることができ
た。すなわち、上記した製造工程を経て作製した本実施
形態におけるトレンチゲート型のＭＯＳＦＥＴ２１（本
発明品）と、従来の製造工程を経て作製した同一ゲート
絶縁膜でしきい値のほぼ等しいトレンチゲート型ＭＯＳ
ＦＥＴ（従来品）を準備し（図４（ａ）参照）、それら
のPinch 抵抗部のシート抵抗値（Ω／□）を比較した結
果を図４（ｂ）に示している。
【００６５】この図４（ｂ）からわかるように、本発明
品のものは、従来品と同一ゲート絶縁膜厚，同一しきい
値であるが、従来品に比べてPinch 抵抗が大幅に低減で
きていることがわかる。また、これらのＭＯＳＦＥＴに
ついて測定したサブショルド係数について図５に示し、
ゲート幅当たりのコンダクタンス値ｇｍ／Ｗ（μＳ／μ
ｍ）を比較した結果を図６に示している。
品のものは、従来品と同一ゲート絶縁膜厚，同一しきい
値であるが、従来品に比べてPinch 抵抗が大幅に低減で
きていることがわかる。また、これらのＭＯＳＦＥＴに
ついて測定したサブショルド係数について図５に示し、
ゲート幅当たりのコンダクタンス値ｇｍ／Ｗ（μＳ／μ
ｍ）を比較した結果を図６に示している。
【００６６】図５からわかるように、本発明品のもの
は、カットオフ特性および、ＦＥＴの増幅率に寄与する
サブショルド係数が従来品に比べて改善されている。ま
た、図６からわかるように、本発明品のものは、ＦＥＴ
の電流能力に寄与するコンダクタンス値ｇｍ／Ｗが従来
品に比べて約２０％向上している。
は、カットオフ特性および、ＦＥＴの増幅率に寄与する
サブショルド係数が従来品に比べて改善されている。ま
た、図６からわかるように、本発明品のものは、ＦＥＴ
の電流能力に寄与するコンダクタンス値ｇｍ／Ｗが従来
品に比べて約２０％向上している。
【００６７】本実施形態によれば、トレンチゲート型の
半導体素子のチャネルに沿った不純物濃度に着目し、ベ
ース領域２３の不純物濃度の分布がなだらかな変化とな
るように、２回の高加速イオン注入処理工程を経てチャ
ネル領域の不純物濃度を高めるように形成したので、し
きい値のばらつきを低減することができると共に、Pinc
h 抵抗を低減することができる。また、サブショルド係
数およびコンダクタンス値についても改善することがで
きるので、電気的特性の向上を図ることができるように
なる。
半導体素子のチャネルに沿った不純物濃度に着目し、ベ
ース領域２３の不純物濃度の分布がなだらかな変化とな
るように、２回の高加速イオン注入処理工程を経てチャ
ネル領域の不純物濃度を高めるように形成したので、し
きい値のばらつきを低減することができると共に、Pinc
h 抵抗を低減することができる。また、サブショルド係
数およびコンダクタンス値についても改善することがで
きるので、電気的特性の向上を図ることができるように
なる。
【００６８】なお、上記実施形態においては、ベース領
域２３の形成に際して２回の高加速イオン注入処理工程
を実施するようにしたが、これに限らず、３回以上のイ
オン注入処理工程を実施して不純物濃度分布の改善をす
るようにしても良い。また、イオン注入量についても、
熱処理後の分布状態を想定して適宜に変更設定すること
ができる。
域２３の形成に際して２回の高加速イオン注入処理工程
を実施するようにしたが、これに限らず、３回以上のイ
オン注入処理工程を実施して不純物濃度分布の改善をす
るようにしても良い。また、イオン注入量についても、
熱処理後の分布状態を想定して適宜に変更設定すること
ができる。
【００６９】（第２の実施形態）図７ないし図１７は本
発明の第２の実施形態を示すもので、以下、第１の実施
形態と異なる部分を中心として説明する。なお、この第
２の実施形態においては、基本構成となる第１のタイプ
のものとこれを変形させた他のさまざまなタイプのもの
とがあり、これらのものの構造およびその製造方法を説
明した上で、それらの電気的特性の測定結果について説
明をする。
発明の第２の実施形態を示すもので、以下、第１の実施
形態と異なる部分を中心として説明する。なお、この第
２の実施形態においては、基本構成となる第１のタイプ
のものとこれを変形させた他のさまざまなタイプのもの
とがあり、これらのものの構造およびその製造方法を説
明した上で、それらの電気的特性の測定結果について説
明をする。
【００７０】（１）第１のタイプ 図７は基本構成である第１のタイプのトレンチゲート型
ＩＧＢＴ７１の模式的縦断面を示すものである。このＩ
ＧＢＴ７１について、第１の実施形態におけるＩＧＢＴ
４１と異なる部分を説明する。このＩＧＢＴ７１のトレ
ンチゲート部分の構成は基本的には同じであり、隣接す
る第１の溝としてのトレンチ４６の間に位置するベース
領域４３に第２の溝としてエミッタトレンチ７２を形成
し、このエミッタトレンチ７２を介して不純物を導入し
て第１導電型突出領域としてのＰボディ領域７３を形成
すると共に高濃度ｐ型領域７４を形成している。また、
この構成においては、エミッタ電極５０を隣接するもの
同士が異なるエミッタ電極５０ａ，５０ｂとして形成さ
れているところが異なる。
ＩＧＢＴ７１の模式的縦断面を示すものである。このＩ
ＧＢＴ７１について、第１の実施形態におけるＩＧＢＴ
４１と異なる部分を説明する。このＩＧＢＴ７１のトレ
ンチゲート部分の構成は基本的には同じであり、隣接す
る第１の溝としてのトレンチ４６の間に位置するベース
領域４３に第２の溝としてエミッタトレンチ７２を形成
し、このエミッタトレンチ７２を介して不純物を導入し
て第１導電型突出領域としてのＰボディ領域７３を形成
すると共に高濃度ｐ型領域７４を形成している。また、
この構成においては、エミッタ電極５０を隣接するもの
同士が異なるエミッタ電極５０ａ，５０ｂとして形成さ
れているところが異なる。
【００７１】さて、上述したＰボディ領域７３の接合深
さは、トレンチ４６の底面部よりも深い位置まで達する
ように形成されており、後述するトレンチ４６の底面部
における電界集中を緩和すると共にこれによってゲート
絶縁膜４７の劣化を防止する機能を有する。
さは、トレンチ４６の底面部よりも深い位置まで達する
ように形成されており、後述するトレンチ４６の底面部
における電界集中を緩和すると共にこれによってゲート
絶縁膜４７の劣化を防止する機能を有する。
【００７２】次に、上記した第１のタイプもトレンチゲ
ート型ＩＧＢＴ７１の製造工程について簡単に説明す
る。図８はトレンチ４６の形成領域を中心として示した
製造工程別の模式的断面図である。半導体基板４２は裏
面側の高濃度ｐ型領域４２ａを省略して示している。同
図（ａ）ないし（ｆ）までの製造工程は、図２（ａ）な
いし（ｊ）と同様の過程であるから説明を省略する。
ート型ＩＧＢＴ７１の製造工程について簡単に説明す
る。図８はトレンチ４６の形成領域を中心として示した
製造工程別の模式的断面図である。半導体基板４２は裏
面側の高濃度ｐ型領域４２ａを省略して示している。同
図（ａ）ないし（ｆ）までの製造工程は、図２（ａ）な
いし（ｊ）と同様の過程であるから説明を省略する。
【００７３】上述の過程を経て、同図（ｆ）に示すよう
にゲート電極４８を形成した後、このゲート電極４８を
覆うように絶縁膜４９をパターニングして形成し、さら
にマスク材７５をパターニング形成する（同図（ｇ）参
照）。このマスク材７５のパターニングでは、前述した
エミッタトレンチ７２を形成するように開口を形成す
る。この後、異方性エッチング処理を行って、半導体基
板４２の膜厚方向に所定深さ寸法のエミッタトレンチ７
２を形成する。
にゲート電極４８を形成した後、このゲート電極４８を
覆うように絶縁膜４９をパターニングして形成し、さら
にマスク材７５をパターニング形成する（同図（ｇ）参
照）。このマスク材７５のパターニングでは、前述した
エミッタトレンチ７２を形成するように開口を形成す
る。この後、異方性エッチング処理を行って、半導体基
板４２の膜厚方向に所定深さ寸法のエミッタトレンチ７
２を形成する。
【００７４】続いて、図９（ａ）に示すように、マスク
材７５を利用してエミッタトレンチ７２の内部のみに、
第１のイオン注入層７６を形成する。この場合、例えば
加速電圧＝４８０ｋｅＶの第１の高加速イオン注入によ
り第２導電型（ｐ型）不純物、例えば硼素（Ｂ）を注入
する。その後、同一マスク材２３を利用して第１の高加
速イオン注入とは異なる加速電圧、例えば加速電圧＝３
２０ｋｅＶの第２の高加速イオン注入によりｐ型不純
物、例えば硼素（Ｂ）をエミッタトレンチ７２の内部に
注入して第２のイオン注入層７７を形成する（同図
（ｂ）参照）。
材７５を利用してエミッタトレンチ７２の内部のみに、
第１のイオン注入層７６を形成する。この場合、例えば
加速電圧＝４８０ｋｅＶの第１の高加速イオン注入によ
り第２導電型（ｐ型）不純物、例えば硼素（Ｂ）を注入
する。その後、同一マスク材２３を利用して第１の高加
速イオン注入とは異なる加速電圧、例えば加速電圧＝３
２０ｋｅＶの第２の高加速イオン注入によりｐ型不純
物、例えば硼素（Ｂ）をエミッタトレンチ７２の内部に
注入して第２のイオン注入層７７を形成する（同図
（ｂ）参照）。
【００７５】続いて、熱処理を実施して第１および第２
のイオン注入層７６，７７の不純物を拡散させてＰボデ
ィ領域７３を形成する（同図（ｃ）参照）。次に、もう
一度マスク材７５を利用してエミッタトレンチ７２の内
部のみに、例えば加速電圧＝２０ｋｅＶのイオン注入に
よりｐ型不純物として例えば硼素（Ｂ）を注入量＝４．
０×１０15（atoms/cm2 ）注入してイオン注入層７８を
形成する（同図（ｄ）参照）。そして、例えば９５０
℃，２０分の低温短時間の熱処理を行うことにより接合
深さの深い高濃度ｐ型領域７４を形成する（同図（ｅ）
参照）。
のイオン注入層７６，７７の不純物を拡散させてＰボデ
ィ領域７３を形成する（同図（ｃ）参照）。次に、もう
一度マスク材７５を利用してエミッタトレンチ７２の内
部のみに、例えば加速電圧＝２０ｋｅＶのイオン注入に
よりｐ型不純物として例えば硼素（Ｂ）を注入量＝４．
０×１０15（atoms/cm2 ）注入してイオン注入層７８を
形成する（同図（ｄ）参照）。そして、例えば９５０
℃，２０分の低温短時間の熱処理を行うことにより接合
深さの深い高濃度ｐ型領域７４を形成する（同図（ｅ）
参照）。
【００７６】その後、マスク材７５の除去処理を行って
から、例えば、アルミ合金を高温フロースパッタ法で成
膜することにより、エミッタトレンチ７２内にもアルミ
合金を充填してエミッタ電極５０ａ，５０ｂを形成する
（同図（ｆ）参照）。さらに、裏面電極形成工程（同図
（ｇ）参照）を経て半導体装置が形成される。
から、例えば、アルミ合金を高温フロースパッタ法で成
膜することにより、エミッタトレンチ７２内にもアルミ
合金を充填してエミッタ電極５０ａ，５０ｂを形成する
（同図（ｆ）参照）。さらに、裏面電極形成工程（同図
（ｇ）参照）を経て半導体装置が形成される。
【００７７】（２）第２のタイプ 次に、図１０および図１１を参照して第２のタイプのト
レンチゲート型ＩＧＢＴ８１の構成について説明する。
この第２のタイプのＩＧＢＴ８１では、図１１に示して
いるように、ゲート電極４８の平面的なパターンが単位
領域毎に矩形状の閉じたパターンとなるように形成され
ている。つまり、図１０に示すゲート電極４８が隣接し
ている物同士がエミッタ領域４４をはずれた部分で環状
に連結されている。
レンチゲート型ＩＧＢＴ８１の構成について説明する。
この第２のタイプのＩＧＢＴ８１では、図１１に示して
いるように、ゲート電極４８の平面的なパターンが単位
領域毎に矩形状の閉じたパターンとなるように形成され
ている。つまり、図１０に示すゲート電極４８が隣接し
ている物同士がエミッタ領域４４をはずれた部分で環状
に連結されている。
【００７８】そして、それら矩形の環状に連結されたゲ
ート電極４８の間に設けられているエミッタ領域４４に
はエミッタトレンチ７２が形成され、Ｐボディ領域７３
が形成されている。さらに、コンタクト孔７９を介して
エミッタ電極５０が形成されている。また、ゲート電極
４８で囲われている領域内部はエミッタトレンチ７２を
設けず、そのまま絶縁膜８２で覆う構成である。
ート電極４８の間に設けられているエミッタ領域４４に
はエミッタトレンチ７２が形成され、Ｐボディ領域７３
が形成されている。さらに、コンタクト孔７９を介して
エミッタ電極５０が形成されている。また、ゲート電極
４８で囲われている領域内部はエミッタトレンチ７２を
設けず、そのまま絶縁膜８２で覆う構成である。
【００７９】これにより、ゲート電極４８の両側に設け
られるｐ型領域４３のうちＰボディ領域７３が形成され
ている側のみをチャネルとして使用し、ゲート電極４８
で囲われている側はチャネルとして使用しない構成とな
る。この結果、オン時にはゲート電極４８のＰボディ領
域７３側にチャネルが形成され、ゲート電極４８で囲わ
れた側は電気的に浮遊するため、キャリアの放出効率を
増大させることができるようになり、オン抵抗または、
オン電圧を著しく低減することができるようになる。
られるｐ型領域４３のうちＰボディ領域７３が形成され
ている側のみをチャネルとして使用し、ゲート電極４８
で囲われている側はチャネルとして使用しない構成とな
る。この結果、オン時にはゲート電極４８のＰボディ領
域７３側にチャネルが形成され、ゲート電極４８で囲わ
れた側は電気的に浮遊するため、キャリアの放出効率を
増大させることができるようになり、オン抵抗または、
オン電圧を著しく低減することができるようになる。
【００８０】（３）第３および第４のタイプ 図１２（ａ）は第３のタイプのトレンチゲート型ＩＧＢ
Ｔ８３を示すものである。これは、第２のタイプのトレ
ンチゲート型ＩＧＢＴ８１の矩形状の平面パターンを有
するゲート電極４８に対して、そのコーナー部に傾斜部
を設けたパターンとしたゲート電極４８ａを設けたもの
である。また、図１２（ｂ）は第４のタイプのトレンチ
ゲート型ＩＧＢＴ８４を示すもので、同様にしてゲート
電極４８ｂのようにコーナー部を丸くするパターンとし
ている。これにより、ゲート電極４８ａ，４８ｂのよう
に環状に閉じたパターンを形成する際に、熱応力等によ
る結晶欠陥の発生を抑止することができ、ゲート特性の
向上を図ることができるようになる。
Ｔ８３を示すものである。これは、第２のタイプのトレ
ンチゲート型ＩＧＢＴ８１の矩形状の平面パターンを有
するゲート電極４８に対して、そのコーナー部に傾斜部
を設けたパターンとしたゲート電極４８ａを設けたもの
である。また、図１２（ｂ）は第４のタイプのトレンチ
ゲート型ＩＧＢＴ８４を示すもので、同様にしてゲート
電極４８ｂのようにコーナー部を丸くするパターンとし
ている。これにより、ゲート電極４８ａ，４８ｂのよう
に環状に閉じたパターンを形成する際に、熱応力等によ
る結晶欠陥の発生を抑止することができ、ゲート特性の
向上を図ることができるようになる。
【００８１】（４）第５のタイプ 図１３（ａ）は第５のタイプのトレンチゲート型ＩＧＢ
Ｔ８５を示している。これは、ゲート電極４８により囲
われた領域のｐ型領域４３にはコンタクト形成用の高濃
度ｐ型領域４５を形成しない構成としたものである。こ
れは、その領域にエミッタ電極５０を設けないことから
高濃度ｐ型領域４５を形成することが不要となるからで
ある。
Ｔ８５を示している。これは、ゲート電極４８により囲
われた領域のｐ型領域４３にはコンタクト形成用の高濃
度ｐ型領域４５を形成しない構成としたものである。こ
れは、その領域にエミッタ電極５０を設けないことから
高濃度ｐ型領域４５を形成することが不要となるからで
ある。
【００８２】なお、ゲート電極４８で囲われた領域内に
おいては、この領域を電気的に浮遊した状態に設けるか
ら、素子の電気的構成上からはエミッタ領域４４は不要
である。しかし、ここで高濃度ｎ型のエミッタ領域４４
を形成しているのは、トレンチ４６を形成する際に、異
方性エッチング処理に続いて行う表面処理で、不純物濃
度に依存したエッチングを行って開口部を図１０に示し
たように上に凸の丸みを持たせた形状とすることがで
き、これによって、ゲート絶縁膜４７を形成した後にゲ
ート電極４８を形成する場合に、電気的特性の向上を図
ることができるからである。
おいては、この領域を電気的に浮遊した状態に設けるか
ら、素子の電気的構成上からはエミッタ領域４４は不要
である。しかし、ここで高濃度ｎ型のエミッタ領域４４
を形成しているのは、トレンチ４６を形成する際に、異
方性エッチング処理に続いて行う表面処理で、不純物濃
度に依存したエッチングを行って開口部を図１０に示し
たように上に凸の丸みを持たせた形状とすることがで
き、これによって、ゲート絶縁膜４７を形成した後にゲ
ート電極４８を形成する場合に、電気的特性の向上を図
ることができるからである。
【００８３】（５）第６のタイプ 図１３（ｂ）は第６のタイプのトレンチゲート型ＩＧＢ
Ｔ８６を示している。この構成においては、ゲート電極
４８で囲われた領域内においてもエミッタトレンチ７２
ａを形成してＰボディ領域７３を形成し、その上でエミ
ッタ電極５０ｂを設ける。しかし、ここで設けるエミッ
タ電極５０ｂは、ゲート電極４８間の領域に設けるエミ
ッタ電極５０ａとは電気的な接続を行わず、電気的に浮
遊した状態に設ける。
Ｔ８６を示している。この構成においては、ゲート電極
４８で囲われた領域内においてもエミッタトレンチ７２
ａを形成してＰボディ領域７３を形成し、その上でエミ
ッタ電極５０ｂを設ける。しかし、ここで設けるエミッ
タ電極５０ｂは、ゲート電極４８間の領域に設けるエミ
ッタ電極５０ａとは電気的な接続を行わず、電気的に浮
遊した状態に設ける。
【００８４】（６）本実施形態の特性測定結果の説明 次に、図１４ないし図１７を参照して本実施形態の構成
を採用した場合における特性のシミュレーション結果お
よび測定結果について説明する。まず、本実施形態の特
徴の一つであるＰボディ領域７３を設けた場合の特性に
ついて述べる。図１４は本実施形態にかかる構成のトレ
ンチゲート型ＩＧＢＴにおける１次降伏状態をシミュレ
ーションを行って得たＩｃ／Ｖｃｅ特性を示している。
を採用した場合における特性のシミュレーション結果お
よび測定結果について説明する。まず、本実施形態の特
徴の一つであるＰボディ領域７３を設けた場合の特性に
ついて述べる。図１４は本実施形態にかかる構成のトレ
ンチゲート型ＩＧＢＴにおける１次降伏状態をシミュレ
ーションを行って得たＩｃ／Ｖｃｅ特性を示している。
【００８５】図１４では、比較のために図２２（ａ）で
示した従来構造のものを図中（ａ）として破線で示し、
本実施形態にかかる第１のタイプのＩＧＢＴ７１を図中
（ｂ）として実線で示し、第２のタイプのＩＧＢＴ８１
を図中（ｃ）として示している（ここでは、ゲート電極
４８を形成しているトレンチ４６をＰボディ領域７３よ
りも浅い深さで形成している）。また、これらの各構造
のもので降伏時における電界分布を図１５（ａ）〜
（ｃ）に対応させて示している。この電界分布を示す図
１５（ａ）〜（ｃ）では、ゲート電極部分を中心とした
半導体基板の断面についてシミュレーションした結果を
示している。図中、破線でｐｎ接合の境界を示し、実線
で等電位線を示している。図中、下方に位置する等電位
線が高電圧側のものである。
示した従来構造のものを図中（ａ）として破線で示し、
本実施形態にかかる第１のタイプのＩＧＢＴ７１を図中
（ｂ）として実線で示し、第２のタイプのＩＧＢＴ８１
を図中（ｃ）として示している（ここでは、ゲート電極
４８を形成しているトレンチ４６をＰボディ領域７３よ
りも浅い深さで形成している）。また、これらの各構造
のもので降伏時における電界分布を図１５（ａ）〜
（ｃ）に対応させて示している。この電界分布を示す図
１５（ａ）〜（ｃ）では、ゲート電極部分を中心とした
半導体基板の断面についてシミュレーションした結果を
示している。図中、破線でｐｎ接合の境界を示し、実線
で等電位線を示している。図中、下方に位置する等電位
線が高電圧側のものである。
【００８６】図１４に示したシミュレーション結果から
明かなように、同一仕様の半導体基板を用いた構成とし
ながら、本実施形態にかかる第１のタイプ、第２のタイ
プのＩＧＢＴ７１，８１は、従来構成のものに比べて降
伏電圧が５０〜８０Ｖ程度改善されていることがわか
る。
明かなように、同一仕様の半導体基板を用いた構成とし
ながら、本実施形態にかかる第１のタイプ、第２のタイ
プのＩＧＢＴ７１，８１は、従来構成のものに比べて降
伏電圧が５０〜８０Ｖ程度改善されていることがわか
る。
【００８７】また、図１５に示すように、従来構造
（ａ）においては、降伏時にゲート電極底部に電界が集
中しているが、た電界集中点は、第１のタイプのＩＧＢ
Ｔ７１の構造（ｂ）のものではゲート電極４８底部とＰ
ボディ領域７３底部とに分散させることができる。また
第２のタイプのＩＧＢＴ８１の構造（ｃ）のものでは、
ゲート電極４８底部からＰボディ領域７３底部に電界集
中点を移動させることができる。これにより、降伏時の
電界集中により発生するホットキャリアがゲート絶縁膜
４７に与える損傷で劣化するのを低減させることができ
るようになり、ゲート絶縁膜４７の長寿命化を図れるよ
うになる。つまり、ＩＧＢＴ７１，８１の長寿命化を図
れると共に長期信頼性を確保することができるようにな
る。
（ａ）においては、降伏時にゲート電極底部に電界が集
中しているが、た電界集中点は、第１のタイプのＩＧＢ
Ｔ７１の構造（ｂ）のものではゲート電極４８底部とＰ
ボディ領域７３底部とに分散させることができる。また
第２のタイプのＩＧＢＴ８１の構造（ｃ）のものでは、
ゲート電極４８底部からＰボディ領域７３底部に電界集
中点を移動させることができる。これにより、降伏時の
電界集中により発生するホットキャリアがゲート絶縁膜
４７に与える損傷で劣化するのを低減させることができ
るようになり、ゲート絶縁膜４７の長寿命化を図れるよ
うになる。つまり、ＩＧＢＴ７１，８１の長寿命化を図
れると共に長期信頼性を確保することができるようにな
る。
【００８８】次に、上記した構成のものに加えて、前述
した第６のタイプのＩＧＢＴ８６（ｄ）を含めた４つの
構造のＩＧＢＴ（ａ）〜（ｄ）について、シミュレーシ
ョンにより次の特性について求めた。それぞれのＩＧＢ
Ｔ（ａ）〜（ｄ）にゲート電圧Ｖｇとして１５Ｖ印加
し、このときのコレクタ電流Ｉｃとコレクタ・エミッタ
間電圧Ｖce特性を求めると共に、コレクタ電流Ｉｃが３
００Ａ／ｃｍ2 の時のオン電圧Ｖonを求めた結果を図１
６に示している。
した第６のタイプのＩＧＢＴ８６（ｄ）を含めた４つの
構造のＩＧＢＴ（ａ）〜（ｄ）について、シミュレーシ
ョンにより次の特性について求めた。それぞれのＩＧＢ
Ｔ（ａ）〜（ｄ）にゲート電圧Ｖｇとして１５Ｖ印加
し、このときのコレクタ電流Ｉｃとコレクタ・エミッタ
間電圧Ｖce特性を求めると共に、コレクタ電流Ｉｃが３
００Ａ／ｃｍ2 の時のオン電圧Ｖonを求めた結果を図１
６に示している。
【００８９】この結果から分かるように、電子を放出す
るチャネルが片側にしかない構造を採用したＩＧＢＴ
（ｃ）および（ｄ）であっても低いオン電圧Ｖonを得る
ことができている。これは、ゲート電極４８のチャンネ
ルを形成している側と反対側において、電気的に浮遊し
た状態であることがオン電圧Ｖonを低減させることに寄
与していることを示唆している。
るチャネルが片側にしかない構造を採用したＩＧＢＴ
（ｃ）および（ｄ）であっても低いオン電圧Ｖonを得る
ことができている。これは、ゲート電極４８のチャンネ
ルを形成している側と反対側において、電気的に浮遊し
た状態であることがオン電圧Ｖonを低減させることに寄
与していることを示唆している。
【００９０】これを解明するために、３つのタイプのＩ
ＧＢＴ（ａ）〜（ｃ）の構造において、コレクタ電圧Ｖ
ceを２．０Ｖ、ゲート電圧Ｖｇを１５Ｖとしたときのチ
ャネル部に沿った方向に対する電子密度分布をシミュレ
ーションにより求めた。この結果を図１７に示す。この
結果から分かるように、ＩＧＢＴ（ｂ），（ｃ）におい
ては、先に記載したように、ゲート電極４８の片側を電
気的に浮遊させることで、チャネル内を流れる電子が従
来構造のＩＧＢＴ（ａ）のものに比べて増大されている
ことがわかる。
ＧＢＴ（ａ）〜（ｃ）の構造において、コレクタ電圧Ｖ
ceを２．０Ｖ、ゲート電圧Ｖｇを１５Ｖとしたときのチ
ャネル部に沿った方向に対する電子密度分布をシミュレ
ーションにより求めた。この結果を図１７に示す。この
結果から分かるように、ＩＧＢＴ（ｂ），（ｃ）におい
ては、先に記載したように、ゲート電極４８の片側を電
気的に浮遊させることで、チャネル内を流れる電子が従
来構造のＩＧＢＴ（ａ）のものに比べて増大されている
ことがわかる。
【００９１】このような第２の実施形態によれば、次の
ような効果を得ることができる。第１に、第１のタイプ
に代表されるＩＧＢＴ７１のように、隣接するトレンチ
４６のゲート電極４８間のベース領域４３に、接合深さ
が深いＰボディ領域７３を設ける構成としたので、降伏
電圧の改善を図ることができると共に、ゲート電極４８
底部とＰボディ領域７３底部とに電界集中点を分散させ
ることができるので、ゲート絶縁膜４７がホットキャリ
アにより受ける損傷を低減して信頼性の向上を図ること
ができる。
ような効果を得ることができる。第１に、第１のタイプ
に代表されるＩＧＢＴ７１のように、隣接するトレンチ
４６のゲート電極４８間のベース領域４３に、接合深さ
が深いＰボディ領域７３を設ける構成としたので、降伏
電圧の改善を図ることができると共に、ゲート電極４８
底部とＰボディ領域７３底部とに電界集中点を分散させ
ることができるので、ゲート絶縁膜４７がホットキャリ
アにより受ける損傷を低減して信頼性の向上を図ること
ができる。
【００９２】第２に、第２のタイプに代表されるＩＧＢ
Ｔ８１のように、ゲート電極４８の片側にのみチャネル
を形成させ、他方を電気的に浮遊させる構造を採用した
ので、キャリアの放出効率を増大させることができるよ
うになり、オン抵抗または、オン電圧を著しく低減する
ことができるようになる。
Ｔ８１のように、ゲート電極４８の片側にのみチャネル
を形成させ、他方を電気的に浮遊させる構造を採用した
ので、キャリアの放出効率を増大させることができるよ
うになり、オン抵抗または、オン電圧を著しく低減する
ことができるようになる。
【００９３】（第３の実施形態）図１８および図１９は
本発明の第３の実施形態を示すもので、高耐圧を得るた
めの外周部の構造の改善を図ったものである。この実施
形態においては、Ｐボディ層７３を形成した第２の実施
形態の各タイプにおいて適用しており、これによって外
周部の構造改善のための製造工程を別途に追加すること
なく実施できるようにしたものである。
本発明の第３の実施形態を示すもので、高耐圧を得るた
めの外周部の構造の改善を図ったものである。この実施
形態においては、Ｐボディ層７３を形成した第２の実施
形態の各タイプにおいて適用しており、これによって外
周部の構造改善のための製造工程を別途に追加すること
なく実施できるようにしたものである。
【００９４】この構成においては、図１８に示している
ように、島状に形成したｐ型のベース領域４３の外周部
にこれを取り囲むようにしてこのベース領域４３よりも
接合深さの深い電界緩和領域としてのガードリング９１
が形成されていると共に、ベース領域４３の外のｎ型の
半導体基板４２の領域に同じく接合深さの深い例えば４
本の環状をなす電界緩和領域としてのフィールドリミッ
ティングリング９２を設けた構成としている。
ように、島状に形成したｐ型のベース領域４３の外周部
にこれを取り囲むようにしてこのベース領域４３よりも
接合深さの深い電界緩和領域としてのガードリング９１
が形成されていると共に、ベース領域４３の外のｎ型の
半導体基板４２の領域に同じく接合深さの深い例えば４
本の環状をなす電界緩和領域としてのフィールドリミッ
ティングリング９２を設けた構成としている。
【００９５】４本のフィールドリミッティングリング９
２は、その本数、接合深さおよび配置間隔が半導体基板
４２の不純物濃度や種々の物性定数を基にして決められ
るもので、隣接するフィールドリミッティングリング９
２間で分担する電位差が適切な範囲に入るように設定さ
れているものである。
２は、その本数、接合深さおよび配置間隔が半導体基板
４２の不純物濃度や種々の物性定数を基にして決められ
るもので、隣接するフィールドリミッティングリング９
２間で分担する電位差が適切な範囲に入るように設定さ
れているものである。
【００９６】ガードリング９１の部分には、エミッタト
レンチ７２の形成工程においてそのエミッタトレンチ７
２と同じ深さで対応する形状に第３の溝としてのリング
用トレンチ９３ａが形成されている。そして、Ｐボディ
層７３形成工程と同じ工程において、このリング用トレ
ンチ９３ａを介してイオン注入処理を行うことによりｐ
型の不純物を導入してｐ型のガードリング９１を形成
し、さらにコンタクト形成用としてリング用トレンチ９
３を介して不純物を導入することで高濃度のｐ型領域９
４を形成している。リング用トレンチ９３ａの内部には
高濃度のｐ型領域９４とオーミックコンタクトを形成す
るようにエミッタ電極５０が延長して設けられている。
レンチ７２の形成工程においてそのエミッタトレンチ７
２と同じ深さで対応する形状に第３の溝としてのリング
用トレンチ９３ａが形成されている。そして、Ｐボディ
層７３形成工程と同じ工程において、このリング用トレ
ンチ９３ａを介してイオン注入処理を行うことによりｐ
型の不純物を導入してｐ型のガードリング９１を形成
し、さらにコンタクト形成用としてリング用トレンチ９
３を介して不純物を導入することで高濃度のｐ型領域９
４を形成している。リング用トレンチ９３ａの内部には
高濃度のｐ型領域９４とオーミックコンタクトを形成す
るようにエミッタ電極５０が延長して設けられている。
【００９７】フィールドリミッティングリング９２の部
分には、あらかじめ、島状のｐ型ベース領域４３を形成
する際に同時にその形状に対応したリング状のｐ型領域
４３ａを形成している。そして、エミッタトレンチ７２
の形成工程においてそのエミッタトレンチ７２と同じ深
さで対応する形状に第３の溝としてのリング用トレンチ
９３ｂが形成される。
分には、あらかじめ、島状のｐ型ベース領域４３を形成
する際に同時にその形状に対応したリング状のｐ型領域
４３ａを形成している。そして、エミッタトレンチ７２
の形成工程においてそのエミッタトレンチ７２と同じ深
さで対応する形状に第３の溝としてのリング用トレンチ
９３ｂが形成される。
【００９８】そして、Ｐボディ層７３形成工程と同じ工
程において、このリング用トレンチ９３ｂを介してイオ
ン注入処理を行うことによりｐ型の不純物を導入してｐ
型のフィールドリミッティングリング９２を形成し、さ
らにコンタクト形成用としてリング用トレンチ９３ｂを
介して不純物を導入することで高濃度のｐ型領域９５を
形成している。各ｐ型領域９５には、エミッタ電極５０
を形成する際に、同時にフィールドリミッティングリン
グ９２と対応する形状にリング用電極９６が形成されて
おり、フィールドリミッティングリング９２の全周に渡
って電位が等しくなるように形成されている。各フィー
ルドリミッティングリング９２の間においては、半導体
基板４２の表面部分にＬＯＣＯＳ９７が形成されてお
り、表面部分での空乏層の広がりを阻害する蓄積層の形
成を抑制するようになっている。
程において、このリング用トレンチ９３ｂを介してイオ
ン注入処理を行うことによりｐ型の不純物を導入してｐ
型のフィールドリミッティングリング９２を形成し、さ
らにコンタクト形成用としてリング用トレンチ９３ｂを
介して不純物を導入することで高濃度のｐ型領域９５を
形成している。各ｐ型領域９５には、エミッタ電極５０
を形成する際に、同時にフィールドリミッティングリン
グ９２と対応する形状にリング用電極９６が形成されて
おり、フィールドリミッティングリング９２の全周に渡
って電位が等しくなるように形成されている。各フィー
ルドリミッティングリング９２の間においては、半導体
基板４２の表面部分にＬＯＣＯＳ９７が形成されてお
り、表面部分での空乏層の広がりを阻害する蓄積層の形
成を抑制するようになっている。
【００９９】これにより、島状のベース領域４３はその
外周部分においてガードリングが形成され、その外周の
半導体基板４２の表面領域にはフィールドリミッティン
グリング領域が設けられ、半導体チップの最外周部分に
はいわゆるＥＱＲを設けるＥＱＲ領域として形成された
状態となる。また、ガードリングの領域よりも外周部分
の表面には絶縁膜による保護膜９８が形成されている。
外周部分においてガードリングが形成され、その外周の
半導体基板４２の表面領域にはフィールドリミッティン
グリング領域が設けられ、半導体チップの最外周部分に
はいわゆるＥＱＲを設けるＥＱＲ領域として形成された
状態となる。また、ガードリングの領域よりも外周部分
の表面には絶縁膜による保護膜９８が形成されている。
【０１００】このような構成とすることで、ガードリン
グ９１およびフィールドリミッティングリング９２によ
り、エミッタＥとコレクタＣとの間に電圧が印加された
状態では、主としてベース領域４３の外側のｎ型領域
（半導体基板４２側）に空乏層が広がるようになる。こ
のとき、ベース領域４３の端部におけるｐｎ接合の曲率
が小さいと電界集中が起こりやすくなって耐圧が低下し
やすくなるが、ガードリング９１が深い位置まで形成さ
れているので、曲率が大きくなって電界集中を緩和する
ことができる。
グ９１およびフィールドリミッティングリング９２によ
り、エミッタＥとコレクタＣとの間に電圧が印加された
状態では、主としてベース領域４３の外側のｎ型領域
（半導体基板４２側）に空乏層が広がるようになる。こ
のとき、ベース領域４３の端部におけるｐｎ接合の曲率
が小さいと電界集中が起こりやすくなって耐圧が低下し
やすくなるが、ガードリング９１が深い位置まで形成さ
れているので、曲率が大きくなって電界集中を緩和する
ことができる。
【０１０１】また、ベース領域４３の外側のｎ型領域
（半導体基板４２側）では、半導体基板４２の表面の空
乏層の広がりが抑制される傾向にあるので、バルクより
も電界集中が起こりやすい状態となるが、フィールドリ
ミッティングリング９２が適切な間隔を持って配置され
ているので、それぞれの間で絶縁破壊を起こさない程度
の適切な電位差に分担され、空乏層の広がりを良好にす
ることができる。
（半導体基板４２側）では、半導体基板４２の表面の空
乏層の広がりが抑制される傾向にあるので、バルクより
も電界集中が起こりやすい状態となるが、フィールドリ
ミッティングリング９２が適切な間隔を持って配置され
ているので、それぞれの間で絶縁破壊を起こさない程度
の適切な電位差に分担され、空乏層の広がりを良好にす
ることができる。
【０１０２】これによって、全体としての耐圧を高める
ことができるようになる。また、この場合において、従
来構造のもの（図２４参照）と異なり、深い接合のガー
ドリング９１やフィールドリミッティングリング９２を
形成する際に、リング用トレンチ９３ａ，９３ｂを形成
して不純物の導入を行うので、横方向への不純物の拡散
を少なくして形成することができるようになり、全体と
してチップサイズが大型化するのを抑制することができ
るようになる。
ことができるようになる。また、この場合において、従
来構造のもの（図２４参照）と異なり、深い接合のガー
ドリング９１やフィールドリミッティングリング９２を
形成する際に、リング用トレンチ９３ａ，９３ｂを形成
して不純物の導入を行うので、横方向への不純物の拡散
を少なくして形成することができるようになり、全体と
してチップサイズが大型化するのを抑制することができ
るようになる。
【０１０３】図１９は、上記構成の外周構造を有するダ
イオードを試作してその耐圧を測定した結果を示すもの
である。ここでは、同一半導体基板に、ガードリング９
１の曲率、フィールドリミティングリング９２の本数お
よび、間隔が等しい構造で、深さが１．０μｍのリング
用トレンチ９３ａ，９３ｂから高加速イオン注入処理で
ｐ型不純物を導入して接合深さを２．２μｍとした構成
を用いた。全体としてガードリング９１とフィールドリ
ミッティングリング９２の接合深さは、半導体基板４２
の表面から３．２μｍとなる。比較のために、従来構成
（図２４参照）の高耐圧ダイオードを試作してその他圧
を測定した。このときのガードリングおよびフィールド
リミッティングリングの接合深さは４．０μｍである。
イオードを試作してその耐圧を測定した結果を示すもの
である。ここでは、同一半導体基板に、ガードリング９
１の曲率、フィールドリミティングリング９２の本数お
よび、間隔が等しい構造で、深さが１．０μｍのリング
用トレンチ９３ａ，９３ｂから高加速イオン注入処理で
ｐ型不純物を導入して接合深さを２．２μｍとした構成
を用いた。全体としてガードリング９１とフィールドリ
ミッティングリング９２の接合深さは、半導体基板４２
の表面から３．２μｍとなる。比較のために、従来構成
（図２４参照）の高耐圧ダイオードを試作してその他圧
を測定した。このときのガードリングおよびフィールド
リミッティングリングの接合深さは４．０μｍである。
【０１０４】この図１９から明らかなように、本発明に
かかる構造のものでも従来構成のものと同等以上の耐圧
（８００Ｖ以上）を得ることができた。これによって、
深い接合深さを必要とする高耐圧構造を、ガードリング
９１やフィールドリミッティングリング９２の横方向へ
の拡散を抑制して得ることができ、チップサイズの増大
を抑制することができるようになる。
かかる構造のものでも従来構成のものと同等以上の耐圧
（８００Ｖ以上）を得ることができた。これによって、
深い接合深さを必要とする高耐圧構造を、ガードリング
９１やフィールドリミッティングリング９２の横方向へ
の拡散を抑制して得ることができ、チップサイズの増大
を抑制することができるようになる。
【０１０５】（他の実施形態）本発明は、上記実施形態
にのみ限定されるものではなく、次のように変形または
拡張できる。第１の実施形態においては、ベース領域４
３を２回のイオン注入処理により不純物を導入して行う
ようにしたが、これに限らず、３回以上のイオン注入処
理により不純物を導入する工程を採用することもでき
る。また、それぞれのイオン注入処理におけるイオンの
注入量やイオン種は適宜変更することができる。
にのみ限定されるものではなく、次のように変形または
拡張できる。第１の実施形態においては、ベース領域４
３を２回のイオン注入処理により不純物を導入して行う
ようにしたが、これに限らず、３回以上のイオン注入処
理により不純物を導入する工程を採用することもでき
る。また、それぞれのイオン注入処理におけるイオンの
注入量やイオン種は適宜変更することができる。
【０１０６】第２の実施形態においては、Ｐボディ領域
７３を２回のイオン注入処理により不純物を導入して行
うようにしたが、上述同様に、３回以上のイオン注入処
理を行って形成しても良いし、イオン種や注入量も適宜
変更することができる。
７３を２回のイオン注入処理により不純物を導入して行
うようにしたが、上述同様に、３回以上のイオン注入処
理を行って形成しても良いし、イオン種や注入量も適宜
変更することができる。
【０１０７】また、ゲート電極４８の平面パターンも、
ＩＧＢＴ８１，８３，８４以外にも適宜の形状に形成す
ることができる。第３の実施形態においては、フィール
ドリミッティングリング９２を４本等間隔に配置した場
合のＩＧＢＴの例を示したが、これ以外にも、２本ある
いは３本としても良いし、５本以上設ける構成とするこ
ともできる。また、配置間隔も必要に応じて不等間隔に
することができる。
ＩＧＢＴ８１，８３，８４以外にも適宜の形状に形成す
ることができる。第３の実施形態においては、フィール
ドリミッティングリング９２を４本等間隔に配置した場
合のＩＧＢＴの例を示したが、これ以外にも、２本ある
いは３本としても良いし、５本以上設ける構成とするこ
ともできる。また、配置間隔も必要に応じて不等間隔に
することができる。
【図１】本発明の第１の実施形態を示すトレンチゲート
型ＭＯＳＦＥＴおよびトレンチゲート型ＩＧＢＴのゲー
ト部分の模式的縦断側面図
型ＭＯＳＦＥＴおよびトレンチゲート型ＩＧＢＴのゲー
ト部分の模式的縦断側面図
【図２】製造工程毎に示すゲート部分の模式的縦断側面
図
図
【図３】チャンネルに沿った部分の深さ方向の不純物濃
度分布を示す図
度分布を示す図
【図４】しきい値およびシート抵抗の測定結果を従来品
と比較して示す図
と比較して示す図
【図５】サブショルド係数の測定結果を従来品と比較し
て示す図
て示す図
【図６】コンダクタンスの測定結果を従来品と比較して
示す図
示す図
【図７】本発明の第２の実施形態の第１のタイプを示す
図１相当図
図１相当図
【図８】図２相当図（その１）
【図９】図２相当図（その２）
【図１０】第２のタイプを示す図１相当図
【図１１】ゲート電極部分の配置状態を示す平面図
【図１２】第３および第４のタイプを示す図１１相当図
【図１３】第５および第６のタイプを示す図１１相当図
【図１４】降伏電圧をシミュレーションした結果を示す
図
図
【図１５】第１のタイプ（ｂ）および第２のタイプ
（ｃ）の降伏時の電界強度分布状態をシミュレーション
した結果を従来構成（ａ）の結果とともに示す図
（ｃ）の降伏時の電界強度分布状態をシミュレーション
した結果を従来構成（ａ）の結果とともに示す図
【図１６】第１，第２，第６の各タイプと従来構成のＩ
ＧＢＴのコレクタ電圧Ｖceに対するコレクタ電流とＩｃ
の特性のシミュレーション結果を示す図
ＧＢＴのコレクタ電圧Ｖceに対するコレクタ電流とＩｃ
の特性のシミュレーション結果を示す図
【図１７】第１，第２の各タイプと従来構成のＩＧＢＴ
のチャネルに沿った部分の電子密度分布のシミュレーシ
ョン結果を示す図
のチャネルに沿った部分の電子密度分布のシミュレーシ
ョン結果を示す図
【図１８】本発明の第３の実施形態を示す要部の模式的
な縦断側面図
な縦断側面図
【図１９】ダイオードを高耐圧構造を用いて形成した場
合の耐圧測定結果を示す図
合の耐圧測定結果を示す図
【図２０】従来例を示す図２相当図
【図２１】チャネルに沿った深さ方向の不純物濃度分布
の図
の図
【図２２】隣接するトレンチの間の構成を示す異なる例
【図２３】Ｐボディ層を形成する場合の図２相当図
【図２４】図１９相当図
２１はトレンチゲート型ＭＯＳＦＥＴ（半導体装置）、
２２，４２は半導体基板、２３，４３はベース領域（第
２導電型領域）、２４はソース領域（高濃度第１導電型
領域）、２５，４５は高濃度ｐ型領域、２６，４６はト
レンチ（第１の溝）、２７，４７はゲート絶縁膜（絶縁
膜）、２８，４８はゲート電極（電極部）、２９，４
９，８２は絶縁膜、３０はソース電極、３１はドレイン
電極、４１，７１，８１，８３，８４，８５，８６はト
レンチゲート型ＩＧＢＴ（半導体装置）、４４はエミッ
タ領域（高濃度第１導電型領域）、５０はエミッタ電
極、５１はコレクタ電極、６１はマスク材、６２，６
３，７６，７７，７８はイオン注入層、６４は多結晶シ
リコン層、７２はエミッタトレンチ、７３はＰボディ層
（第２導電型突出領域）、７５はマスク材、９１はガー
ドリング（電界緩和領域）、９２はフィールドリミッテ
ィングリング（電界緩和領域）、９３ａ，９３ｂはリン
グ用トレンチ（第３の溝）、９４，９５は高濃度ｐ型領
域、９６はリング用電極、９７はＬＯＣＯＳ、９８は絶
縁膜である。
２２，４２は半導体基板、２３，４３はベース領域（第
２導電型領域）、２４はソース領域（高濃度第１導電型
領域）、２５，４５は高濃度ｐ型領域、２６，４６はト
レンチ（第１の溝）、２７，４７はゲート絶縁膜（絶縁
膜）、２８，４８はゲート電極（電極部）、２９，４
９，８２は絶縁膜、３０はソース電極、３１はドレイン
電極、４１，７１，８１，８３，８４，８５，８６はト
レンチゲート型ＩＧＢＴ（半導体装置）、４４はエミッ
タ領域（高濃度第１導電型領域）、５０はエミッタ電
極、５１はコレクタ電極、６１はマスク材、６２，６
３，７６，７７，７８はイオン注入層、６４は多結晶シ
リコン層、７２はエミッタトレンチ、７３はＰボディ層
（第２導電型突出領域）、７５はマスク材、９１はガー
ドリング（電界緩和領域）、９２はフィールドリミッテ
ィングリング（電界緩和領域）、９３ａ，９３ｂはリン
グ用トレンチ（第３の溝）、９４，９５は高濃度ｐ型領
域、９６はリング用電極、９７はＬＯＣＯＳ、９８は絶
縁膜である。
Claims (26)
- 【請求項１】 表面が第１導電型の半導体基板と、 この半導体基板の表面に第２導電型不純物を複数回のイ
オン注入により導入して深さ方向に対する濃度分布が平
坦で島状に形成される第２導電型領域と、 この第２導電型領域内に第１導電型不純物を導入して形
成される第１導電型領域と、 前記半導体基板の前記第１導電型領域の表面から少なく
とも前記第２導電型領域に達するように形成された溝
と、 この溝内壁面に形成された絶縁膜と、 前記溝内に前記絶縁膜を介した状態で充填された多結晶
シリコンからなる電極部とから構成されていることを特
徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記ゲート電極は、前記多結晶シリコンを前記溝の開口
部端部よりも延出して残すことにより縦断面がＴ字型に
形成されていることを特徴とする半導体装置。 - 【請求項３】 表面が第１導電型の半導体基板と、 この半導体基板の表面に第２導電型不純物が導入されて
島状に形成される第２導電型領域と、 この第２導電型領域内に第１導電型不純物を高濃度で導
入して形成される高濃度第１導電型領域と、 前記半導体基板の前記第１導電型領域の表面から少なく
とも前記第２導電型領域に達するように形成された複数
の第１の溝と、 この第１の溝内壁面に形成された絶縁膜と、 前記第１の溝内に前記絶縁膜を介した状態で充填された
多結晶シリコンからなる電極部と、 隣接する前記第１の溝の間に位置する前記島状の第２導
電型領域にその第１の溝に平行となるように形成された
複数の第２の溝と、 この第２の溝部分からイオン注入により導入される第２
導電型の不純物により形成された前記第２導電型領域よ
りも接合深さが深い第２導電型突出領域と、を備えたこ
とを特徴とする半導体装置。 - 【請求項４】 請求項２に記載の半導体装置において、 前記ゲート電極は、前記多結晶シリコンを前記溝の開口
部端部よりも延出して残すことにより縦断面がＴ字型に
形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項３または４に記載の半導体装置に
おいて、 前記高濃度第１導電型領域と前記第２の溝部分を介して
前記第２導電型突出領域とを電気的に接触させる電極を
形成可能なコンタクト孔が形成されていることを特徴と
する半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記コンタクト孔は、前記複数の第２の溝のうちの隣接
する２つの第２の溝の一方側に設けられ、他方側のコン
タクト孔が形成されない第２導電型領域が電気的に浮遊
状態となるように構成されていることを特徴とする半導
体装置。 - 【請求項７】 請求項５に記載の半導体装置において、 前記コンタクト孔部分に前記高濃度第１導電型領域と前
記第２の溝部分を介して前記第２導電型突出領域とを電
気的に接触させる電極を設け、 それら複数の電極のうちの互いに隣接する２つの電極の
一方側を電気的に浮遊状態となるように構成したことを
特徴とする半導体装置。 - 【請求項８】 請求項６または７に記載の半導体装置に
おいて、 前記コンタクト孔を形成した半導体基板表面に電極形成
用の高不純物濃度領域を形成したことを特徴とする半導
体装置。 - 【請求項９】 請求項６ないし８のいずれかに記載の半
導体装置において、 前記第１の溝は、前記電気的に浮遊状態に設けられるコ
ンタクト孔部分もしくは電極形成部分の全周を取り囲む
ように形成されていることを特徴とする半導体装置。 - 【請求項１０】 請求項３ないし９のいずれかに記載の
半導体装置において、 前記第１の溝は、前記第２導電型突出領域の接合深さよ
りも浅く形成されていることを特徴とする半導体装置。 - 【請求項１１】 請求項１ないし１０のいずれかに記載
の半導体装置において、 前記島状の第２導電型領域の外周部にこれを取り囲むよ
うに第２導電型の不純物が帯状に導入されて形成される
複数の電界緩和領域を設けたことを特徴とする半導体装
置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、 前記電界緩和領域は、 帯状に形成された第３の溝と、 この第３の溝部分を介して導入された第２導電型の不純
物により形成され、 コンタクト孔を介して金属電極により電気的に接触され
た状態に形成されていることを特徴とする半導体装置。 - 【請求項１３】 請求項１１または１２に記載の半導体
層装置において、 前記電界緩和領域は、接合深さが前記島状の第２電導型
領域の接合深さよりも深く形成されていることを特徴と
する半導体装置。 - 【請求項１４】 請求項１１ないし１３のいずれかに記
載の半導体層装置において、 前記電極部を制御電極として前記半導体基板の裏面側と
前記コンタクト孔を介して接触するように形成した金属
電極との間の導通状態を制御するゲート駆動型パワー素
子として形成されていることを特徴とする半導体装置。 - 【請求項１５】 表面側が第１導電型の半導体基板に対
し、第２導電型不純物のイオン注入を複数回行うことに
より島状に第２導電型領域を形成する工程と、 前記島状第２導電型領域内に前記半導体基板より不純物
濃度が高い高濃度第１導電型領域を形成する工程と、 前記半導体基板の厚さ方向に異方性エッチングにより溝
を形成する工程と、 熱酸化により犠牲酸化膜を形成する工程と、 前記犠牲酸化膜を除去する工程と、 前記溝内部に絶縁膜を形成する工程と、 前記絶縁膜で被覆された溝内に多結晶シリコンを充填す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
方法において、 前記絶縁膜で被覆された溝を多結晶シリコンにより充填
する工程に続いて、 多結晶シリコンを成膜すると共にその多結晶シリコン膜
を前記溝開口部よりも幅広な状態に残して縦断面がＴ字
型となるように加工する工程と、 多結晶シリコンに被覆されていない前記第１導電型領域
に前記第１導電型領域より高濃度な第１導電型領域を形
成する工程と、 ２本の溝に囲まれた領域にある前記第１導電型領域の間
に高濃度な第２導電層領域を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項１５または１６に記載の半導体
装置の製造方法において、 前記島状に第２導電型領域を形成する工程は、複数回行
う第２導電型不純物のイオン注入を、いずれも加速エネ
ルギーが２００ｋｅＶ以上の条件で行うことを特徴とす
る半導体装置の製造方法。 - 【請求項１８】 請求項１７に記載の半導体装置の製造
方法において、 前記島状に第２導電型領域を形成する工程は、複数回行
う第２導電型不純物のイオン注入の注入量を、いずれも
等しいかまたは、最も加速エネルギーの小さいイオン注
入を行う際のイオン注入量が最小となる条件で行うこと
を特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１６に記載の半導体装置の製造
方法において、 前記島状の第２導電型領域内に前記半導体基板より高濃
度な第１導電型領域を形成する工程は、そのイオン注入
量を１．０×１０15（atoms/cm2 ）以下となる条件で行
うことを特徴とする半導体装置の製造方法。 - 【請求項２０】 表面が第１導電型の半導体基板に対
し、島状に第２導電型領域を形成する工程と、 前記島状第２導電型領域内に前記半導体基板より高濃度
第１導電型領域を形成する工程と、 前記半導体基板の厚さ方向に異方性エッチングにより第
１の溝を形成する工程と、 熱酸化により犠牲酸化膜を形成する工程と、 前記犠牲酸化膜を除去する工程と、 前記第１の溝内部に絶縁膜を形成する工程と、 前記絶縁膜で被覆された前記第１の溝を多結晶シリコン
により充填する工程と、 隣接する前記第１の溝の間に位置する前記島状の第２導
電型領域にその第１の溝に平行となるように第２の溝を
形成する工程と、 この第２の溝部分から第２導電型不純物を複数回イオン
注入により導入することで前記第２導電型領域よりも接
合深さが深い第２導電型突出領域を形成する工程と、 コンタクト孔を介して前記第１導電型領域と前記第２の
溝の前記第２導電型突出領域とを接触するよう金属電極
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項２１】 請求項２０に記載の半導体装置の製造
方法において、 前記絶縁膜で被覆された第１の溝を多結晶シリコンによ
り充填する工程に続いて、 多結晶シリコンを成膜すると共にその多結晶シリコン膜
を前記第１の溝開口部よりも幅広な状態に残してその縦
断面がＴ字型となるように加工する工程と、 多結晶シリコンに被覆されていない前記第１導電型領域
に前記第１導電型領域より高濃度な第１導電型領域を形
成する工程と、 ２本の前記第１の溝に囲まれた領域にある前記高濃度第
１導電型領域の間に高濃度な第２導電層領域を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２２】 請求項２０または２１に記載の半導体
装置の製造方法において、 前記第２導電型突出領域を形成するための前記第２の溝
内部領域に複数回行う第２導電型不純物のイオン注入の
うち、少なくとも１回の第２導電型不純物のイオン注入
は、その加速エネルギーが２００ｋｅＶ以上であること
を特徴とする半導体装置の製造方法。 - 【請求項２３】 請求項２０ないし２２のいずれかに記
載の半導体装置の製造方法において、 前記第２導電型突出領域を形成するための前記第２の溝
の内部領域に複数回行う第２導電型不純物のイオン注入
のうち、少なくとも１回の第２導電型不純物のイオン注
入は、その加速エネルギーを３０ｋｅＶ以下とすると共
に注入量を１．０×１０15（atoms/cm2 ）以上としてい
ることを特徴とする半導体装置の製造方法。 - 【請求項２４】 請求項２０ないし２３のいずれかに記
載の半導体装置の製造方法において、 前記島状の第２導電型領域は、請求項１５ないし１９の
いずれかに記載の半導体装置の製造方法を用いて形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２５】 請求項１５ないし２４のいずれかに記
載の半導体装置の製造方法において、 前記島状の第２導電型領域の外周部にこれを取り囲む帯
状をなすように第２導電型不純物を導入して複数の電界
緩和領域を形成する工程と、 前記電界緩和領域内に、高濃度な帯状の第２導電型領域
を形成する工程と、 前記帯状の第２導電型領域内に前記島状の第２導電型領
域を取り囲むような帯状のコンタクト孔を形成する工程
と、 前記コンタクト孔内に前記半導体基板の厚さ方向に異方
性エッチングを行って帯状の第３の溝を形成する工程
と、 前記第３の溝の内部領域に第２導電型不純物のイオン注
入を複数回行うことにより深い第２導電型領域を形成す
る工程と、 前記コンタクト孔を介して帯状の第２導電型領域と前記
深い第２導電型領域内の第３の溝内表面を接触するよう
金属電極を形成する工程と、 少なくとも前記島状の第２導電型領域以外の領域の表面
に保護膜を形成する工程とを備えたことを特徴とする半
導体装置の製造方法。 - 【請求項２６】 請求項２５に記載の半導体装置の製造
方法において、 前記深い第２導電型領域の接合深さが、前記ゲート駆動
型高耐圧パワー素子においてチャネルを形成するための
第２導電型領域の接合深さより深いことを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159685A JP4696335B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置およびその製造方法 |
| US09/865,704 US20010048132A1 (en) | 2000-05-30 | 2001-05-29 | Semiconductor device and manufacturing method of the same |
| US10/786,107 US7037788B2 (en) | 2000-05-30 | 2004-02-26 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159685A JP4696335B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001339063A true JP2001339063A (ja) | 2001-12-07 |
| JP4696335B2 JP4696335B2 (ja) | 2011-06-08 |
Family
ID=18663979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159685A Expired - Fee Related JP4696335B2 (ja) | 2000-05-30 | 2000-05-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20010048132A1 (ja) |
| JP (1) | JP4696335B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057049A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005524976A (ja) * | 2002-05-03 | 2005-08-18 | インターナショナル レクティファイアー コーポレイション | 低閾値電圧を有する短チャンネルトレンチパワーｍｏｓｆｅｔ |
| JP2006080177A (ja) * | 2004-09-08 | 2006-03-23 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7060574B2 (en) | 2003-05-07 | 2006-06-13 | Samsung Electronics Co., Ltd. | Buried channel type transistor having a trench gate and method of manufacturing the same |
| JP2008042166A (ja) * | 2006-07-12 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置及びその製造方法 |
| JP2010027796A (ja) * | 2008-07-17 | 2010-02-04 | Rohm Co Ltd | 半導体装置 |
| JP2010177629A (ja) * | 2009-02-02 | 2010-08-12 | Mitsubishi Electric Corp | 半導体装置 |
| KR101328667B1 (ko) * | 2011-11-08 | 2013-11-14 | 메이플세미컨덕터(주) | 트렌치 게이트형 ｍｏｓｆｅｔ의 제조 방법 |
| JP2014225615A (ja) * | 2013-05-17 | 2014-12-04 | 株式会社デンソー | 半導体装置 |
| JP2015109472A (ja) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | 半導体装置 |
| JP2016072402A (ja) * | 2014-09-30 | 2016-05-09 | サンケン電気株式会社 | 半導体装置 |
| JP2017152579A (ja) * | 2016-02-25 | 2017-08-31 | 株式会社東芝 | 半導体装置 |
| JP2018093217A (ja) * | 2011-08-24 | 2018-06-14 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2019054300A (ja) * | 2019-01-11 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
| US10586862B2 (en) | 2015-08-11 | 2020-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10593794B2 (en) | 2011-08-24 | 2020-03-17 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2020080439A (ja) * | 2016-07-06 | 2020-05-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US11145552B2 (en) | 2019-02-15 | 2021-10-12 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
Families Citing this family (72)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586762B2 (en) | 2000-07-07 | 2003-07-01 | Nichia Corporation | Nitride semiconductor device with improved lifetime and high output power |
| FI117488B (fi) * | 2001-05-16 | 2006-10-31 | Myorigo Sarl | Informaation selaus näytöllä |
| KR100400079B1 (ko) * | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
| JP2004055803A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| JP2005340626A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
| KR100629263B1 (ko) * | 2004-07-23 | 2006-09-29 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
| DE102005040624A1 (de) | 2004-09-02 | 2006-03-09 | Fuji Electric Holdings Co., Ltd., Kawasaki | Halbleiterbauteil und Verfahren zu seiner Herstellung |
| DE102005039564B4 (de) * | 2004-09-02 | 2011-03-31 | Fuji Electric Systems Co., Ltd. | Verfahren zum Herstellen eines Halbleiterbauteils |
| DE102004052610B4 (de) * | 2004-10-29 | 2020-06-18 | Infineon Technologies Ag | Leistungstransistor mit einem Halbleitervolumen |
| FR2889356A1 (fr) * | 2005-07-26 | 2007-02-02 | St Microelectronics Crolles 2 | Cellule memoire a un transistor a corps isole a sensibilite de lecture amelioree |
| JP5050329B2 (ja) * | 2005-08-26 | 2012-10-17 | サンケン電気株式会社 | トレンチ構造半導体装置及びその製造方法 |
| WO2007060716A1 (ja) * | 2005-11-22 | 2007-05-31 | Shindengen Electric Manufacturing Co., Ltd. | トレンチゲートパワー半導体装置 |
| US20080203535A1 (en) * | 2007-02-27 | 2008-08-28 | Masaaki Noda | Semiconductor device |
| JP4492735B2 (ja) * | 2007-06-20 | 2010-06-30 | 株式会社デンソー | 半導体装置及び半導体装置の製造方法 |
| US20090159966A1 (en) * | 2007-12-20 | 2009-06-25 | Chih-Jen Huang | High voltage semiconductor device, method of fabricating the same, and method of fabricating the same and a low voltage semiconductor device together on a substrate |
| EP3614441B1 (en) * | 2008-05-20 | 2023-04-19 | Rohm Co., Ltd. | Semiconductor device |
| TWI387105B (zh) * | 2008-11-10 | 2013-02-21 | Anpec Electronics Corp | 降低切換轉換器中電壓耦合效應之功率元件 |
| US8049299B2 (en) * | 2009-02-25 | 2011-11-01 | Freescale Semiconductor, Inc. | Antifuses with curved breakdown regions |
| US8164162B2 (en) * | 2009-06-11 | 2012-04-24 | Force Mos Technology Co., Ltd. | Power semiconductor devices integrated with clamp diodes sharing same gate metal pad |
| KR101060611B1 (ko) * | 2009-07-03 | 2011-08-31 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 제조 방법 |
| JP2012204377A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 電力用半導体装置 |
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
| US8581338B2 (en) | 2011-05-12 | 2013-11-12 | United Microelectronics Corp. | Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof |
| US8501603B2 (en) | 2011-06-15 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating high voltage transistor |
| US8592905B2 (en) | 2011-06-26 | 2013-11-26 | United Microelectronics Corp. | High-voltage semiconductor device |
| JP6026528B2 (ja) * | 2011-07-14 | 2016-11-16 | アーベーベー・テヒノロギー・アーゲー | 絶縁ゲート型バイポーラトランジスタ |
| CN102254804A (zh) * | 2011-08-08 | 2011-11-23 | 上海宏力半导体制造有限公司 | 沟槽型功率mos晶体管的制备方法 |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
| US8729599B2 (en) | 2011-08-22 | 2014-05-20 | United Microelectronics Corp. | Semiconductor device |
| US8921937B2 (en) | 2011-08-24 | 2014-12-30 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device and method of fabricating the same |
| US8742498B2 (en) | 2011-11-03 | 2014-06-03 | United Microelectronics Corp. | High voltage semiconductor device and fabricating method thereof |
| US8482063B2 (en) | 2011-11-18 | 2013-07-09 | United Microelectronics Corporation | High voltage semiconductor device |
| US8587058B2 (en) | 2012-01-02 | 2013-11-19 | United Microelectronics Corp. | Lateral diffused metal-oxide-semiconductor device |
| US8492835B1 (en) | 2012-01-20 | 2013-07-23 | United Microelectronics Corporation | High voltage MOSFET device |
| US9093296B2 (en) | 2012-02-09 | 2015-07-28 | United Microelectronics Corp. | LDMOS transistor having trench structures extending to a buried layer |
| TWI523196B (zh) | 2012-02-24 | 2016-02-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其佈局圖案 |
| US8890144B2 (en) | 2012-03-08 | 2014-11-18 | United Microelectronics Corp. | High voltage semiconductor device |
| US9236471B2 (en) | 2012-04-24 | 2016-01-12 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9159791B2 (en) | 2012-06-06 | 2015-10-13 | United Microelectronics Corp. | Semiconductor device comprising a conductive region |
| US8836067B2 (en) | 2012-06-18 | 2014-09-16 | United Microelectronics Corp. | Transistor device and manufacturing method thereof |
| US8674441B2 (en) | 2012-07-09 | 2014-03-18 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8643104B1 (en) | 2012-08-14 | 2014-02-04 | United Microelectronics Corp. | Lateral diffusion metal oxide semiconductor transistor structure |
| US8729631B2 (en) | 2012-08-28 | 2014-05-20 | United Microelectronics Corp. | MOS transistor |
| US9196717B2 (en) | 2012-09-28 | 2015-11-24 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8829611B2 (en) | 2012-09-28 | 2014-09-09 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
| US8704304B1 (en) | 2012-10-05 | 2014-04-22 | United Microelectronics Corp. | Semiconductor structure |
| US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| US9224857B2 (en) | 2012-11-12 | 2015-12-29 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US9012984B2 (en) * | 2013-03-13 | 2015-04-21 | Cree, Inc. | Field effect transistor devices with regrown p-layers |
| US9240476B2 (en) | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
| US9306061B2 (en) | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
| US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
| US9035425B2 (en) | 2013-05-02 | 2015-05-19 | United Microelectronics Corp. | Semiconductor integrated circuit |
| US8896057B1 (en) | 2013-05-14 | 2014-11-25 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| US8786362B1 (en) | 2013-06-04 | 2014-07-22 | United Microelectronics Corporation | Schottky diode having current leakage protection structure and current leakage protecting method of the same |
| US8941175B2 (en) | 2013-06-17 | 2015-01-27 | United Microelectronics Corp. | Power array with staggered arrangement for improving on-resistance and safe operating area |
| US9136375B2 (en) | 2013-11-21 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure |
| US9490360B2 (en) | 2014-02-19 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and operating method thereof |
| US10608104B2 (en) * | 2014-03-28 | 2020-03-31 | Infineon Technologies Ag | Trench transistor device |
| CN105575813A (zh) * | 2014-10-16 | 2016-05-11 | 北大方正集团有限公司 | 一种高压vdmos器件及其制作方法 |
| JP6509673B2 (ja) * | 2015-08-10 | 2019-05-08 | 株式会社東芝 | 半導体装置 |
| CN105390537B (zh) * | 2015-11-10 | 2018-12-21 | 株洲南车时代电气股份有限公司 | 一种沟槽栅igbt及其制作方法 |
| CN105374859B (zh) * | 2015-11-10 | 2018-09-14 | 株洲南车时代电气股份有限公司 | 一种沟槽栅型igbt芯片及其制作方法 |
| KR101786738B1 (ko) * | 2016-05-11 | 2017-10-18 | 현대오트론 주식회사 | 반도체 장치 |
| JP6750300B2 (ja) | 2016-05-16 | 2020-09-02 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US10332747B1 (en) * | 2018-01-24 | 2019-06-25 | Globalfoundries Inc. | Selective titanium nitride deposition using oxides of lanthanum masks |
| JP7091714B2 (ja) * | 2018-03-01 | 2022-06-28 | 株式会社デンソー | 半導体装置 |
| JP6970632B2 (ja) * | 2018-03-16 | 2021-11-24 | 株式会社東芝 | 半導体装置 |
| US11158703B2 (en) * | 2019-06-05 | 2021-10-26 | Microchip Technology Inc. | Space efficient high-voltage termination and process for fabricating same |
| TWI739252B (zh) * | 2019-12-25 | 2021-09-11 | 杰力科技股份有限公司 | 溝槽式mosfet元件及其製造方法 |
| JP2022112246A (ja) * | 2021-01-21 | 2022-08-02 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN116344622A (zh) * | 2023-05-25 | 2023-06-27 | 成都吉莱芯科技有限公司 | 一种低输出电容的sgt mosfet器件及制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150877A (ja) * | 1998-11-16 | 2000-05-30 | Nec Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JP2002538623A (ja) * | 1999-03-04 | 2002-11-12 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 固有スイッチオン抵抗の低減されたヴァーティカルｍｏｓトランジスタ装置のボディ領域の製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590863B2 (ja) | 1987-03-12 | 1997-03-12 | 日本電装株式会社 | 導電変調型ｍｏｓｆｅｔ |
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5448083A (en) * | 1991-08-08 | 1995-09-05 | Kabushiki Kaisha Toshiba | Insulated-gate semiconductor device |
| JPH05206264A (ja) | 1992-01-27 | 1993-08-13 | Matsushita Electric Works Ltd | 半導体基板におけるガードリング領域の形成方法 |
| JPH05226351A (ja) | 1992-02-17 | 1993-09-03 | Sharp Corp | 半導体装置の製造方法 |
| JP2912508B2 (ja) | 1992-11-13 | 1999-06-28 | シャープ株式会社 | 縦型ｍｏｓトランジスタの製造方法 |
| JP3383377B2 (ja) * | 1993-10-28 | 2003-03-04 | 株式会社東芝 | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 |
| JPH07249770A (ja) | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| JPH08264772A (ja) | 1995-03-23 | 1996-10-11 | Toyota Motor Corp | 電界効果型半導体素子 |
| US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| US6140678A (en) * | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
| JP2988871B2 (ja) * | 1995-06-02 | 1999-12-13 | シリコニックス・インコーポレイテッド | トレンチゲートパワーｍｏｓｆｅｔ |
| US5895951A (en) * | 1996-04-05 | 1999-04-20 | Megamos Corporation | MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches |
| US6110799A (en) * | 1997-06-30 | 2000-08-29 | Intersil Corporation | Trench contact process |
| US5907776A (en) * | 1997-07-11 | 1999-05-25 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance |
| US6051468A (en) * | 1997-09-15 | 2000-04-18 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure with uniform threshold voltage and punch-through tolerance |
| US6213869B1 (en) * | 1999-05-10 | 2001-04-10 | Advanced Micro Devices, Inc. | MOSFET-type device with higher driver current and lower steady state power dissipation |
| US6211018B1 (en) * | 1999-08-14 | 2001-04-03 | Electronics And Telecommunications Research Institute | Method for fabricating high density trench gate type power device |
-
2000
- 2000-05-30 JP JP2000159685A patent/JP4696335B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-29 US US09/865,704 patent/US20010048132A1/en not_active Abandoned
-
2004
- 2004-02-26 US US10/786,107 patent/US7037788B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150877A (ja) * | 1998-11-16 | 2000-05-30 | Nec Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JP2002538623A (ja) * | 1999-03-04 | 2002-11-12 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 固有スイッチオン抵抗の低減されたヴァーティカルｍｏｓトランジスタ装置のボディ領域の製造方法 |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524976A (ja) * | 2002-05-03 | 2005-08-18 | インターナショナル レクティファイアー コーポレイション | 低閾値電圧を有する短チャンネルトレンチパワーｍｏｓｆｅｔ |
| US7060574B2 (en) | 2003-05-07 | 2006-06-13 | Samsung Electronics Co., Ltd. | Buried channel type transistor having a trench gate and method of manufacturing the same |
| US7326975B2 (en) | 2003-05-07 | 2008-02-05 | Samsung Electronics Co., Ltd. | Buried channel type transistor having a trench gate and method of manufacturing the same |
| JP2005057049A (ja) * | 2003-08-04 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006080177A (ja) * | 2004-09-08 | 2006-03-23 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2008042166A (ja) * | 2006-07-12 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置及びその製造方法 |
| JP2015109472A (ja) * | 2008-02-06 | 2015-06-11 | ローム株式会社 | 半導体装置 |
| JP2010027796A (ja) * | 2008-07-17 | 2010-02-04 | Rohm Co Ltd | 半導体装置 |
| JP2010177629A (ja) * | 2009-02-02 | 2010-08-12 | Mitsubishi Electric Corp | 半導体装置 |
| JP2018093217A (ja) * | 2011-08-24 | 2018-06-14 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2022020769A (ja) * | 2011-08-24 | 2022-02-01 | ローム株式会社 | 半導体装置 |
| US11757033B2 (en) | 2011-08-24 | 2023-09-12 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2019145836A (ja) * | 2011-08-24 | 2019-08-29 | ローム株式会社 | 半導体装置およびその製造方法 |
| US10593794B2 (en) | 2011-08-24 | 2020-03-17 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US11557672B2 (en) | 2011-08-24 | 2023-01-17 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US10770583B2 (en) | 2011-08-24 | 2020-09-08 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US11038050B2 (en) | 2011-08-24 | 2021-06-15 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
| KR101328667B1 (ko) * | 2011-11-08 | 2013-11-14 | 메이플세미컨덕터(주) | 트렌치 게이트형 ｍｏｓｆｅｔ의 제조 방법 |
| JP2014225615A (ja) * | 2013-05-17 | 2014-12-04 | 株式会社デンソー | 半導体装置 |
| JP2016072402A (ja) * | 2014-09-30 | 2016-05-09 | サンケン電気株式会社 | 半導体装置 |
| US10586862B2 (en) | 2015-08-11 | 2020-03-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017152579A (ja) * | 2016-02-25 | 2017-08-31 | 株式会社東芝 | 半導体装置 |
| JP2020080439A (ja) * | 2016-07-06 | 2020-05-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2019054300A (ja) * | 2019-01-11 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
| US11145552B2 (en) | 2019-02-15 | 2021-10-12 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010048132A1 (en) | 2001-12-06 |
| US7037788B2 (en) | 2006-05-02 |
| JP4696335B2 (ja) | 2011-06-08 |
| US20040166637A1 (en) | 2004-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4696335B2 (ja) | 半導体装置およびその製造方法 | |
| JP4456013B2 (ja) | 半導体装置 | |
| US20170110571A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP6055498B2 (ja) | 半導体装置 | |
| JP5985624B2 (ja) | 絶縁ゲート型トランジスタおよびその製造方法 | |
| CN102299180B (zh) | 包含单元区和具有高击穿电压结构的外围区的半导体器件 | |
| JP3904648B2 (ja) | 半導体装置 | |
| JP2004273921A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2015207784A (ja) | 電力半導体素子及びその製造方法 | |
| US11239352B2 (en) | Self-aligned and robust IGBT devices | |
| JP4840551B2 (ja) | Ｍｏｓトランジスタ | |
| JP2017126724A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR0163875B1 (ko) | 반도체장치 및 그 제조방법 | |
| US20020158290A1 (en) | High voltage device and method for fabricating the same | |
| JP7127389B2 (ja) | 炭化珪素半導体装置 | |
| US7602025B2 (en) | High voltage semiconductor device and method of manufacture thereof | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| KR100525615B1 (ko) | 고내압 전계효과 트랜지스터 및 이를 형성하는 방법 | |
| JP4177229B2 (ja) | 半導体装置とその製造方法 | |
| JP6771433B2 (ja) | 半導体装置 | |
| US20100151650A1 (en) | Method for manufacturing a power semiconductor device | |
| CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
| JPS6115369A (ja) | 半導体装置及びその製造方法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| US11522047B2 (en) | Non-punch-through reverse-conducting power semiconductor device and method for producing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060718 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110107 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110214 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |