KR0163875B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체기판의 에피텍셜층 구조를 개선한 IGBT(Insulated Gate Bipolar Transistor)에 관한 것으로, P+실리콘기판과, 상기 실리콘 기판위에 형성되고 제1도전형의 고농도 불순물로 구성된 제1에피층과, 상기 제1에피층 상에 형성되고 제1도전형의 저농도 불순물로 구성된 제2에피층으로 이루어진 반도체기판과, 상기 제2에피층의 상부표면부위에 형성된 P-웰, 상기 P-웰에 포함되어 형성된 활성영역, 상기 P-웰의 엣지 일부에 중첩되고 절연산화막을 개재시켜 상기 반도체기판 위에 형성된 게이트전극을 구비하는 IGBT에 있어서, 상기 P-웰의 아래부분에 대응하는 상기 제1에피층은 제1도전형의 저농도 불순물층으로 구성되고, 절연산화막을 개재한 게이트전극의 아래부분에 대응하는 상기 제1에피층은 제1도전형의 고농도 불순물층으로 구성되어 상기 제1에피층의 구조가 수평방향으로 N+및 N-불순물층이 교대로 형성된 구조를 갖는 것을 특징으로 하며, 상술한 본 발명에 의하면, IGBT 소자를 형성하기 위한 반도체기판의 에피층을 개선하여 정상동작시 래치-업을 줄여주므로써 안전동작영역 및 단락내량을 증가시켜 반도체장치의 신뢰성을 크게 향상시키는 잇점이 있다.

Description

반도체장치 및 그 제조방법
제1도는 종래의 IGBT 형성용 반도체기판의 단면구성도.
제2도는 제1도에 도시된 반도체기판의 수직단면을 따른 불순물 농도 분포 및 기울기를 나타낸 도면.
제3도는 종래의 IGBT의 일실시예의 단면구성도.
제4도는 종래의 IGBT의 다른 실시예의 단면구성도.
제5도 및 제6도는 본 발명의 방법에 따른 IGBT용 반도체기판의 제조공정 순서 단면도.
제7도는 제6도의 본 발명에 따른 반도체기판의 수직단면을 따른 불순물농도 분포 및 기울기를 나타낸 도면.
제8도 내지 제10도는 본발명의 방법에 의한 반도체기판을 포함하는 IGBT의 제조공정 순서 단면도.
제11도는 본 발명의 방법에 따른 IGBT 소자의 턴-온 작동시 정공의 흐름을 나타낸 도면.
제12도는 종래 IGBT 소자의 안전동작영역에 비하여 개선된 본 발명에 따른 IGBT 소자의 안전동작영역을 나타낸 도면이다.
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 반도체기판의 에피텍셜층 구조를 개선한 IGBT(Insulated Gate Bipolar Transistor) 및 그 제조방법에 관한 것이다.
일반적으로 IGBT의 기본적인 구조는 전력용 MOSFET의 기본구조에서 콜렉터(드레인) 측의 N+층을 P+층으로 변경하고, PN 접합을 1개 추가한 형태로 구성된다. 종래의 IGBT의 기본이 되는 반도체기판(웨이퍼)은 첨부도면 제1도에서 보는 바와 같이 3가의 이온이 고농도로 도핑된 P+실리콘기판(11) 위에 5가의 N형 이온이 고농도로 도핑된 N+에피텍셜(이하, 에피라 함)층(12)과 저농도로 도핑된 N-에피층(13)을 이중 에피성장법을 이용하여 위로 부터 N-N+층의 이중 에피구조를 갖도록 제작되어 있다. 제2도는 제1도의 반도체기판의 수직단면을 따른 불순물농도 분포 및, 기울기를 나타낸 것으로 접합간 불순물농도 기울기가 가파르게 나타남을 알 수 있다. 또, 제3도는 종래의 방법으로 형성된 상기의 반도체기판에 P-웰(14), 에미터영역(15) 및 절연산화막(16)이 개재된 게이트전극(17)을 구비하는 IGBT의 기본구조를 보여주고 있다. 미설명 부호 18은 에미터 전극이다.
상기한 구조를 갖는 종래의 IGBT에서는 턴온시에 P+층(11)에서 N-층(13)으로 주입되는 정공은 전도도 변조효과에 의해서 전자를 끌어 당기므로 N-층(13)의 전자밀도가 증가하고 N-층(i3)의 저항을 낮춰준다. 그러나, 이러한 구조는 사이리스터(PNPN) 구조가 기생적으로 발생할 수 있어서 게이트의 제어기능을 소실하여 열파괴에 이르는 래치-업(latch-up) 현상이 발생할 수 있다.
또, 상기 N+에피층(12)을 에피성장법으로 형성하는 경우, N+에피층(12) 전체에 고농도의 불순물을 균일하게 유지시키기 위한 기술적인 어려움이 따르고, 상기 N+에피층(12)을 형성한 후, 저농도의 N-에피층(13)을 성장시킬 때, N+에피층(12) 표면에 잔류하는 불순물로 인하여 저농도의 N-에피층(13)에 영향을 미치므로 불순물농도의 조절이 용이하지 않으며, 에피텍셜 성장 법으로 제작된 반도체기판을 사용한 IGBT의 경우, 안전동작영역(safe operating area)이 좁고 단락내량(short circuit stability)이 작으므로 인하여 시스템에서의 적용범위에 큰 제한을 받게 된다.
이러한 문제점에 따라 상기 안전동작영역을 넓히기 위한 하나의 방법으로써 종래에는 N-에피층의 두께를 보다 넓혀 비펀치스루우(non punch through)의 동작형태를 갖도록 하는 구조를 이용하고 있으나, 이리한 형태의 종래 IGBT구성은 제4도에 나타낸 바와 같이, 단락내량을 높이고 보다 넓은 안전동작영역을 확보하기 위하여 P+실리콘기판(21) 위에 N-(22)이 두껍게 형성된 반도체기판, 상기 반도체기판의 표면부위에 형성된 P-웰(23)과, 활성영역(24) 및 절연산화막(25)이 개재된 게이트전극(26)을 상기 반도체기판상에 적절히 형성함으로써 비펀치스루우를 유도하는 구조로 이루어져 있으며, 이와 같은 비펀치스루우 동작형태의 IGBT 소자에서는 불필요한 포화전압을 상승시키는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래기술의 문제점을 해결하기 위한 것으로 안전동작영역 및 단락내량을 향상시키며 레치-업 현상을 개선한 IGBT 및 그 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 하기 위한 본 발명의 바람직한 일실시예의 특징은 IGBT를 형성하기 위한 반도체기판의 제조방법에 있어서, 실리콘기판 상에 저농도의 제1에피층을 성장시키는 단계, 제1에피층이 성장된 기판전면에 고농도의 불순물을 이온주입하는 단계, 저농도층의 제2에피층을 성장시키는 단계, 및 상기 제1에피층의 불순물농도 기울기 조절을 위한 열처리공정을 구비하여 IGBT의 안전동작영역을 개선한 점에 있다.
또, 상기한 목적을 달성하기 하기 위한 본 발명의 바람직한 다른 실시예의 특징은 IGBT를 형성하기 위한 반도체기판의 제조방법에 있어서, P+실리콘기판 위에 저농도의 제1에피층을 형성시키는 단계, 상기 제1에피층 상에 열산화막을 형성시키는 단계, 감광막패턴을 형성하여 절연게이트가 형성될 영역에 대응하는 상기 열산화막을 제거하는 단계, 고농도의 불순물을 상기 결과물 전면에 이온주입하는 단계, 상기 잔류 열산화막을 제거하는 단계, 및 저농도의 제2에피층을 형성하는 단계를 구비하여 IGBT의 레치-업 현상을 개선한 점에 있다. 또한, 상기한 목적을 달성하기 하기 위한 본 발명의 바람직한 IGBT의 특징은 상기한 바의 본 발명의 반도체기판에 형성된 P-웰, 상기 P-웰에 형성된 활성영역, 상기 반도체기판 위에 절연산화막을 개재하여 이루어진 게이트전극을 구비하여 이루어진 점에 있다.
이하, 상기한 구성의 본 발명의 실시예들을 첨부도면을 참조하여 상세히 설명하기로 한다.
먼저, 종래의 비펀치스루우 동작형태의 IGBT에서와 같은 불필요한 포화전압을 상승시키는 문제점을 해결하기 위하여, 제5도 및 제6도에서와 같이 P+실리콘기판(31) 상에 저농도의 얇은 N형 제1에피층(또는, 버퍼층)(32)을 성장시킨 후에, 상기 제1에피층(32) 표면 전면에 이온주입 방법을 통해 고농도 N+형의 불순물을 이온주입(33)한 후(제5도), 저농도 N형의 제2에피층(34)을 형성시킨 다음, 확산열처리공정을 통해 상기 제1에피층(32)의 N+불순물농도의 기울기, 최대농도 및 확산깊이를 조절한다.(제6도)
제7도는 제6도의 반도체기판의 수직단면을 따른 불순물농도 분포로서 N+의 고농도 에피층(32)의 농도기울기가 완만한 경사도를 가짐을 나타내고 있다.
상기한 바의 완만한 경사기울기를 가지는 본 발명의 상기 N+버퍼층(22)을 구비한 반도체기판을 이용하여 IGBT를 형성하는 경우, 심각한 포화전압의 상승없이도 단락내량과 안전동작영역을 크게 할 수 있으며, 이러한 공정은 버퍼층을 N+, N-로 이중으로 복합구성하여 래치-업 전류를 제한하는 구조에 응용될 수도 있다.
제8도 내지 제10도에서는 본 발명의 이온주인과 확산공정을 이용하여 형성되는 반도체기판을 이용하여 IGBT를 제조하는 방법을 제조공정 순서에 따라 도시하고 있다.
먼저, 제8도를 보면, P+실리콘기판(41) 위에 저농도의 얇은 N형 제1에피층(42)을 성장시키고, 상기 제1에피층(42)의 열적산화를 통해 산화막(43)을 형성시킨 다음, 상기 산화막(43) 상에 감광막(도시되지 않음)을 도포하고, 이어서 사진공정을 통해 절연 게이트전극이 형성될 영역에 대응하는 감광막패턴(도시되지 않음)을 형성한 다음, 상기 감광막패턴을 식각마스크로 하여 노출된 상기 열산화막(43)을 제거시킨 후, 고농도의 N형 불순물, 예컨대 보론(boron)을 상기 결과물 전면에 이온주입(44)시킨다.
이어서, 제9도를 참조하면, 상기 열산화막(43)을 제거한 후, 저농도의 N-제2에피층(45)을 에피성장시킨 형상을 보여준 것으로, 고농도 불순물의 열확산을 통한 N+층(44a), N-층(42a)이 수평방향으로 교대로 형성된 구조를 나타내며, 제10도는 본 발명에 따른 IGBT 소자의 활성영역(47) 포함하는 P-웰(49)아래부분의 버퍼층은 저농도 N-에피층(46)으로 구성되고, 나머지 절연산화막(48)이 개재된 게이트전극(49)의 아래부분은 고농도 N+에피층(47)으로 구성되어지는 최종의 수직구조를 나타낸 것이며, 제8도에서의 열적산화에 의해 형성된 실리콘산화막(43)을 제거함으로 인하여 웨이퍼의 표면에 일정한 단차가 생기며, 이 단차는 N-의 제2에피층(45)을 성장시킨 후에도 유지되어 N-층(45) 표면에 셀을 형성할 때, 기준점으로 작용할 수 있다.
제11도는 본 발명의 방법에 따른 IGBT 소자가 턴-온 동작시 정공의 흐름을 나타낸 것으로 콜렉터전극(50)으로 부터 P+실리콘기판(51)을 거쳐 버퍼층의 고농도 N+에피층을 통과하여 P-웰(53) 및 활성영역(54)를 거쳐 에미터단자(57)로 빠져나가는 정공(59)의 양이 재결합으로 인해 저농도인 N-에피층을 통과하는 정공(58)의 양보다 적어지므로 레치-업을 억제시키는 구조로써, 미설명부호 55는 게이트 절연산화막, 66은 게이트전극을 각각 나타낸 것이며, 종래 IGBT소자의 안전동작영역(61)에 비하여 개선된 본 발명에 따른 IGBT 소자의 안전동작영역(62)을 제12도에 보여주고 있다.
따라서, 상술한 바의 본 발명에 따르면, IGBT 소자를 형성하기 위한 반도체기판의 에피층을 개선하여 정상동작시 래치-업을 줄여주며 안전동작 영역 및 단락내량을 증가시켜 반도체장치의 신뢰성을 크게 향상시키는 잇점이 있다.

Claims (3)

  1. P형의 실리콘 기판 위에 제1농도의 N형 불순물로 이루어진 제1에피층을 성장시키는 단계, 상기 제1에피층 전면에 N형의 불순물을 상기 제1농도보다 높은 제2농도로 도입하는 단계, 상기 제1에피층 위에 제1농도의 N형 불순물로 이루어진 제2에피층을 성장시키는 단계, 및 상기 제1에피층에 도입된 제2농도의 N형 불순물 농도의 기울기 조절을 위한 열처리 공정을 구비하여 이루어진 것을 특징으로 하는 IGBT를 형성하기 위한 반도체 기판의 제조 방법.
  2. P형의 실리콘 기판 위에 제1농도의 N형 불순물로 구성된 제1에피층을 성장시키는 단계, 상기 제1에피층을 열산화하여 산화막을 형성하는 단계, 상기 산화막 위에 감광막 패턴을 형성하여 게이트 전극이 형성될 영역에 대응하는 상기 산화만을 제거하는 단계, 상기 제1농도보다 높은 제2농도의 N형 불순물을 상기 결과물 전면에 도입하는 단계, 상기 산화막을 제거하는 단계, 상기 제1농도의 N형 불순물로 구성된 제2에피층을 상기 제1에피층 위에 형성하는 단계, 및 상기 결과물을 열처리하는 단계를 구비하여 이루어진 것을 특징으로 하는 IGBT를 형성하기 위한 반도체 기판의 제조 방법.
  3. P형의 실리콘 기판, 상기 실기론 기판 위에 형성되어 있으며, 제1농도의 N형 불순물로 이루어진 제1영역과 상기 제1영역과 수평방향으로 교대로 배치되어 있으며 상기 제1농도보다 낮은 제2농도의 N형 불순물로 이루어진 제2영역을 포함하는 제1에피층, 상기 제1에피층 상에 형성되어 있으며 상기 제2농도의 N형 불순물로 이루어진 제2에피층, 상기 제2에피층의 상부 표면 부위에 형성되어 있는 P형 웰, 상기 P형 웰에 형성되어 있는 N형의 활성 영역, 상기 제2에피층 위에 상기 P형 웰의 가장자기 일부에 중첩되어 형성되어 있으며 상기 제2영역의 상부에 위치하는 절연 산화막, 상기 절연 산화막 위에 형성되어 있는 게이트 전극을 구비하여 이루어진 것을 특징으로 하는 IGBT.
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