JP2918399B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に縦型電界効果型半導体装置及びそ
の製造方法に関する。
製造方法に関し、特に縦型電界効果型半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】図２２は従来のＮチャネルＩＧＢＴの構
造を示す断面図である。同図に示すように、Ｐ+ 基板１
の表面上に、Ｎ+ バッファ層２が形成され、Ｎ+ バッフ
ァ層２上にＮ- 層４が形成される。
造を示す断面図である。同図に示すように、Ｐ+ 基板１
の表面上に、Ｎ+ バッファ層２が形成され、Ｎ+ バッフ
ァ層２上にＮ- 層４が形成される。
【０００３】そして、Ｎ- 層４の表面に選択的にＰベー
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、一方のＰベ
ース領域５のエミッタ領域６の端部上から、他方のＰベ
ース領域５のエミッタ領域６の端部上にかけてゲート絶
縁膜８が形成され、このゲート絶縁膜８上にゲート電極
９が形成される。すなわち、Ｎ- 層４の表面にＮチャネ
ルのＤＭＯＳ（diffusion self-alignment ＭＯＳ）が
形成される。
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、一方のＰベ
ース領域５のエミッタ領域６の端部上から、他方のＰベ
ース領域５のエミッタ領域６の端部上にかけてゲート絶
縁膜８が形成され、このゲート絶縁膜８上にゲート電極
９が形成される。すなわち、Ｎ- 層４の表面にＮチャネ
ルのＤＭＯＳ（diffusion self-alignment ＭＯＳ）が
形成される。
【０００４】また、Ｐベース領域５の一部上及びＮエミ
ッタ領域６の一部上に、エミッタ電極１０が形成され、
Ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
ッタ領域６の一部上に、エミッタ電極１０が形成され、
Ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【０００５】このような構成において、エミッタ電極１
０とコレクタ電極１１との間に、エミッタ側を接地し
て、所定レベルのコレクタ電圧ＶCEを印加するととも
に、ゲート電極９とエミッタ電極１０との間に動作レベ
ルのゲート電圧ＶGEを印加する。すると、ゲート電極９
下のＰベース領域５の表面領域であるチャネル領域７が
Ｎ型に反転される。このため、チャネル領域７を通じ
て、エミッタ電極１０からの電子がＮ- 層４に注入され
る。そして、Ｎ- 層４に注入された電子によって、Ｐ+
基板１とＮ- 層４との間が順バイアス状態となる。その
結果、Ｐ+ 基板１からＮ- 層４にホールの注入が起こる
ため、Ｎ- 層４の抵抗が大幅に下がり、かつ素子の電流
容量が上がる。これがＩＧＢＴのオン状態である。
０とコレクタ電極１１との間に、エミッタ側を接地し
て、所定レベルのコレクタ電圧ＶCEを印加するととも
に、ゲート電極９とエミッタ電極１０との間に動作レベ
ルのゲート電圧ＶGEを印加する。すると、ゲート電極９
下のＰベース領域５の表面領域であるチャネル領域７が
Ｎ型に反転される。このため、チャネル領域７を通じ
て、エミッタ電極１０からの電子がＮ- 層４に注入され
る。そして、Ｎ- 層４に注入された電子によって、Ｐ+
基板１とＮ- 層４との間が順バイアス状態となる。その
結果、Ｐ+ 基板１からＮ- 層４にホールの注入が起こる
ため、Ｎ- 層４の抵抗が大幅に下がり、かつ素子の電流
容量が上がる。これがＩＧＢＴのオン状態である。
【０００６】一方、ゲート電極９に非動作レベルのゲー
ト電圧を付与することにより、チャネル領域７はＰ型に
戻り、ＩＧＢＴはオフ状態に移行する。この際、Ｎ- 層
４に注入されたホールが消滅するまでにある程度の時間
を要する。つまり、ターンオフ動作時において、ＩＧＢ
Ｔに流れている電流が完全に止まるのは、ゲート電極９
に非動作レベルのゲート電圧が付与されてから、Ｎ- 層
４及びＮ+ バッファ層２内のキャリアが完全に消滅する
までの所定時間を要する。
ト電圧を付与することにより、チャネル領域７はＰ型に
戻り、ＩＧＢＴはオフ状態に移行する。この際、Ｎ- 層
４に注入されたホールが消滅するまでにある程度の時間
を要する。つまり、ターンオフ動作時において、ＩＧＢ
Ｔに流れている電流が完全に止まるのは、ゲート電極９
に非動作レベルのゲート電圧が付与されてから、Ｎ- 層
４及びＮ+ バッファ層２内のキャリアが完全に消滅する
までの所定時間を要する。
【０００７】Ｎ+ バッファ層２は、Ｎ- 層４に注入され
るホールを制御するライフ・タイム・キラーとして設け
られ、Ｎ+ バッファ層２の存在によりターンオフ時間を
短縮することができる。また、Ｎ+ バッファ層２はＩＧ
ＢＴのオフ状態時に生じるＰベース領域５とＮ- 層４と
の界面で形成されるＰＮ接合からＮ- 層側に伸びる空乏
層を抑制する機能も備えているため、Ｎ- 層４の厚みを
薄くすることができる。
るホールを制御するライフ・タイム・キラーとして設け
られ、Ｎ+ バッファ層２の存在によりターンオフ時間を
短縮することができる。また、Ｎ+ バッファ層２はＩＧ
ＢＴのオフ状態時に生じるＰベース領域５とＮ- 層４と
の界面で形成されるＰＮ接合からＮ- 層側に伸びる空乏
層を抑制する機能も備えているため、Ｎ- 層４の厚みを
薄くすることができる。
【０００８】
【発明が解決しようとする課題】ところで、従来構造の
ＩＧＢＴは、ターンオフ時のサージ電圧（エミッタ−コ
レクタ間電圧ＶCE）が上昇することが経験的にわかって
いる。
ＩＧＢＴは、ターンオフ時のサージ電圧（エミッタ−コ
レクタ間電圧ＶCE）が上昇することが経験的にわかって
いる。
【０００９】従来構造のＩＧＢＴは、６００Ｖ系のＩＧ
ＢＴ（コレクタ−エミッタ間電圧ＶCE＝３００Ｖで動作
するＩＧＢＴ）で、Ｎ- 層４のスペックは、抵抗率ρが
３０Ωｃｍ（不純物濃度１．５７×１０14ｃｍ-3），厚
みが６０μｍであった。
ＢＴ（コレクタ−エミッタ間電圧ＶCE＝３００Ｖで動作
するＩＧＢＴ）で、Ｎ- 層４のスペックは、抵抗率ρが
３０Ωｃｍ（不純物濃度１．５７×１０14ｃｍ-3），厚
みが６０μｍであった。
【００１０】この発明の発明者は、従来構造のＩＧＢＴ
として、１００ＡのＩＧＢＴを試作し、ハーフブリッジ
回路でのＩＧＢＴのスイッチングオフ時のサージ電圧を
評価した。この時の測定条件は、ＶCE＝３００Ｖ、ＶGE
＝±１５Ｖ、接合温度（装置温度）１２５℃である。
として、１００ＡのＩＧＢＴを試作し、ハーフブリッジ
回路でのＩＧＢＴのスイッチングオフ時のサージ電圧を
評価した。この時の測定条件は、ＶCE＝３００Ｖ、ＶGE
＝±１５Ｖ、接合温度（装置温度）１２５℃である。
【００１１】評価結果として、５５０Ｖ程度と比較的大
きなサージ電圧が測定された。以上の実験結果から、従
来構造のＩＧＢＴはターンオフ時のサージ電圧を抑制す
ることができていないという問題点が立証された。
きなサージ電圧が測定された。以上の実験結果から、従
来構造のＩＧＢＴはターンオフ時のサージ電圧を抑制す
ることができていないという問題点が立証された。
【００１２】この発明は上記問題点を解決するためにな
されたもので、サージ電圧を抑制することが可能な半導
体装置及びその製造方法を得ることを目的とする。
されたもので、サージ電圧を抑制することが可能な半導
体装置及びその製造方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、一方主面及び他方主面を有する
第１の導電型の第１の半導体層と、前記第１の半導体層
の一方主面上に形成された、前記第１の半導体層よりも
不純物濃度が低い第１の導電型の第２の半導体層と、前
記第２の半導体層の表面に形成された第２の導電型の第
３の半導体層と、前記第３の半導体層上に形成された第
１の主電極と、前記第１の半導体層の他方主面上に形成
された第２の主電極とを備える。
１記載の半導体装置は、一方主面及び他方主面を有する
第１の導電型の第１の半導体層と、前記第１の半導体層
の一方主面上に形成された、前記第１の半導体層よりも
不純物濃度が低い第１の導電型の第２の半導体層と、前
記第２の半導体層の表面に形成された第２の導電型の第
３の半導体層と、前記第３の半導体層上に形成された第
１の主電極と、前記第１の半導体層の他方主面上に形成
された第２の主電極とを備える。
【００１４】そして、前記第３の半導体層下の前記第２
の半導体層の厚みＤが、前記第２の半導体層と前記第３
の半導体層との界面で形成されるＰＮ接合の、逆バイア
ス最大値設定時における空乏層の伸びＷに対して、第１
の条件式：Ｄ＞Ｗを満足するように、前記第３の半導体
層の厚みと；前記第２の半導体層の厚み及びその不純物
濃度とを設定する。
の半導体層の厚みＤが、前記第２の半導体層と前記第３
の半導体層との界面で形成されるＰＮ接合の、逆バイア
ス最大値設定時における空乏層の伸びＷに対して、第１
の条件式：Ｄ＞Ｗを満足するように、前記第３の半導体
層の厚みと；前記第２の半導体層の厚み及びその不純物
濃度とを設定する。
【００１５】この発明にかかる請求項２記載の半導体装
置は、一方主面及び他方主面を有する第１の導電型の第
１の半導体層と、前記第１の半導体層の一方主面上に形
成された、前記第１の半導体層よりも不純物濃度が低い
第１の導電型の中間半導体層と、前記中間半導体層上に
形成された、前記中間半導体層よりも不純物濃度が低い
第１の導電型の第２の半導体層と、前記第２の半導体層
の表面に形成された第２の導電型の第３の半導体層と、
前記第３の半導体層上に形成された第１の主電極と、前
記第１の半導体層の他方主面上に形成された第２の主電
極とを備える。
置は、一方主面及び他方主面を有する第１の導電型の第
１の半導体層と、前記第１の半導体層の一方主面上に形
成された、前記第１の半導体層よりも不純物濃度が低い
第１の導電型の中間半導体層と、前記中間半導体層上に
形成された、前記中間半導体層よりも不純物濃度が低い
第１の導電型の第２の半導体層と、前記第２の半導体層
の表面に形成された第２の導電型の第３の半導体層と、
前記第３の半導体層上に形成された第１の主電極と、前
記第１の半導体層の他方主面上に形成された第２の主電
極とを備える。
【００１６】そして、前記第３の半導体層下の前記第２
の半導体層の厚みに前記中間半導体層の厚みを加えた厚
みＤ′が、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアスの最大値設
定時における空乏層の伸びＷ′に対して、第２の条件
式：Ｄ′＞Ｗ′を満足するように、前記第３の半導体層
の厚みと；前記第２の半導体層の厚み及びその不純物濃
度と；前記中間半導体層の厚み及びその不純物濃度とを
設定する。
の半導体層の厚みに前記中間半導体層の厚みを加えた厚
みＤ′が、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアスの最大値設
定時における空乏層の伸びＷ′に対して、第２の条件
式：Ｄ′＞Ｗ′を満足するように、前記第３の半導体層
の厚みと；前記第２の半導体層の厚み及びその不純物濃
度と；前記中間半導体層の厚み及びその不純物濃度とを
設定する。
【００１７】この発明にかかる請求項３記載の製造方法
は、(a) 一方主面及び他方主面を有する第１の導電型の
第１の半導体層を準備するステップと、(b) 前記第１の
半導体層の一方主面上に第１の導電型の第２の半導体層
を形成するステップと、(c)前記第２の半導体層の表面
に第２の導電型の第３の半導体層するステップと、(d)
前記第３の半導体層上に第１の主電極を形成するステッ
プと、(e) 前記第１の半導体層の他方主面上に第２の主
電極を形成するステップとを備える。
は、(a) 一方主面及び他方主面を有する第１の導電型の
第１の半導体層を準備するステップと、(b) 前記第１の
半導体層の一方主面上に第１の導電型の第２の半導体層
を形成するステップと、(c)前記第２の半導体層の表面
に第２の導電型の第３の半導体層するステップと、(d)
前記第３の半導体層上に第１の主電極を形成するステッ
プと、(e) 前記第１の半導体層の他方主面上に第２の主
電極を形成するステップとを備える。
【００１８】ただし、前記第２の半導体層は前記第１の
半導体層よりも第１の導電型の不純物濃度が低く設定さ
れる。
半導体層よりも第１の導電型の不純物濃度が低く設定さ
れる。
【００１９】また、前記第３の半導体層下の前記第２の
半導体層の厚みＤが、前記第２の半導体層と前記第３の
半導体層との界面で形成されるＰＮ接合の、逆バイアス
の最大値設定時における空乏層の伸びＷに対して、第１
の条件式：Ｄ＞Ｗを満足するように、前記第３の半導体
層の厚みと；前記第２の半導体層の厚み及びその不純物
濃度とが設定される。
半導体層の厚みＤが、前記第２の半導体層と前記第３の
半導体層との界面で形成されるＰＮ接合の、逆バイアス
の最大値設定時における空乏層の伸びＷに対して、第１
の条件式：Ｄ＞Ｗを満足するように、前記第３の半導体
層の厚みと；前記第２の半導体層の厚み及びその不純物
濃度とが設定される。
【００２０】この発明にかかる請求項４記載の製造方法
は、(a) 一方主面及び他方主面を有する第１の導電型の
第１の半導体層を準備するステップと、(b) 前記第１の
半導体層の一方主面上に、前記第１の半導体層よりも不
純物濃度が低い第１の導電型の中間半導体層を形成する
ステップと、(c) 前記中間半導体層の上に、前記中間半
導体層よりも不純物濃度が低い第１の導電型の第２の半
導体層を形成するステップと、(d) 前記第２の半導体層
の表面に第２の導電型の第３の半導体層を形成するステ
ップと、(e) 前記第３の半導体層上に第１の主電極を形
成するステップと、(f) 前記第１の半導体層の他方主面
上に第２の主電極を形成するステップを備える。
は、(a) 一方主面及び他方主面を有する第１の導電型の
第１の半導体層を準備するステップと、(b) 前記第１の
半導体層の一方主面上に、前記第１の半導体層よりも不
純物濃度が低い第１の導電型の中間半導体層を形成する
ステップと、(c) 前記中間半導体層の上に、前記中間半
導体層よりも不純物濃度が低い第１の導電型の第２の半
導体層を形成するステップと、(d) 前記第２の半導体層
の表面に第２の導電型の第３の半導体層を形成するステ
ップと、(e) 前記第３の半導体層上に第１の主電極を形
成するステップと、(f) 前記第１の半導体層の他方主面
上に第２の主電極を形成するステップを備える。
【００２１】そして、前記第３の半導体層下の前記第２
の半導体層の厚みに前記中間半導体層の厚みを加えた厚
みＤ′が、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアスの最大値設
定時における空乏層の伸びＷ′に対して、第２の条件
式：Ｄ′＞Ｗ′を満足するように、前記第３の半導体層
の厚みと；前記第２の半導体層の厚み及びその不純物濃
度と；前記中間半導体層の厚み及びその不純物濃度とが
を設定される。
の半導体層の厚みに前記中間半導体層の厚みを加えた厚
みＤ′が、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアスの最大値設
定時における空乏層の伸びＷ′に対して、第２の条件
式：Ｄ′＞Ｗ′を満足するように、前記第３の半導体層
の厚みと；前記第２の半導体層の厚み及びその不純物濃
度と；前記中間半導体層の厚み及びその不純物濃度とが
を設定される。
【００２２】
【作用】この発明における請求項１記載の半導体装置及
び請求項３記載の製造方法で製造された半導体装置は、
第２の半導体層と第３の半導体層との界面で形成される
ＰＮ接合の、逆バイアス設定時における空乏層の伸びＷ
に対して、第３の半導体層下の第２の半導体層の厚みＤ
が、Ｄ＞Ｗを満足するように、第３の半導体層の厚み、
第２の半導体層の厚み及びその不純物濃度を設定してい
るため、第１及び第２の主電極から前記ＰＮ接合に逆バ
イアスＢＶが印加されても、前記ＰＮ接合から伸びる空
乏層が、第２の半導体層介して第１の半導体層にまで到
達することはない。
び請求項３記載の製造方法で製造された半導体装置は、
第２の半導体層と第３の半導体層との界面で形成される
ＰＮ接合の、逆バイアス設定時における空乏層の伸びＷ
に対して、第３の半導体層下の第２の半導体層の厚みＤ
が、Ｄ＞Ｗを満足するように、第３の半導体層の厚み、
第２の半導体層の厚み及びその不純物濃度を設定してい
るため、第１及び第２の主電極から前記ＰＮ接合に逆バ
イアスＢＶが印加されても、前記ＰＮ接合から伸びる空
乏層が、第２の半導体層介して第１の半導体層にまで到
達することはない。
【００２３】この発明における請求項２記載の半導体装
置及び請求項４記載の製造方法で製造された半導体装置
は、第２の半導体層と第３の半導体層との界面で形成さ
れるＰＮ接合の、逆バイアス設定時における空乏層の伸
びＷ′に対して、第３の半導体層下の第２の半導体層の
厚みＤに中間半導体層を加えた厚みＤ′がＤ′＞Ｗ′を
満足するように、第３の半導体層の厚み、第２の半導体
層の厚み及びその不純物濃度並びに中間半導体層の厚み
及びその不純物濃度を設定しているため、第１及び第２
の主電極から前記ＰＮ接合に逆バイアスＢＶが印加され
ても、前記ＰＮ接合から伸びる空乏層が、第２の半導体
層及び中間半導体層を介して第１の半導体層にまで到達
することはない。
置及び請求項４記載の製造方法で製造された半導体装置
は、第２の半導体層と第３の半導体層との界面で形成さ
れるＰＮ接合の、逆バイアス設定時における空乏層の伸
びＷ′に対して、第３の半導体層下の第２の半導体層の
厚みＤに中間半導体層を加えた厚みＤ′がＤ′＞Ｗ′を
満足するように、第３の半導体層の厚み、第２の半導体
層の厚み及びその不純物濃度並びに中間半導体層の厚み
及びその不純物濃度を設定しているため、第１及び第２
の主電極から前記ＰＮ接合に逆バイアスＢＶが印加され
ても、前記ＰＮ接合から伸びる空乏層が、第２の半導体
層及び中間半導体層を介して第１の半導体層にまで到達
することはない。
【００２４】
【実施例】図１はこの発明の第１の実施例であるＮチャ
ネルＩＧＢＴの構成を示す断面図である。同図に示すよ
うに、シリコンからなるＰ+ 基板１の表面上に不純物濃
度が１０17 〜１０ 18 ｃｍ-3オーダーのＮ+ バッファ層２
が形成され、Ｎ+ バッファ層２上にＮ- 層４が形成され
る。
ネルＩＧＢＴの構成を示す断面図である。同図に示すよ
うに、シリコンからなるＰ+ 基板１の表面上に不純物濃
度が１０17 〜１０ 18 ｃｍ-3オーダーのＮ+ バッファ層２
が形成され、Ｎ+ バッファ層２上にＮ- 層４が形成され
る。
【００２５】そして、Ｎ- 層４の表面に選択的にＰベー
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、一方のＰベ
ース領域５のエミッタ領域６の端部上から、一方のＰベ
ース領域５上、一方のＰベース領域５と他方のＰベース
領域５との間のＮ- 層４上、他方のＰベース領域５上及
び他方のＰベース領域５のエミッタ領域６の端部上にか
けてゲート絶縁膜８が形成され、このゲート絶縁膜８上
にゲート電極９が形成される。すなわち、Ｎ-層４の表
面にＮチャネルのＤＭＯＳが形成される。なお、上記Ｐ
+ 基板１、Ｎ+バッファ層２、Ｎ- 層４、Ｐベース領域
５及びＮエミッタ領域６を形成する半導体はすべてシリ
コンである。
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、一方のＰベ
ース領域５のエミッタ領域６の端部上から、一方のＰベ
ース領域５上、一方のＰベース領域５と他方のＰベース
領域５との間のＮ- 層４上、他方のＰベース領域５上及
び他方のＰベース領域５のエミッタ領域６の端部上にか
けてゲート絶縁膜８が形成され、このゲート絶縁膜８上
にゲート電極９が形成される。すなわち、Ｎ-層４の表
面にＮチャネルのＤＭＯＳが形成される。なお、上記Ｐ
+ 基板１、Ｎ+バッファ層２、Ｎ- 層４、Ｐベース領域
５及びＮエミッタ領域６を形成する半導体はすべてシリ
コンである。
【００２６】また、Ｐベース領域５の一部上及びＮエミ
ッタ領域６の一部上に、エミッタ電極１０が形成され、
Ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
ッタ領域６の一部上に、エミッタ電極１０が形成され、
Ｐ+ 基板１の裏面上にコレクタ電極１１が形成される。
【００２７】このような構成において、エミッタ電極１
０とコレクタ電極１１との間に、エミッタ側を接地し
て、所定レベルのコレクタ電圧ＶCEを印加するととも
に、ゲート電極９とエミッタ電極１０との間に動作レベ
ルのゲート電圧ＶGEを印加する。すると、ゲート電極９
下のＰベース領域５の表面領域であるチャネル領域７が
Ｎ型に反転される。このため、チャネル領域７を通じ
て、エミッタ電極１０からの電子がＮ- 層４に注入され
る。そして、Ｎ- 層４に注入された電子によって、Ｐ+
基板１とＮ- 層４との間が順バイアス状態となる。その
結果、Ｐ+ 基板１からＮ- 層４にホールの注入が起こる
ため、Ｎ- 層４の抵抗が大幅に下がり、かつ素子の電流
容量が上がる。これがＩＧＢＴのオン状態である。
０とコレクタ電極１１との間に、エミッタ側を接地し
て、所定レベルのコレクタ電圧ＶCEを印加するととも
に、ゲート電極９とエミッタ電極１０との間に動作レベ
ルのゲート電圧ＶGEを印加する。すると、ゲート電極９
下のＰベース領域５の表面領域であるチャネル領域７が
Ｎ型に反転される。このため、チャネル領域７を通じ
て、エミッタ電極１０からの電子がＮ- 層４に注入され
る。そして、Ｎ- 層４に注入された電子によって、Ｐ+
基板１とＮ- 層４との間が順バイアス状態となる。その
結果、Ｐ+ 基板１からＮ- 層４にホールの注入が起こる
ため、Ｎ- 層４の抵抗が大幅に下がり、かつ素子の電流
容量が上がる。これがＩＧＢＴのオン状態である。
【００２８】一方、ゲート電極９に非動作レベルのゲー
ト電圧を付与することにより、チャネル領域７はＰ型に
戻り、ＩＧＢＴはオフ状態に移行する。
ト電圧を付与することにより、チャネル領域７はＰ型に
戻り、ＩＧＢＴはオフ状態に移行する。
【００２９】６００Ｖ系のＩＧＢＴ（コレクタ−エミッ
タ間電圧ＶCE＝３００Ｖで動作するＩＧＢＴ）におい
て、従来例で述べたように、従来のＮ- 層４のスペック
は、抵抗率ρが３０Ωｃｍ（不純物濃度１．５７×１０
14ｃｍ-3），厚みが６０μｍであった。
タ間電圧ＶCE＝３００Ｖで動作するＩＧＢＴ）におい
て、従来例で述べたように、従来のＮ- 層４のスペック
は、抵抗率ρが３０Ωｃｍ（不純物濃度１．５７×１０
14ｃｍ-3），厚みが６０μｍであった。
【００３０】これに対し、第１の実施例の６００Ｖ系の
ＩＧＢＴにおけるＮ- 層４のスペックは、抵抗率ρが２
０Ωcm（不純物濃度２．３５×１０14ｃｍ-3），厚みｄ
４が６５μｍに設定されている。また、Ｐベース領域５
の厚みｄ５は従来構造及び第１の実施例のＩＧＢＴ共に
１０μｍである。
ＩＧＢＴにおけるＮ- 層４のスペックは、抵抗率ρが２
０Ωcm（不純物濃度２．３５×１０14ｃｍ-3），厚みｄ
４が６５μｍに設定されている。また、Ｐベース領域５
の厚みｄ５は従来構造及び第１の実施例のＩＧＢＴ共に
１０μｍである。
【００３１】第１の実施例のＮ- 層４の厚みｄ４及び不
純物濃度並びにＰベース領域５の厚みｄ５を、上記のよ
うに設定したのは、以下の理由による。
純物濃度並びにＰベース領域５の厚みｄ５を、上記のよ
うに設定したのは、以下の理由による。
【００３２】ターンオフ時に生じるサージ電圧が発生す
るのは、ターンオフ時にＮ- 層４とＰベース領域５との
ＰＮ接合から伸びる空乏層がＮ+ バッファ層２に到達し
た瞬間、Ｎ+ バッファ層２にかかる電界が急激に上昇す
ることが原因と考えられる。
るのは、ターンオフ時にＮ- 層４とＰベース領域５との
ＰＮ接合から伸びる空乏層がＮ+ バッファ層２に到達し
た瞬間、Ｎ+ バッファ層２にかかる電界が急激に上昇す
ることが原因と考えられる。
【００３３】そこで、ターンオフ時に、Ｎ- 層４とＰベ
ース領域５とのＰＮ接合から伸びる空乏層がＮ+ バッフ
ァ層２に確実に到達しない構造のＩＧＢＴにしたのが第
１の実施例のＩＧＢＴである。
ース領域５とのＰＮ接合から伸びる空乏層がＮ+ バッフ
ァ層２に確実に到達しない構造のＩＧＢＴにしたのが第
１の実施例のＩＧＢＴである。
【００３４】実動作時のコレクタ−エミッタ間電圧をＢ
Ｖとすると、オフ状態のＩＧＢＴにおいて、Ｐベース領
域５とＮ- 層４との界面に形成されるＰＮ接合からの空
間電荷領域（空乏層の伸び）Ｗは、次の数５で決定され
る。
Ｖとすると、オフ状態のＩＧＢＴにおいて、Ｐベース領
域５とＮ- 層４との界面に形成されるＰＮ接合からの空
間電荷領域（空乏層の伸び）Ｗは、次の数５で決定され
る。
【００３５】
【数５】
【００３６】ただし、ＮはＮ- 層４の不純物濃度、ＫSi
はシリコンの比誘電率、ε0 は真空の誘電率、ｑは電子
の電荷量である。ここで、ＫSi＝１１．７、ε0 ＝８．
８５４×１０-14 （Ｆ／ｃｍ）、ｑ＝１．６０２×１０
-19 （Ｃ）である。
はシリコンの比誘電率、ε0 は真空の誘電率、ｑは電子
の電荷量である。ここで、ＫSi＝１１．７、ε0 ＝８．
８５４×１０-14 （Ｆ／ｃｍ）、ｑ＝１．６０２×１０
-19 （Ｃ）である。
【００３７】第１の実施例のＩＧＢＴのターンオフ時に
おけるＰベース領域５とＮ- 層４との界面でのＰＮ接合
からの空乏層の伸びＷは、数５により４０．６μｍと算
出される。したがって、（６５−１０）＞Ｗ（＝４０．
６）の関係が成立するため、ターンオフ時に空乏層がＮ
+ バッファ層２に到達することは確実にない。
おけるＰベース領域５とＮ- 層４との界面でのＰＮ接合
からの空乏層の伸びＷは、数５により４０．６μｍと算
出される。したがって、（６５−１０）＞Ｗ（＝４０．
６）の関係が成立するため、ターンオフ時に空乏層がＮ
+ バッファ層２に到達することは確実にない。
【００３８】一方、従来のＩＧＢＴのＮ- 層４の不純物
濃度では、ターンオフ時の空乏層の伸びは、数５より４
９．７μｍと算出される。したがって、Ｐウェル領域５
の厚みを通常レベルの１０μｍ程度で形成する場合、約
（６０−１０）＝Ｗの関係が成立するため、ターンオフ
時に空乏層がＮ+ バッファ層２に到達する。
濃度では、ターンオフ時の空乏層の伸びは、数５より４
９．７μｍと算出される。したがって、Ｐウェル領域５
の厚みを通常レベルの１０μｍ程度で形成する場合、約
（６０−１０）＝Ｗの関係が成立するため、ターンオフ
時に空乏層がＮ+ バッファ層２に到達する。
【００３９】図２は、第１の実施例のＩＧＢＴの不純物
濃度分布を示すグラフであり、図３は、第１の実施例の
ＩＧＢＴの実動作時（オフ状態時）のコレクタ−エミッ
タ間の電圧印加時の電界分布のグラフである。また、図
５は、従来構造のＩＧＢＴの不純物濃度分布を示すグラ
フであり、図６は、従来構造のＩＧＢＴの実動作時（オ
フ状態時）のコレクタ−エミッタ間の電圧印加時の電界
分布を示すグラフである。
濃度分布を示すグラフであり、図３は、第１の実施例の
ＩＧＢＴの実動作時（オフ状態時）のコレクタ−エミッ
タ間の電圧印加時の電界分布のグラフである。また、図
５は、従来構造のＩＧＢＴの不純物濃度分布を示すグラ
フであり、図６は、従来構造のＩＧＢＴの実動作時（オ
フ状態時）のコレクタ−エミッタ間の電圧印加時の電界
分布を示すグラフである。
【００４０】図２と図４とを比較すると、第１の実施例
のＩＧＢＴは従来のＩＧＢＴに比べ、Ｎ- 層４の不純物
濃度が高く、厚みが厚く設定されている。このため、図
３と図５との比較から明らかなように、第１の実施例の
ＩＧＢＴはＮ+ バッファ層２にかかる電界が確実に０に
なっている。このように、第１の実施例のＩＧＢＴは、
ターンオフ時に、Ｐベース領域５とＮ- 層４とのＰＮ接
合から伸びる空乏層が、Ｎ+ バッファ層２に到達しない
構造にしている。
のＩＧＢＴは従来のＩＧＢＴに比べ、Ｎ- 層４の不純物
濃度が高く、厚みが厚く設定されている。このため、図
３と図５との比較から明らかなように、第１の実施例の
ＩＧＢＴはＮ+ バッファ層２にかかる電界が確実に０に
なっている。このように、第１の実施例のＩＧＢＴは、
ターンオフ時に、Ｐベース領域５とＮ- 層４とのＰＮ接
合から伸びる空乏層が、Ｎ+ バッファ層２に到達しない
構造にしている。
【００４１】この発明の発明者は、第１の実施例で示し
た構造のＩＧＢＴとして、１００ＡのＩＧＢＴを試作
し、ハーフブリッジ回路でのＩＧＢＴのスイッチングオ
フ時のサージ電圧を評価した。この時の測定条件は、Ｖ
CE＝３００Ｖ、ＶGE＝±１５Ｖ、接合温度（装置温度）
１２５℃である。なお、接合温度を１２５℃に設定する
のは、実使用時において発熱により接合温度が１２５℃
程度に上昇するからである。
た構造のＩＧＢＴとして、１００ＡのＩＧＢＴを試作
し、ハーフブリッジ回路でのＩＧＢＴのスイッチングオ
フ時のサージ電圧を評価した。この時の測定条件は、Ｖ
CE＝３００Ｖ、ＶGE＝±１５Ｖ、接合温度（装置温度）
１２５℃である。なお、接合温度を１２５℃に設定する
のは、実使用時において発熱により接合温度が１２５℃
程度に上昇するからである。
【００４２】評価結果として、４５０Ｖ程度のサージ電
圧が測定され、従来構造のＩＧＢＴより１００Ｖ程度も
サージ電圧を抑制することができた。
圧が測定され、従来構造のＩＧＢＴより１００Ｖ程度も
サージ電圧を抑制することができた。
【００４３】また、Ｎ- 層４の厚みｄ４は従来構造より
も、厚みがました分、コレクタ飽和電圧ＶCE(sat) が上
昇する懸念があるが、５μｍ程度の厚みの増加であれ
ば、コレクタ飽和電圧ＶCE(sat) の上昇は無視できるレ
ベルにとどまる。また、従来同様、Ｎ- 層４の厚みｄ４
を６０μｍにしても、（６５−１０）＞Ｗ（＝４０．
６）の関係が成立するため、コレクタ飽和電圧ＶCE(sa
t) の上昇を抑え、かつサージ電圧を抑えることもでき
る。
も、厚みがました分、コレクタ飽和電圧ＶCE(sat) が上
昇する懸念があるが、５μｍ程度の厚みの増加であれ
ば、コレクタ飽和電圧ＶCE(sat) の上昇は無視できるレ
ベルにとどまる。また、従来同様、Ｎ- 層４の厚みｄ４
を６０μｍにしても、（６５−１０）＞Ｗ（＝４０．
６）の関係が成立するため、コレクタ飽和電圧ＶCE(sa
t) の上昇を抑え、かつサージ電圧を抑えることもでき
る。
【００４４】図６〜図１７は、第１の実施例のＩＧＢＴ
の製造方法を示す断面図である。以下、これらの図を参
照しつつ、その製造方法の説明を行う。
の製造方法を示す断面図である。以下、これらの図を参
照しつつ、その製造方法の説明を行う。
【００４５】まず、Ｐ+ 基板１を準備し、Ｐ+ 基板１上
にエピタキシャル成長法により、図６に示すように、不
純物濃度が１０17オーダーのＮ+ バッファ層２を形成す
る。ついで、Ｎ+ バッファ層２上にエピタキシャル成長
法により、図７に示すように、不純物濃度が２．３５×
１０14ｃｍ-3）で厚さｄ４が６５μｍのＮ- 層４を形成
する。
にエピタキシャル成長法により、図６に示すように、不
純物濃度が１０17オーダーのＮ+ バッファ層２を形成す
る。ついで、Ｎ+ バッファ層２上にエピタキシャル成長
法により、図７に示すように、不純物濃度が２．３５×
１０14ｃｍ-3）で厚さｄ４が６５μｍのＮ- 層４を形成
する。
【００４６】次に、図８に示すように、Ｎ- 層４上の全
面に薄い酸化膜２１を形成し、酸化膜２１上にポリシリ
コン層２２を形成する。そして、レジスト２３を塗布し
た後、レジスト２３に対しパターンニング処理を施す。
その後、パターニングされたレジスト２３をマスクとし
て、ポリシリコン層２２に対するエッチング処置を施
し、図９に示すように、ポリシリコンからなるゲート電
極９を形成する。
面に薄い酸化膜２１を形成し、酸化膜２１上にポリシリ
コン層２２を形成する。そして、レジスト２３を塗布し
た後、レジスト２３に対しパターンニング処理を施す。
その後、パターニングされたレジスト２３をマスクとし
て、ポリシリコン層２２に対するエッチング処置を施
し、図９に示すように、ポリシリコンからなるゲート電
極９を形成する。
【００４７】その後、図１０に示すように、レジスト２
３及びゲート電極９をマスクとして、Ｎ- 層４の表面に
ボロンを注入する。そして、レジスト２３を除去した
後、アニール処理を施すことにより、図１１に示すよう
に、厚さｄ５が１０μｍのＰベース領域５を形成する。
この際、熱拡散により、Ｐベース領域５の一部が酸化膜
２１下に形成される。
３及びゲート電極９をマスクとして、Ｎ- 層４の表面に
ボロンを注入する。そして、レジスト２３を除去した
後、アニール処理を施すことにより、図１１に示すよう
に、厚さｄ５が１０μｍのＰベース領域５を形成する。
この際、熱拡散により、Ｐベース領域５の一部が酸化膜
２１下に形成される。
【００４８】そして、全面にレジスト２４を塗布し、レ
ジスト２４に対するパターニング処理を施す。その後、
図１２に示すように、レジスト２４及びゲート電極９を
マスクとして、酸化膜２１に対するエッチング処理を施
し、ゲート酸化膜８を形成する。
ジスト２４に対するパターニング処理を施す。その後、
図１２に示すように、レジスト２４及びゲート電極９を
マスクとして、酸化膜２１に対するエッチング処理を施
し、ゲート酸化膜８を形成する。
【００４９】そして、レジスト２４を除去し、ゲート電
極９及びゲート酸化膜８をマスクとして、リンをデポジ
ションし、熱処理を施すことにより、図１３に示すよう
に、Ｎエミッタ領域６を形成する。なお、Ｎエミッタ領
域６の形成を、Ｐベース領域５の形成と同様、リンまた
はヒ素の注入、レジスト２４の除去、アニール処理によ
り行うこともできる。
極９及びゲート酸化膜８をマスクとして、リンをデポジ
ションし、熱処理を施すことにより、図１３に示すよう
に、Ｎエミッタ領域６を形成する。なお、Ｎエミッタ領
域６の形成を、Ｐベース領域５の形成と同様、リンまた
はヒ素の注入、レジスト２４の除去、アニール処理によ
り行うこともできる。
【００５０】そして、図１４に示すように、全面に層間
絶縁膜２５を形成する。次に、層間絶縁膜２５上にレジ
スト２６を塗布し、レジスト２６をパターニングする。
絶縁膜２５を形成する。次に、層間絶縁膜２５上にレジ
スト２６を塗布し、レジスト２６をパターニングする。
【００５１】次に、図１５に示すように、パターニング
したレジスト２６をマスクとして、層間絶縁膜２５に対
するエッチングを施し、Ｎエミッタ領域６の一部及びＮ
エミッタ領域６，６間のＰベース領域５を露出させる。
その後、全面にエミッタ電極１０を形成する。
したレジスト２６をマスクとして、層間絶縁膜２５に対
するエッチングを施し、Ｎエミッタ領域６の一部及びＮ
エミッタ領域６，６間のＰベース領域５を露出させる。
その後、全面にエミッタ電極１０を形成する。
【００５２】最後に、Ｐ+ 基板１の裏面にコレクタ電極
１１を形成することにより、第１の実施例のＩＧＢＴが
完成する。なお、図１６のＡ−Ａ面〜Ｂ−Ｂ面における
図が図１に相当し、図１では層間絶縁膜２５を省略し、
エミッタ電極１０も模式的に示している。
１１を形成することにより、第１の実施例のＩＧＢＴが
完成する。なお、図１６のＡ−Ａ面〜Ｂ−Ｂ面における
図が図１に相当し、図１では層間絶縁膜２５を省略し、
エミッタ電極１０も模式的に示している。
【００５３】なお、第１の実施例では、Ｎ- 層４の不純
物濃度、厚みｄ４及びＰベース領域５の厚みｄ５をそれ
ぞれ、２．３５×１０14ｃｍ-3、６５μｍ及び１０μｍ
に設定したが、これに限定されず、（ｄ４−ｄ５）＞Ｗ
（数５より算出）を満足する範囲で、それぞれを任意設
定することにより、サージ電圧を抑えた構造のＩＧＢＴ
を得ることができる。
物濃度、厚みｄ４及びＰベース領域５の厚みｄ５をそれ
ぞれ、２．３５×１０14ｃｍ-3、６５μｍ及び１０μｍ
に設定したが、これに限定されず、（ｄ４−ｄ５）＞Ｗ
（数５より算出）を満足する範囲で、それぞれを任意設
定することにより、サージ電圧を抑えた構造のＩＧＢＴ
を得ることができる。
【００５４】図１７はこの発明の第２の実施例であるＮ
チャネルＩＧＢＴの構成を示す断面図である。同図に示
すように、Ｐ+ 基板１の表面上１に不純物濃度が１０17
オーダーのＮ+ バッファ層２が形成される。Ｎ+ バッフ
ァ層２上にＮ層３が形成され、Ｎ層３上にＮ- 層４が形
成される。なお、上記Ｐ+ 基板１、Ｎ+ バッファ層２、
Ｎ層３、Ｎ- 層４、Ｐベース領域５及びＮエミッタ領域
６を形成する半導体はすべてシリコンである。
チャネルＩＧＢＴの構成を示す断面図である。同図に示
すように、Ｐ+ 基板１の表面上１に不純物濃度が１０17
オーダーのＮ+ バッファ層２が形成される。Ｎ+ バッフ
ァ層２上にＮ層３が形成され、Ｎ層３上にＮ- 層４が形
成される。なお、上記Ｐ+ 基板１、Ｎ+ バッファ層２、
Ｎ層３、Ｎ- 層４、Ｐベース領域５及びＮエミッタ領域
６を形成する半導体はすべてシリコンである。
【００５５】そして、Ｎ- 層４の表面に選択的にＰベー
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、第１の実施
例同様、一方のＰベース領域５の端部上から、他方のＰ
ベース領域５の端部上にかけてゲート絶縁膜８が形成さ
れ、このゲート絶縁膜８上にゲート電極９が形成され
る。すなわち、Ｎ- 層４の表面にＮチャネルのＤＭＯＳ
が形成される。また、Ｐベース領域５の一部上及びＮエ
ミッタ領域６の一部上に、エミッタ電極１０が形成さ
れ、Ｐ+ 基板１の裏面上にコレクタ電極１１が形成され
る。
ス領域５が形成され、各Ｐベース領域５の表面に選択的
にＮエミッタ領域６が形成される。そして、第１の実施
例同様、一方のＰベース領域５の端部上から、他方のＰ
ベース領域５の端部上にかけてゲート絶縁膜８が形成さ
れ、このゲート絶縁膜８上にゲート電極９が形成され
る。すなわち、Ｎ- 層４の表面にＮチャネルのＤＭＯＳ
が形成される。また、Ｐベース領域５の一部上及びＮエ
ミッタ領域６の一部上に、エミッタ電極１０が形成さ
れ、Ｐ+ 基板１の裏面上にコレクタ電極１１が形成され
る。
【００５６】第２の実施例のＩＧＢＴのスペックは、Ｎ
- 層４の厚みｄ４が５０μｍ、Ｎ-層４の不純物濃度が
１．５７×１０ 14 ｃｍ-3（３０Ωｃｍ）、Ｐベース領
域５の厚みｄ５が１０μｍ、Ｎ層３の厚みｄ３が１０μ
ｍ、Ｎ層３の不純物濃度が２．３５×１０ 14 ｃｍ
-3（２０Ωｃｍ）である。
- 層４の厚みｄ４が５０μｍ、Ｎ-層４の不純物濃度が
１．５７×１０ 14 ｃｍ-3（３０Ωｃｍ）、Ｐベース領
域５の厚みｄ５が１０μｍ、Ｎ層３の厚みｄ３が１０μ
ｍ、Ｎ層３の不純物濃度が２．３５×１０ 14 ｃｍ
-3（２０Ωｃｍ）である。
【００５７】第１の実施例同様、第２の実施例のＮ- 層
４の厚みｄ４及び不純物濃度、Ｎ層３の厚みｄ３及び不
純物濃度並びにＰベース領域５の厚みを、上記のように
設定したのは、以下の理由による。
４の厚みｄ４及び不純物濃度、Ｎ層３の厚みｄ３及び不
純物濃度並びにＰベース領域５の厚みを、上記のように
設定したのは、以下の理由による。
【００５８】サージ電圧抑制のため、ターンオフ時に、
Ｎ- 層４とＰベース領域５とのＰＮ接合から伸びる空乏
層をＮ+ バッファ層２に到達しない構造のＩＧＢＴにし
たのが、第２の実施例のＩＧＢＴである。
Ｎ- 層４とＰベース領域５とのＰＮ接合から伸びる空乏
層をＮ+ バッファ層２に到達しない構造のＩＧＢＴにし
たのが、第２の実施例のＩＧＢＴである。
【００５９】実動作時のコレクタ−エミッタ間電圧をＢ
Ｖとすると、Ｐベース領域５とＮ-層４との界面に形成
されるＰＮ接合からの空間電荷領域Ｗ′は、次の数６で
決定する。
Ｖとすると、Ｐベース領域５とＮ-層４との界面に形成
されるＰＮ接合からの空間電荷領域Ｗ′は、次の数６で
決定する。
【００６０】
【数６】
【００６１】ただし、Ｎ1 はＮ- 層４の不純物濃度、Ｎ
2 はＮ層３の不純物濃度、ＫSiはシリコンの比誘電率、
ε0 は真空の誘電率、ｑは電子の電荷量、ＢＶ１はＰベ
ース領域５とＮ- 層４との間で負担されるコレクタ−エ
ミッタ電圧である。
2 はＮ層３の不純物濃度、ＫSiはシリコンの比誘電率、
ε0 は真空の誘電率、ｑは電子の電荷量、ＢＶ１はＰベ
ース領域５とＮ- 層４との間で負担されるコレクタ−エ
ミッタ電圧である。
【００６２】第２の実施例の構成の場合、Ｗ１＝４０μ
ｍとなることにより、ＢＶ１＝１９４．４Ｖが算出され
る。その結果、Ｗ２＝７．６μｍが算出されるため、第
２の実施例のＩＧＢＴのターンオフ時におけるＰベース
領域５とＮ- 層４との界面でのＰＮ接合からの空乏層の
伸びＷ′（Ｗ１＋Ｗ２）は、４７．６μｍと算出され
る。
ｍとなることにより、ＢＶ１＝１９４．４Ｖが算出され
る。その結果、Ｗ２＝７．６μｍが算出されるため、第
２の実施例のＩＧＢＴのターンオフ時におけるＰベース
領域５とＮ- 層４との界面でのＰＮ接合からの空乏層の
伸びＷ′（Ｗ１＋Ｗ２）は、４７．６μｍと算出され
る。
【００６３】したがって、（５０−１０）＋１０＞４
７．６の関係が成立するため、ターンオフ時に空乏層が
Ｎ+ バッファ層２に到達することはない。
７．６の関係が成立するため、ターンオフ時に空乏層が
Ｎ+ バッファ層２に到達することはない。
【００６４】図１８は、第２の実施例のＩＧＢＴの不純
物濃度分布を示すグラフであり、図１９は、第２の実施
例のＩＧＢＴの実動作時（オフ状態時）のコレクターエ
ミッタ間の電圧印加時の電界分布を示すグラフである。
物濃度分布を示すグラフであり、図１９は、第２の実施
例のＩＧＢＴの実動作時（オフ状態時）のコレクターエ
ミッタ間の電圧印加時の電界分布を示すグラフである。
【００６５】図１８に示すように、Ｎ層３内で電界が確
実に０になっていおり、このことから、ターンオフ時
に、Ｐベース領域５とＮ- 層４とのＰＮ接合から伸びる
空乏層が、確実にＮ+ バッファ層２に到達しない構造に
していることがわかる。
実に０になっていおり、このことから、ターンオフ時
に、Ｐベース領域５とＮ- 層４とのＰＮ接合から伸びる
空乏層が、確実にＮ+ バッファ層２に到達しない構造に
していることがわかる。
【００６６】したがって、第１の実施例のＩＧＢＴと同
様の理由で、サージ電圧を抑制することができる。
様の理由で、サージ電圧を抑制することができる。
【００６７】図２０及び図２１は、第２の実施例のＩＧ
ＢＴの製造方法の一部を示す断面図である。以下、これ
らの図を参照しつつ、その製造方法の説明を行う。
ＢＴの製造方法の一部を示す断面図である。以下、これ
らの図を参照しつつ、その製造方法の説明を行う。
【００６８】まず、Ｐ+ 基板１を準備し、Ｐ+ 基板１上
にエピタキシャル成長法により、図２０に示すように、
不純物濃度が１０17〜１０18ｃｍ-3オーダーのＮ+ バッ
ファ層２を形成する。ついで、Ｎ+ バッファ層２上にエ
ピタキシャル成長法により、図２１に示すように、不純
物濃度が２．３５×１０14ｃｍ-3で厚みｄ３が１０μｍ
のＮ層３を形成する。さらに、Ｎ層３上にエピタキシャ
ル成長法により、不純物濃度が１．５７×１０14ｃｍ-3
で厚みｄ４が５０μｍのＮ- 層４を形成する。
にエピタキシャル成長法により、図２０に示すように、
不純物濃度が１０17〜１０18ｃｍ-3オーダーのＮ+ バッ
ファ層２を形成する。ついで、Ｎ+ バッファ層２上にエ
ピタキシャル成長法により、図２１に示すように、不純
物濃度が２．３５×１０14ｃｍ-3で厚みｄ３が１０μｍ
のＮ層３を形成する。さらに、Ｎ層３上にエピタキシャ
ル成長法により、不純物濃度が１．５７×１０14ｃｍ-3
で厚みｄ４が５０μｍのＮ- 層４を形成する。
【００６９】そして、Ｎ- 層４の表面に第１の実施例で
示した工程（図８〜図１６参照）でＤＭＯＳを形成する
ことにより、第２の実施例のＩＧＢＴを完成することが
できる。この際、Ｐベース領域５の厚みｄ５を１０μｍ
で形成する。
示した工程（図８〜図１６参照）でＤＭＯＳを形成する
ことにより、第２の実施例のＩＧＢＴを完成することが
できる。この際、Ｐベース領域５の厚みｄ５を１０μｍ
で形成する。
【００７０】なお、第２の実施例では、Ｎ層３の不純物
濃度及びその厚みｄ３、Ｎ- 層４の不純物濃度及びその
厚みｄ４並びにＰベース領域５の厚みｄ５を、それぞ
れ、２．３５×１０14ｃｍ-3、１０μｍ、１．５７×１
０14ｃｍ-3、５０μｍ及び１０μｍに設定したが、これ
に限定されず、（ｄ４−ｄ５＋ｄ３）＞Ｗ′（数６より
算出）を満足する範囲で、それぞれを任意に設定するこ
とにより、サージ電圧を抑えた構造のＩＧＢＴを得るこ
とができる。
濃度及びその厚みｄ３、Ｎ- 層４の不純物濃度及びその
厚みｄ４並びにＰベース領域５の厚みｄ５を、それぞ
れ、２．３５×１０14ｃｍ-3、１０μｍ、１．５７×１
０14ｃｍ-3、５０μｍ及び１０μｍに設定したが、これ
に限定されず、（ｄ４−ｄ５＋ｄ３）＞Ｗ′（数６より
算出）を満足する範囲で、それぞれを任意に設定するこ
とにより、サージ電圧を抑えた構造のＩＧＢＴを得るこ
とができる。
【００７１】なお、第１及び第２の実施例では、ＩＧＢ
Ｔについて説明したが、パワーＭＯＳＦＥＴ、ＭＣＴ
（Mos Controlled Thyristor）、ＥＳＴ（Emitter Swit
ched Thyristor）、ＢＲＴ（Base Resistance Contorll
ed Thyristor）等のＭＯＳゲートサイリスタであっても
よい。
Ｔについて説明したが、パワーＭＯＳＦＥＴ、ＭＣＴ
（Mos Controlled Thyristor）、ＥＳＴ（Emitter Swit
ched Thyristor）、ＢＲＴ（Base Resistance Contorll
ed Thyristor）等のＭＯＳゲートサイリスタであっても
よい。
【００７２】基本的には、逆バイアス印加時にＰＮ接合
から伸びる空乏層が、隣接する他の半導体層に到達する
とサージ電圧の上昇を招く構造の半導体装置に対して、
この発明は適用可能である。
から伸びる空乏層が、隣接する他の半導体層に到達する
とサージ電圧の上昇を招く構造の半導体装置に対して、
この発明は適用可能である。
【００７３】なお、上記数５及び数６で示した式は、導
電型式が第１及び第２の実施例と逆の場合でも成立す
る。
電型式が第１及び第２の実施例と逆の場合でも成立す
る。
【００７４】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置及び請求項３記載の製造方法
で製造された半導体装置によれば、第２の半導体層と第
３の半導体層との界面で形成されるＰＮ接合の、逆バイ
アスの最大値設定時における空乏層の伸びＷに対して、
第３の半導体層下の第２の半導体層の厚みＤが、Ｄ＞Ｗ
を満足するように、第３の半導体層の厚み、第２の半導
体層の厚み及びその不純物濃度を設定しているため、第
１及び第２の主電極から前記ＰＮ接合に逆バイアスＢＶ
が印加されても、前記ＰＮ接合から伸びる空乏層が、第
２の半導体層介して第１の半導体層にまで到達すること
はない。
請求項１記載の半導体装置及び請求項３記載の製造方法
で製造された半導体装置によれば、第２の半導体層と第
３の半導体層との界面で形成されるＰＮ接合の、逆バイ
アスの最大値設定時における空乏層の伸びＷに対して、
第３の半導体層下の第２の半導体層の厚みＤが、Ｄ＞Ｗ
を満足するように、第３の半導体層の厚み、第２の半導
体層の厚み及びその不純物濃度を設定しているため、第
１及び第２の主電極から前記ＰＮ接合に逆バイアスＢＶ
が印加されても、前記ＰＮ接合から伸びる空乏層が、第
２の半導体層介して第１の半導体層にまで到達すること
はない。
【００７５】したがって、瞬間的に第２の半導体層と第
３の半導体層との界面で形成されるＰＮ接合に逆バイア
スがかかって場合に生じるサージ電圧を抑えることがで
きる。
３の半導体層との界面で形成されるＰＮ接合に逆バイア
スがかかって場合に生じるサージ電圧を抑えることがで
きる。
【００７６】この発明における請求項２記載の半導体装
置及び請求項４記載の製造方法で製造された半導体装置
は、第２の半導体層と第３の半導体層との界面で形成さ
れるＰＮ接合の、逆バイアスの最大値設定時における空
乏層の伸びＷ′に対して、第３の半導体層下の第２の半
導体層の厚みＤに中間半導体層を加えた厚みＤ′がＤ′
＞Ｗ′を満足するように、第３の半導体層の厚み、第２
の半導体層の厚み及びその不純物濃度並びに中間半導体
層の厚み及びその不純物濃度を設定しているため、第１
及び第２の主電極から前記ＰＮ接合に逆バイアスＢＶが
印加されても、前記ＰＮ接合から伸びる空乏層が、第２
の半導体層及び中間半導体層を介して第１の半導体層に
まで到達することはない。
置及び請求項４記載の製造方法で製造された半導体装置
は、第２の半導体層と第３の半導体層との界面で形成さ
れるＰＮ接合の、逆バイアスの最大値設定時における空
乏層の伸びＷ′に対して、第３の半導体層下の第２の半
導体層の厚みＤに中間半導体層を加えた厚みＤ′がＤ′
＞Ｗ′を満足するように、第３の半導体層の厚み、第２
の半導体層の厚み及びその不純物濃度並びに中間半導体
層の厚み及びその不純物濃度を設定しているため、第１
及び第２の主電極から前記ＰＮ接合に逆バイアスＢＶが
印加されても、前記ＰＮ接合から伸びる空乏層が、第２
の半導体層及び中間半導体層を介して第１の半導体層に
まで到達することはない。
【００７７】したがって、瞬間的に第２の半導体層と第
３の半導体層との界面で形成されるＰＮ接合に逆バイア
スがかかって場合に生じるサージ電圧を抑えることがで
きる。
３の半導体層との界面で形成されるＰＮ接合に逆バイア
スがかかって場合に生じるサージ電圧を抑えることがで
きる。
【図１】この発明の第１の実施例であるＮチャネルＩＧ
ＢＴの構成を示す断面図である。
ＢＴの構成を示す断面図である。
【図２】第１の実施例のＩＧＢＴの不純物濃度分布を示
すグラフである。
すグラフである。
【図３】第１の実施例のＩＧＢＴの実使用時（オフ状態
時）の電界分布を示すグラフである。
時）の電界分布を示すグラフである。
【図４】従来のＩＧＢＴの不純物濃度分布を示すグラフ
である。
である。
【図５】従来のＩＧＢＴの実使用時（オフ状態時）の電
界分布を示すグラフである。
界分布を示すグラフである。
【図６】第１の実施例のＩＧＢＴの製造方法を示す断面
図である。
図である。
【図７】第１の実施例のＩＧＢＴの製造方法を示す断面
図である。
図である。
【図８】第１の実施例のＩＧＢＴの製造方法を示す断面
図である。
図である。
【図９】第１の実施例のＩＧＢＴの製造方法を示す断面
図である。
図である。
【図１０】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１１】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１２】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１３】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１４】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１５】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１６】第１の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図１７】この発明の第２の実施例であるＮチャネルＩ
ＧＢＴの構成を示す断面図である。
ＧＢＴの構成を示す断面図である。
【図１８】第２の実施例のＩＧＢＴの不純物濃度分布を
示すグラフである。
示すグラフである。
【図１９】第２の実施例のＩＧＢＴの実使用時（オフ状
態時）の電界分布を示すグラフである。
態時）の電界分布を示すグラフである。
【図２０】第２の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図２１】第２の実施例のＩＧＢＴの製造方法を示す断
面図である。
面図である。
【図２２】従来のＩＧＢＴの構造を示す断面図である。
１ Ｐ+ 基板 ２ Ｎ+ バッファ層 ３ Ｎ層 ４ Ｎ- 層 ５ Ｐベース領域 ６ Ｎエミッタ領域 ８ ゲート酸化膜 ９ ゲート電極 １０ エミッタ電極 １１ コレクタ電極
Claims (4)
- 【請求項１】 一方主面及び他方主面を有する第１の導
電型の第１の半導体層と、 前記第１の半導体層の一方主面上に形成された、前記第
１の半導体層よりも不純物濃度が低い第１の導電型の第
２の半導体層と、 前記第２の半導体層の表面に形成された第２の導電型の
第３の半導体層と、 前記第３の半導体層上に形成された第１の主電極と、 前記第１の半導体層の他方主面上に形成された第２の主
電極とを備えた半導体装置において、 Ｄ ：前記第３の半導体層下の前記第２の半導体層の厚
み； ＢＶ：実動作時における前記第１の主電極と前記第２の
主電極との間に印加される逆バイアス電圧の最大値； ＫS ：前記第２の半導体層における半導体物質の比誘電
率； ε0 ：真空の誘電率； ｑ ：電子の電荷量； Ｎ ：前記第２の半導体層の不純物濃度； Ｗ ：下記の数１： 【数１】 で定まる、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアス設定時にお
ける空乏層の伸び； としたとき、 条件式： Ｄ＞Ｗ を満足するように、前記第３の半導体層の厚みと；前記
第２の半導体層の厚み及びその不純物濃度とを設定した
ことを特徴とする半導体装置。 - 【請求項２】 一方主面及び他方主面を有する第１の導
電型の第１の半導体層と、 前記第１の半導体層の一方主面上に形成された、前記第
１の半導体層よりも不純物濃度が低い第１の導電型の中
間半導体層と、 前記中間半導体層上に形成された、前記中間半導体層よ
りも不純物濃度が低い第１の導電型の第２の半導体層
と、 前記第２の半導体層の表面に形成された第２の導電型の
第３の半導体層と、 前記第３の半導体層上に形成された第１の主電極と、 前記第１の半導体層の他方主面上に形成された第２の主
電極とを備えた半導体装置において、 Ｄ′：前記第３の半導体層下の前記第２の半導体層の厚
みに前記中間半導体層の厚みを加えた厚み； ＢＶ：実動作時における前記第１の主電極と前記第２の
主電極との間に印加される逆バイアス電圧の最大値； ＫS ：前記第２の半導体層における半導体物質の比誘電
率； ε0 ：真空の誘電率； ｑ ：電子の電荷量； Ｎ1 ：前記第１の半導体層の不純物濃度； Ｎ2 ：前記第２の半導体層の不純物濃度； ＢＶ１：前記第２の半導体層と前記第３の半導体層との
間で負担される逆バイアス電圧の最大値； Ｗ′：下記の数２： 【数２】 で定まる、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアス設定時にお
ける空乏層の伸び； としたとき、 条件式： Ｄ′＞Ｗ′ を満足するように、前記第３の半導体層の厚みと；前記
第２の半導体層の厚み及びその不純物濃度と；前記中間
半導体層の厚み及びその不純物濃度とを設定したことを
特徴とする半導体装置。 - 【請求項３】 (a) 一方主面及び他方主面を有する第１
の導電型の第１の半導体層を準備するステップと、 (b) 前記第１の半導体層の一方主面上に第１の導電型の
第２の半導体層を形成するステップとを備え、前記第２
の半導体層は前記第１の半導体層よりも第１の導電型の
不純物濃度が低く設定され、 (c) 前記第２の半導体層の表面に第２の導電型の第３の
半導体層を形成するステップと、 (d) 前記第３の半導体層上に第１の主電極を形成するス
テップと、 (e) 前記第１の半導体層の他方主面上に第２の主電極を
形成するステップとをさらに備えた半導体装置の製造方
法において、 Ｄ ：前記第３の半導体層下の前記第２の半導体層の厚
み； ＢＶ：実動作時における前記第１の主電極と前記第２の
主電極との間に印加される逆バイアス電圧の最大値； ＫS ：前記第２の半導体層における半導体物質の比誘電
率； ε0 ：真空の誘電率； ｑ ：電子の電荷量； Ｎ ：前記第２の半導体層の不純物濃度； Ｗ ：下記の数３： 【数３】 で定まる、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアス設定時にお
ける空乏層の伸び； としたとき、 条件式： Ｄ＞Ｗ を満足するように、前記第３の半導体層の厚みと；前記
第２の半導体層の厚み及びその不純物濃度とを設定した
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 (a) 一方主面及び他方主面を有する第１
の導電型の第１の半導体層を準備するステップと、 (b) 前記第１の半導体層の一方主面上に、前記第１の半
導体層よりも不純物濃度が低い第１の導電型の中間半導
体層を形成するステップと、 (c) 前記中間半導体層の上に、前記中間半導体層よりも
不純物濃度が低い第１の導電型の第２の半導体層を形成
するステップと、 (d) 前記第２の半導体層の表面に第２の導電型の第３の
半導体層を形成するステップと、 (e) 前記第３の半導体層上に第１の主電極を形成するス
テップと、 (f) 前記第１の半導体層の他方主面上に第２の主電極を
形成するステップを備えた半導体装置の製造方法におい
て、 Ｄ′：前記第３の半導体層下の前記第２の半導体層の厚
みに前記中間半導体層の厚みを加えた厚み； ＢＶ：実動作時における前記第１の主電極と前記第２の
主電極との間に印加される逆バイアス電圧の最大値； ＫS ：前記第２の半導体層における半導体物質の比誘電
率； ε0 ：真空の誘電率； ｑ ：電子の電荷量； Ｎ1 ：前記第２の半導体層の不純物濃度； Ｎ2 ：前記第２の半導体層の不純物濃度； ＢＶ１：前記第２の半導体層と前記第３の半導体層との
間で負担される逆バイアス電圧の最大値； Ｗ′：下記の数４： 【数４】 で定まる、前記第２の半導体層と前記第３の半導体層と
の界面で形成されるＰＮ接合の、逆バイアス設定時にお
ける空乏層の伸び； としたとき、 条件式： Ｄ′＞Ｗ′ を満足するように、前記第３の半導体層の厚みと；前記
第２の半導体層の厚み及びその不純物濃度と；前記中間
半導体層の厚み及びその不純物濃度とを設定したことを
特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208890A JP2918399B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体装置およびその製造方法 |
| US08/085,058 US5355003A (en) | 1992-08-05 | 1993-07-02 | Semiconductor device having stable breakdown voltage in wiring area |
| DE4326052A DE4326052C2 (de) | 1992-08-05 | 1993-08-03 | Halbleitervorrichtungen und Verfahren zur Herstellung derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208890A JP2918399B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661497A JPH0661497A (ja) | 1994-03-04 |
| JP2918399B2 true JP2918399B2 (ja) | 1999-07-12 |
Family
ID=16563824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208890A Expired - Lifetime JP2918399B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5355003A (ja) |
| JP (1) | JP2918399B2 (ja) |
| DE (1) | DE4326052C2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0163875B1 (ko) * | 1994-11-30 | 1998-12-01 | 윤종용 | 반도체장치 및 그 제조방법 |
| JPH08227999A (ja) * | 1994-12-21 | 1996-09-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法 |
| JPH08288503A (ja) * | 1995-04-11 | 1996-11-01 | Rohm Co Ltd | プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 |
| EP0746040A1 (en) * | 1995-05-31 | 1996-12-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Improved IGBT device |
| US5679966A (en) * | 1995-10-05 | 1997-10-21 | North Carolina State University | Depleted base transistor with high forward voltage blocking capability |
| KR0163928B1 (ko) * | 1995-10-25 | 1998-12-01 | 김광호 | 이미터 스위치 사이리스터 |
| EP0845813A1 (en) * | 1996-12-02 | 1998-06-03 | Zetex Plc | Insulated gate bipolar transistor |
| JPH10335649A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6271061B1 (en) | 1997-12-03 | 2001-08-07 | Stmicroelectronics S.R.L. | Fabrication of insulated gate bipolar devices |
| JP4164962B2 (ja) | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| DE10024859A1 (de) * | 2000-05-19 | 2001-12-06 | Infineon Technologies Ag | Schaltungsanordnung zum entlasteten Schalten |
| DE10031781A1 (de) * | 2000-07-04 | 2002-01-17 | Abb Semiconductors Ag Baden | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| DE10053445C2 (de) * | 2000-10-27 | 2002-11-28 | Infineon Technologies Ag | IGBT mit einstellbarem Emitterwirkungsgrad und Schaltverhalten |
| JP3764343B2 (ja) * | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2007067062A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| DE102005061294B4 (de) * | 2005-12-21 | 2010-05-12 | Infineon Technologies Austria Ag | NPT-Halbleiterbauelement in der Form eines MOSFETs oder IGBTs |
| JP5089191B2 (ja) * | 2007-02-16 | 2012-12-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN107170802B (zh) * | 2017-06-07 | 2020-01-17 | 电子科技大学 | 一种短路阳极soi ligbt |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998558A (ja) * | 1982-11-27 | 1984-06-06 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS6482566A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Field-effect semiconductor device |
| JP2536122B2 (ja) * | 1989-02-06 | 1996-09-18 | 富士電機株式会社 | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ |
| JPH0338880A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
| JPH0487372A (ja) * | 1990-07-31 | 1992-03-19 | Fuji Electric Co Ltd | 絶縁ゲートバイポーラトランジスタの製造方法 |
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