DE4326052A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents
Halbleitervorrichtung und Verfahren zur Herstellung derselbenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleitervor
richtung und ein Verfahren zur Herstellung derselben und genauer
bezieht sie sich auf eine vertikale Feldeffekt-Halbleitervor
richtung und ein Verfahren zur Herstellung derselben.
Fig. 22 ist eine Schnittansicht, die die Struktur eines der An
melderin bekannten n-Kanal-IGBT (Insulated Gate Bipolar Thyristor
= bipolarer Thyristor mit isoliertem Gate). Wie in Fig. 22 ge
zeigt, ist eine n⁺-Typ Pufferschicht 2 auf einem p⁺-Typ Substrat 1
und einem n⁻-Typ Schicht 4 auf der n⁺-Typ Pufferschicht 2 ausge
bildet.
P-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der
n⁻-Typ Schicht 4 ausgebildet, und n-Typ Emitterbereiche 6 sind
selektiv in Oberflächen der p-Typ Basisbereiche 5 ausgebildet.
Eine Gateisolierschicht 8 ist zwischen Endabschnitten der Emit
terbereiche 6, die in den p-Typ Basisbereichen 5 angeordnet sind,
ausgebildet, so daß eine Gateelektrode 9 auf dieser Gateisolier
schicht 8 ausgebildet ist. Nämlich ist ein n-Kanal DMOS (Diffu
sion self-alignment MOS = Diffusionsselbstausgerichteter MOS) auf
der Oberfläche der n⁻-Typ Schicht 4 ausgebildet.
Weiter sind Emitterelektroden 10 auf Teilen der p-Typ Basisberei
che 5 und der n-Typ Emitterbereiche 6 ausgebildet, während eine
Kollektorelektrode 11 auf einer rückseitigen Oberfläche des
p⁺-Typ Substrat 1 ausgebildet ist.
Bei einer solchen Struktur wird eine Kollektorspannung VCE eines
vorgeschriebenen Niveaus über die Emitterelektroden 10 und die
Kollektorelektrode 11 angelegt, wobei die Emitterseite auf Masse
gelegt ist, und eine Gatespannung VGE auf einem Betriebsniveau
wird über die Gateelektrode 9 und die Emitterelektroden 10 ange
legt. Derart werden Kanalbereiche 7, welche Oberflächenbereiche
der p-Typ Basisbereiche 5 sind, die unter der Gateelektrode 9
angeordnet sind, in den n-Typ invertiert. Daher werden Elektronen
von den Emitterelektroden 10 in die n⁻-Typ Schicht 4 durch die
Kanalbereiche 7 injiziert. Das p⁺-Typ Substrat 1 und die n⁻-Typ
Schicht 4 werden durch die in die n⁻-Typ Schicht 4 injizierten
Elektronen in Vorwärtsrichtung vorgespannt. Als Ergebnis inji
ziert das p⁺-Typ Substrat 1 Löcher in die n -Typ Schicht 4, wo
durch der Widerstand der n⁻-Typ Schicht 4 extrem reduziert wird
und die Stromkapazität der Vorrichtung erhöht wird. Dies ist ein
AN-Zustand des IGBT.
Wenn andererseits eine Gatespannung auf Nicht-Betriebsniveau an
die Gateelektrode 9 angelegt wird, kehren die Kanalbereiche 7 zum
p-Typ zurück, um den IGBT in einen AUS-Zustand zu bringen. In
diesem Fall wird ein bestimmter Grad von Zeit zum Verschwinden
der in die n⁻-Typ Schicht 4 injizierten Löcher benötigt. Nämlich
wird eine vorgeschriebene Zeit vom Anlegen der Nicht-Betriebsni
veau-Gatespannung an die Gateelektrode 9 bis zum vollständigen
Verschwinden der Löcher in der n⁻-Typ Schicht 4 und der n⁺-Typ
Pufferschicht 2 benötigt, zum vollständigen Stoppen des Strom
flusses in den IGBT während einer Ausschaltbetriebszeit.
Die n⁺-Typ Pufferschicht 2 ist als ein Lebensdauerunterdrücker
bzw. -zerstörer zur Steuerung der in die n⁻-Typ Schicht 4 inji
zierten Löcher vorgesehen, so daß die Ausschaltzeit durch das
Vorhandensein dieser n⁺-Typ Pufferschicht 2 reduziert werden
kann. Die n⁺-Typ Pufferschicht 2 ist außerdem vorgesehen zur Un
terdrückung von Verarmungsschichten, die sich von pn-Übergängen,
die in den Grenzflächen zwischen den p-Typ Basisbereichen 5 und
der n⁻-Typ Schicht 4 ausgebildet sind, in einem AN-Zustand des
IGBT in Richtung der n⁻-Typ Schicht 4 ausdehnen, wodurch die
n⁻-Typ Schicht 4 in ihrer Dicke reduziert werden kann.
Es wurde empirisch erkannt, daß eine Einschaltspannung (Emitter-
Kollektor-Spannung VCE) in einem Ausschaltzustand eines IGBT mit
einer solchen bekannten Struktur erhöht ist.
Ein typischer IGBT mit einer solchen bekannten Struktur ist ein
600 V-System-IGBT, der mit einer Kollektor-Emitter-Spannung VCE
von 300 V arbeitet, dessen n⁻-Typ Schicht 4 einen spezifischen
Wiederstand ρ von 30 Ωcm (Dotierungskonzentration: 1,57×1014 cm-3)
und eine Dicke von 60 µm hat.
Die Anmelderin stellte experimentell einen IGBT von 100 A Strom
kapazität mit der bekannten Struktur her, um eine Einschaltspan
nung in einem ausgeschalteten Zustand des IGBT in einer Halbbrüc
kenschaltung bei Meßbedingungen von VCE = 300 V, VGE = ± 15 V und
einer Übergangstemperatur (Vorrichtungstemperatur) von 125° Cel
sius zu ermitteln.
Als Ergebnis wurde eine relativ große Einschaltspannung von unge
fähr 550 V gemessen. Durch das Resultat dieses Experimentes ist
gezeigt, daß ein solcher IGBT mit einer bekannten Struktur eine
Einschaltspannung in einem Ausschaltzustand nicht unterdrücken
kann.
Es ist Aufgabe der vorliegenden Erfindung eine Halbleitervorrich
tung, die eine Einschaltspannung unterdrücken kann, und ein Ver
fahren zu deren Herstellung zu ermöglichen.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach
Anspruch 1 oder 2 oder ein Verfahren nach Anspruch 8 oder 9.
In einer ersten Ausführungsform der vorliegenden Erfindung weist
eine Halbleitervorrichtung eine erste Halbleiterschicht eines
ersten Leitungstyps mit einer Hauptoberfläche und einer anderen
Hauptoberfläche, eine zweite Halbleiterschicht des ersten Lei
tungstyps, die auf der einen Hauptoberfläche der ersten Halblei
terschicht ausgebildet ist und niedrigere Dotierungskonzentration
als die erste Halbleiterschicht aufweist, eine dritte Halbleiter
schicht eines zweiten Leitungstyps, die auf einer Oberfläche der
zweiten Halbleiterschicht ausgebildet ist, eine erste Hauptelek
trode, die auf der dritten Halbleiterschicht ausgebildet ist, und
eine zweite Hauptelektrode, die auf der anderen Hauptoberfläche
der ersten Halbleiterschicht ausgebildet, auf, wobei die Dicke
der dritten Halbleiterschicht und die Dicke und Dotierungskonzen
tration der zweiten Halbleiterschicht so gewählt sind, daß sie
die folgende Bedingung erfüllen:
D < W,
wobei D die Dicke der zweiten Halbleiterschicht, die unter der
dritten Halbleiterschicht angeordnet ist, BV eine Sperrvorspan
nung, die über die erste und zweite Hauptelektrode bei einem ak
tuellen Betrieb angelegt wird, KS die relative dielektrische Kon
stante des Halbleitermaterials der zweiten Halbleiterschicht, ε0
die dielektrische Konstante im Vakuum, q die Menge der Ladungen
von Elektronen, N die Dotierungskonzentration der zweiten Halb
leiterschicht, und W die Ausdehnung einer Verarmungsschicht bei
einer an einem pn-Übergang, der in der Grenzschicht zwischen der
zweiten und dritten Halbleiterschicht ausgebildet ist, angelegten
Sperrvorspannung, welche durch die folgende Gleichung (1) be
stimmt ist:
darstellt.
Bevorzugterweise weist die Halbleitervorrichtung weiter eine
vierte Halbleiterschicht des ersten Leitungstyps, die selektiv in
einer Oberfläche der dritten Halbleiterschicht ausgebildet ist,
eine Isolierschicht, die in einem Oberflächenbereich der dritten
Halbleiterschicht, der zwischen der vierten und zweiten Halblei
terschicht angeordnet ist, ausgebildet ist, und eine Steuerelek
trode, die auf der Isolierschicht ausgebildet ist, auf, wobei die
erste Hauptelektrode eine auf den dritten und vierten Halbleiter
schichten ausgebildete Elektrode ist. Die Halbleitervorrichtung
weist weiter ein Halbleitersubstrat des zweiten Leitungstyps auf,
das auf der anderen Hauptoberfläche der ersten Halbleiterschicht
ausgebildet ist, und die zweite Hauptelektrode ist eine auf dem
Halbleitersubstrat ausgebildete Elektrode.
Bevorzugterweise dient ein Oberflächenbereich der dritten Halb
leiterschicht, der unter der Isolierschicht angeordnet ist, als
ein Kanalbereich bei einem MOS-Betrieb, wobei die Steuerelektrode
als eine Gateelektrode dient.
Bevorzugterweise weist die dritte Halbleiterschicht eine Mehrzahl
dritter Halbleiterschichten auf, und die vierte Halbleiterschicht
ist auf einer Oberfläche jeder der dritten Halbleiterschichten
vorgesehen.
Bevorzugterweise ist die erste Hauptelektrode eine Emitterelek
trode und die zweite Hauptelektrode eine Kollektorelektrode.
Bevorzugterweise ist der erste Leitungstyp der n-Typ und der
zweite Leitungstyp der p-Typ.
In einer zweiten Ausführungsform weist eine Halbleitervorrichtung
eine erste Halbleiterschicht eines ersten Leitungstyps mit einer
Hauptoberfläche und einer anderen Hauptoberfläche, eine Zwischen
halbleiterschicht des ersten Leitungstyps, die auf der einen
Hauptoberfläche der ersten Halbleiterschicht ausgebildet ist und
eine niedrigere Dotierungskonzentration als die erste Halbleiter
schicht aufweist, eine zweite Halbleiterschicht des ersten Lei
tungstyps, die auf der Zwischenhalbleiterschicht ausgebildet ist
und eine niedrigere Dotierungskonzentration als die Zwischenhalb
leiterschicht aufweist, eine dritte Halbleiterschicht eines zwei
ten Leitungstyps, die auf einer Oberfläche der zweiten Halblei
terschicht ausgebildet ist, eine erste Hauptelektrode, die auf
der dritten Halbleiterschicht ausgebildet ist, und eine zweite
Hauptelektrode, die auf der anderen Hauptoberfläche der ersten
Halbleiterschicht ausgebildet ist, auf, wobei die Dicke der drit
ten Halbleiterschicht, die Dicke und Dotierungskonzentration der
zweiten Halbleiterschicht, und die Dicke und Dotierungskonzentra
tion der Zwischenhalbleiterschicht so gewählt sind, daß sie die
folgende Bedingung erfüllen:
D′ < W′,
wobei D′ die totale Dicke der Halbleiterschicht, die unter der
dritten Halbleiterschicht und der Zwischenhalbleiterschicht an
geordnet ist, BV eine Sperrvorspannung, die über die erste und
zweite Hauptelektrode bei einem aktuellen Betrieb angelegt ist,
KS die relative dielektrische Konstante des Halbleitermaterials
der zweiten Halbleiterschicht, ε0 die dielektrische Konstante des
Vakuums, q die Menge der Ladungen von Elektronen, N1 die Dotie
rungskonzentration der ersten Halbleiterschicht, N2 die Dotie
rungskonzentration der zweiten Halbleiterschicht, BV1 eine Sperr
vorspannung, die über die zweiten und dritten Halbleiterschichten
geteilt ist, und W′ die Ausdehnung einer Verarmungsschicht beim
Anlegen einer Sperrvorspannung an einen pn-Übergang, der in der
Grenzfläche zwischen den zweiten und dritten Halbleiterschichten
gebildet ist, darstellt und diese durch die folgenden Gleichungen
(2) bestimmt ist:
Ein Verfahren zur Herstellung einer Halbleitervorrichtung weist
die Schritte
- a) Vorbereiten einer ersten Halbleiterschicht eines ersten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche,
- b) Ausbilden einer zweiten Halbleiterschicht des ersten Lei tungstyps auf der einen Hauptoberfläche der ersten Halbleiter schicht, die eine niedrigere Dotierungskonzentration des ersten Leitungstyps als die erste Halbleiterschicht aufweist,
- c) Ausbilden einer dritten Halbleiterschicht eines zweiten Lei tungstyps auf einer Hauptoberfläche der zweiten Halbleiter schicht,
- d) Ausbilden einer ersten Hauptelektrode auf der dritten Halb leiterschicht, und
- e) Ausbilden einer zweiten Hauptelektrode auf der anderen Haupt oberfläche der ersten Halbleiterschicht,
auf, wobei die Dicke der
dritten Halbleiterschicht, und die Dicke und Dotierungskonzentra
tion der zweiten Halbleiterschicht so gewählt sind, daß sie die
folgende Bedingung erfüllen:
D < W,
wobei D die Dicke der zweiten Halbleiterschicht, die unter der
dritten Halbleiterschicht angeordnet ist, BV eine Sperrvorspan
nung, die über die erste und zweite Hauptelektrode in einem aktu
ellen Betrieb angelegt ist, KS die relative dielektrische Kon
stante des Halbleitermaterials der zweiten Halbleiterschicht, ε0
die dielektrische Konstante von Vakuum, q die Menge von Ladungen
von Elektronen, N die Dotierungskonzentration der zweiten Halb
leiterschicht, und W die Ausdehnung einer Verarmungsschicht bei
Anlegen einer Sperrvorspannung an einen pn-Übergang, der in der
Grenzfläche zwischen der zweiten und dritten Halbleiterschicht
ausgebildet ist, darstellt, und wobei diese durch die folgende
Gleichung (3) bestimmt ist:
Bevorzugterweise weist der Schritt (a) die Schritte
a-1) Vorbereiten eines Halbleitersubstrates eines zweiten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche, und
a-2) Ausbilden der ersten Halbleiterschicht auf der einen Haupt oberfläche des Halbleitersubstrates,
auf. Das Verfahren weist weiter die Schritte
a-1) Vorbereiten eines Halbleitersubstrates eines zweiten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche, und
a-2) Ausbilden der ersten Halbleiterschicht auf der einen Haupt oberfläche des Halbleitersubstrates,
auf. Das Verfahren weist weiter die Schritte
- h) selektives Ausbilden einer Isolierschicht auf der zweiten Halbleiterschicht, und
- i) Ausbilden einer Steuerelektrode auf der Isolierschicht
auf,
der Schritt (c) weist den Schritt
c-1) selektives Implantieren von Dotierstoff des zweiten Lei tungstyps in eine Oberfläche der zweiten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode und Wärmebe handlung derselben, wodurch die dritte Halbleiterschicht so aus gebildet wird, daß ein Teil der dritten Halbleiterschicht durch thermische Diffusion unter der Isolierschicht ausgebildet wird.
c-1) selektives Implantieren von Dotierstoff des zweiten Lei tungstyps in eine Oberfläche der zweiten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode und Wärmebe handlung derselben, wodurch die dritte Halbleiterschicht so aus gebildet wird, daß ein Teil der dritten Halbleiterschicht durch thermische Diffusion unter der Isolierschicht ausgebildet wird.
Das Verfahren weist weiter den Schritt
- j) Ausbilden einer vierten Halbleiterschicht des ersten Lei tungstyps auf einer Oberfläche der dritten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode
auf,
der Schritt (d) weist den Schritt
d-1) Ausbilden der ersten Hauptelektrode auf den dritten und vierten Halbleiterschichten,
und der Schritt (e) weist den Schritt
e-1) Ausbilden der zweiten Hauptelektrode auf der anderen Haupt oberfläche des Halbleitersubstrates auf.
d-1) Ausbilden der ersten Hauptelektrode auf den dritten und vierten Halbleiterschichten,
und der Schritt (e) weist den Schritt
e-1) Ausbilden der zweiten Hauptelektrode auf der anderen Haupt oberfläche des Halbleitersubstrates auf.
Bevorzugterweise dient ein Oberflächenbereich der dritten Halb
leiterschicht, der unter der Isolierschicht angeordnet ist, als
ein Kanalbereich beim MOS-Betrieb unter Verwendung der Steuer
elektrode als eine Gateelektrode.
Bevorzugterweise weist die dritte Halbleiterschicht eine Mehrzahl
dritter Halbleiterschichten auf und die vierte Halbleiterschicht
ist auf einer Oberfläche von jeder der dritten Halbleiterschich
ten ausgebildet.
Bevorzugterweise ist die erste Hauptelektrode eine Emitterelek
trode und die zweite Hauptelektrode eine Kollektorelektrode.
Bevorzugterweise ist der erste Leitungstyp der n-Typ und der
zweite Leitungstyp ist der p-Typ.
In einer vierten Ausführungsform weist das Verfahren zur Herstel
lung einer Halbleitervorrichtung die Schritte
- a) Vorbereiten einer ersten Halbleiterschicht eines ersten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche,
- b) Ausbilden einer Zwischenhalbleiterschicht des ersten Lei tungstyps mit einer niedrigeren Dotierungskonzentration als die erste Halbleiterschicht auf der einen Hauptoberfläche der ersten Halbleiterschicht,
- c) Ausbilden einer zweiten Halbleiterschicht des ersten Lei tungstyps mit einer niedrigeren Dotierungskonzentration als die Zwischenhalbleiterschicht auf der Zwischenhalbleiterschicht,
- d) Ausbilden einer dritten Halbleiterschicht des zweiten Lei tungstyps auf einer Oberfläche der zweiten Halbleiterschicht,
- e) Ausbilden einer ersten Hauptelektrode auf der dritten Halb leiterschicht, und
- f) Ausbilden einer zweiten Hauptelektrode auf der anderen Haupt oberfläche der ersten Halbleiterschicht,
auf, wobei die Dicke der
dritten Halbleiterschicht, die Dicke und Dotierungskonzentration
der zweiten Halbleiterschicht, und die Dicke und Dotierungskon
zentration der Zwischenhalbleiterschicht so gewählt sind, daß sie
die folgende Bedingung erfüllen:
D′ < W′,
wobei D′ die totale Dicke (Gesamtdicke) der zweiten Halbleiter
schicht, die unter der dritten Halbleiterschicht angeordnet ist,
und der Zwischenhalbleiterschicht, BV eine Sperrvorspannung, die
über die erste und zweite Hauptelektrode bei einem aktuellen Be
trieb angelegt ist, KS die relative dielektrische Konstante des
Halbleitermaterials der zweiten Halbleiterschicht, ε0 die dielek
trische Konstante von Vakuum, q die Menge von Ladungen von Elek
tronen, N1 die Dotierungskonzentration der ersten Halbleiter
schicht, N2 die Dotierungskonzentration der zweiten Halbleiter
schicht, BV1 eine Sperrvorspannung, die anteilig über die zweite
und dritte Halbleiterschicht angelegt ist, und W′ die Ausdehnung
einer Verarmungsschicht bei Anlegen einer Sperrvorspannung an
einen pn-Übergang, der in der Grenzschicht zwischen der zweiten
und dritten Halbleiterschicht ausgebildet ist, darstellt, und
wobei diese durch die folgenden Gleichungen (4) bestimmt ist:
Bei der Halbleitervorrichtung entsprechend der ersten Ausfüh
rungsform, die mit dem Verfahren entsprechend der dritten Ausfüh
rungsform hergestellt ist, ist die Dicke der dritten Halbleiter
schicht, und die Dicke und Dotierungskonzentration der zweiten
Halbleiterschicht so gewählt, daß die Dicke D der Halbleiter
schicht, die unter der dritten Halbleiterschicht angeordnet ist,
unter Berücksichtigung der Ausdehnung W einer Verarmungsschicht
bei Anlegen einer Sperrvorspannung an einen pn-Übergang, der in
der Grenzschicht zwischen der zweiten und dritten Halbleiter
schicht ausgebildet ist, D < W erfüllt, wobei die sich von dem
pn-Übergang erstreckende bzw. ausdehnende Verarmungsschicht die
erste Halbleiterschicht durch die zweite Halbleiterschicht nicht
erreicht, selbst wenn eine Sperrvorspannung BV über die ersten
und zweiten Hauptelektroden an den pn-Übergang angelegt ist.
Darum ist es möglich eine Einschaltspannung zu unterdrücken, die
verursacht wird, wenn eine Sperrvorspannung plötzlich an den pn-
Übergang, der der Grenzfläche zwischen der zweiten und dritten
Halbleiterschicht ausgebildet ist, angelegt wird.
Bei der Halbleitervorrichtung entsprechend der zweiten Ausfüh
rungsform, die mit dem Verfahren entsprechend der vierten Ausfüh
rungsform hergestellt ist, ist die Dicke der dritten Halbleiter
schicht, die Dicke und Dotierstoffkonzentration der zweiten Halb
leiterschicht, und die Dicke und Dotierstoffkonzentration der
Zwischenhalbleiterschicht so gewählt, daß die totale Dicke D′ der
Dicken D der zweiten Halbleiterschicht, die unter der dritten
Halbleiterschicht angeordnet ist, und der der Zwischenhalbleiter
schicht die Bedingung D′ < W′ unter Berücksichtigung der Ausdeh
nung W′ einer Verarmungsschicht beim Anlegen einer Sperrvorspan
nung an den pn-Übergang, der in der Grenzfläche zwischen den
zweiten und dritten Halbleiterschichten ausgebildet ist, erfüllt,
wobei die Verarmungsschicht, die sich von dem pn-Übergang aus
dehnt, die erste Halbleiterschicht durch die zweite Halbleiter
schicht und die Zwischenhalbleiterschicht nicht erreicht, selbst
wenn eine Sperrvorspannung BV von den ersten und zweiten Haupt
elektroden über den pn-Übergang angelegt ist.
Darum ist es möglich, eine Einschaltspannung zu unterdrücken, die
verursacht wird, wenn eine Sperrvorspannung augenblicklich bzw.
plötzlich an den pn-Übergang, der in der Grenzfläche zwischen der
zweiten und dritten Halbleiterschicht ausgebildet ist, angelegt
wird.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn
zeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figu
ren.
Von den Figuren zeigen:
Fig. 1 eine Schnittansicht, die die Struktur eines
n-Kanal IGBT entsprechend einer ersten Aus
führungsform der vorliegenden Erfindung
zeigt;
Fig. 2 einen Graph, der die Dotierungskonzentra
tionsverteilung des IGBT entsprechend der
ersten Ausführungsform zeigt;
Fig. 3 einen Graph, der die Feldverteilung des IGBT
entsprechend der ersten Ausführungsform bei
einem aktuellen Gebrauch (AUS-Zustand) zeigt;
Fig. 4 einen Graph, der die Dotierungskonzentra
tionsverteilung eines bekannten IGBT zeigt;
Fig. 5 einen Graph, der die Feldverteilung des be
kannten IGBT bei einem aktuellen Gebrauch
(AUS-Zustand) zeigt;
Fig. 6 eine Schnittansicht, die ein Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 7 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 8 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 9 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 10 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 11 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 12 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 13 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 14 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 15 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 16 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der ersten
Ausführungsform zeigt;
Fig. 17 eine Schnittansicht, die die Struktur eines
n-Kanal IGBT entsprechend einer zweiten Aus
führungsform zeigt;
Fig. 18 einen Graph, der die Dotierungskonzentra
tionsverteilung des IGBT entsprechend der
zweiten Ausführungsform zeigt;
Fig. 19 einen Graph, der die Feldverteilung des IGBT
entsprechend der zweiten Ausführungsform bei
einem aktuellen Gebrauch (AUS-Zustand) zeigt;
Fig. 20 eine Schnittansicht, die ein Verfahren zur
Herstellung des IGBT entsprechend der zweiten
Ausführungsform zeigt;
Fig. 21 eine Schnittansicht, die das Verfahren zur
Herstellung des IGBT entsprechend der zweiten
Ausführungsform zeigt; und
Fig. 22 eine Schnittansicht, die die Struktur eines
bekannten IGBT zeigt.
Fig. 1 ist eine Schnittansicht, die die Struktur eines n-Kanal
IGBT entsprechend einer ersten Ausführungsform der vorliegenden
Erfindung zeigt. Wie in Fig. 1 gezeigt, ist eine n⁺-Typ Puf
ferschicht 2 mit einer Dotierungskonzentration in der Größenord
nung von 1017 cm-3 auf einer Oberfläche eines p⁺-Typ Substrates 1
aus Silizium ausgebildet, und eine n⁻-Typ Schicht 4 ist auf der
n⁺-Typ Pufferschicht 2 ausgebildet.
P-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der
n⁻-Typ Schicht 4 und n-Typ Emitterbereiche 6 sind selektiv in
Oberflächen der entsprechenden p-Typ Basisbereiche 5 ausgebildet.
Eine Gateisolierschicht 8 ist über einem Ende des Emitterberei
ches 6 in einem der p-Basisbereiche 5, diesem p-Typ Basisbereich
5, einem Bereich der n⁻-Typ Schicht 4, der zwischen den p-Typ
Basisbereichen 5 angeordnet ist, dem anderen p-Typ Basisbereich 5
und einem Ende des Emitterbereichs 6 in diesem p-Typ Basisbereich
5 ausgebildet, und eine Gateelektrode 9 ist auf der Gateisolier
schicht 8 ausgebildet. In anderen Worten ist ein n-Kanal DMOS auf
der Oberfläche der n⁻-Typ Schicht 4 ausgebildet. Alle Halbleiter,
die das p⁺-Typ Substrat 1, die n⁺-Typ Pufferschicht 2, die n⁻-Typ
Schicht 4, die p-Typ Basisbereiche 5 und die n-Typ Emitterberei
che 6 bilden, werden aus Silizium ausgebildet.
Emitterelektroden 10 sind auf Teilen der p-Typ Basisbereiche 5
und der n-Typ Emitterbereiche 6 ausgebildet, während eine Kollek
torelektrode 11 auf einer rückwärtigen Oberfläche des p⁺-Typ Sub
strates 1 ausgebildet ist.
Bei einer solchen Struktur wird eine Kollektorspannung VCE eines
vorbestimmten Niveaus über die Emitterelektroden 10 und die Kol
lektorelektrode 11 angelegt, wobei die Emitterseite auf Masse
gelegt ist, und eine Gatespannung VGE eines Betriebsniveaus wird
über die Gateelektrode 9 und die Emitterelektroden 10 angelegt.
Derart werden Kanalbereiche 7, die Oberflächenbereiche der p-Typ
Basisbereiche 5 sind, die unter der Gateelektrode 9 angeordnet
sind, in den n-Typ invertiert. Darum werden Elektronen von den
Emitterelektroden 10 durch die Kanalbereiche 7 in die n⁻-Typ
Schicht 4 injiziert. Das p⁺-Typ Substrat 1 und die n⁻-Typ Schicht
4 werden durch die in die n⁻-Typ Schicht 4 injizierten Elektronen
in Vorwärtsrichtung (Durchlaßrichtung) vorgespannt. Als Ergebnis
injiziert das p⁺-Typ Substrat 1 Löcher in die n⁻-Typ Schicht 4,
wobei der Widerstand der n⁻-Typ Schicht 4 deutlich reduziert wird
und die Stromkapazität der Vorrichtung erhöht wird. Dies ist ein
AN-Zustand des IGBT.
Wenn andererseits eine Gatespannung auf Nicht-Betriebsniveau an
die Gateelektrode 9 angelegt wird, kehren die Kanalbereiche 7 in
den p-Typ zurück und der IGBT erreicht einen AUS-Zustand.
Bei einem typischen bekannten 600 V-System-IGBT, der mit einer
Kollektor-Emitter-Spannung VCE von 300 V betrieben wird, hat die
n⁻-Typ Schicht 4 einen spezifischen Widerstand von ρ 30 Ωcm (Do
tierungskonzentration: 1,57×1014 cm-3) und eine Dicke von 60 µm,
wie oben unter Bezugnahme auf die bekannte Technik beschrieben.
Andererseits ist bei den 600 V-System-IGBT entsprechend der er
sten Ausführungsform die n⁻-Typ Schicht 4 so gewählt, daß sie
einen spezifischen Widerstand ρ von 20 Ωcm (Dotierungskonzentra
tion: 2,35×1014 cm-3) und eine Dicke d4 von 65 µm hat. Bei bei
den, dem bekannten und dem erfinderischen IGBT, haben die p-Typ
Basisbereiche 5 Dicken d5 von 10 µm.
Bei dem IGBT entsprechend der ersten Ausführungsform sind die
Dicke d4 und die Dotierungskonzentration der n⁻-Typ Schicht 4 und
die Dicke d5 der p-Typ Basisbereiche 5 aus folgenden Gründen auf
die obigen Werte gesetzt:
In einer Ausschaltzeit kann eine Einschaltspannung denkbar ausge löst werden, da ein elektrisches Feld, das an die n⁺-Typ Puffer schicht 2 angelegt ist, abrupt erhöht wird, sobald sich von den pn-Übergängen zwischen der n⁻-Typ Schicht 4 und den p-Typ Basis bereichen 5 ausdehnende Verarmungsschichten die n⁺-Typ Puffer schicht 2 erreichen.
In einer Ausschaltzeit kann eine Einschaltspannung denkbar ausge löst werden, da ein elektrisches Feld, das an die n⁺-Typ Puffer schicht 2 angelegt ist, abrupt erhöht wird, sobald sich von den pn-Übergängen zwischen der n⁻-Typ Schicht 4 und den p-Typ Basis bereichen 5 ausdehnende Verarmungsschichten die n⁺-Typ Puffer schicht 2 erreichen.
Bei dem IGBT entsprechend der ersten Ausführungsform werden daher
in einer Ausschaltzeit die sich von den pn-Übergängen zwischen
der n⁻-Typ Schicht 4 und den p-Typ Basisbereichen 5 ausdehnenden
Verarmungsschichten zuverlässig am Erreichen der n⁺-Typ-Puffer
schicht 2 gehindert.
Angenommen, daß BV eine Kollektor-Emitter-Spannung bei einem ak
tuellen Betrieb darstellt, wird eine Raumladungszone (Ausdehnung
der Verarmungsschicht) W des in der Grenzfläche zwischen jedem p-
Typ Basisbereich 5 und der n⁻-Typ Schicht 4 ausgebildeten pn-
Übergangs in einem AUS-Zustand des IGBT durch die folgenden Glei
chungen (5) bestimmt:
wobei N die Dotierungskonzentration der n⁻-Typ Schicht 4, KSi die
relative dielektrische Konstante von Silizium, ε0 die dielektri
sche Konstante von Vakuum, und q die Menge von Ladungen von Elek
tronen darstellt. Es ist hier angenommen, daß KSi = 11,7, ε0 =
8,854×1014 (F/cm) und q = 1,602×10-19 (C).
Die Ausdehnung W der Verarmungsschicht von dem pn-Übergang zwi
schen jedem p-Typ Basisbereich 5 und der n⁻-Typ Schicht 4 in der
Ausschaltzeit des IGBT entsprechend der ersten Ausführungsform
wird nach Gleichung (5) mit 40,6 µm berechnet. Derart wird eine
Beziehung (65-10) < W (= 40,6) erhalten und daher werden in der
Ausschaltzeit die Verarmungsschichten zuverlässig am Erreichen
der n⁺-Typ Pufferschicht 2 gehindert.
Mit der Dotierungskonzentration der in dem bekannten IGBT vorge
sehenen n⁻-Typ Schicht 4 andererseits berechnet sich die Ausdeh
nung jeder Verarmungsschicht in der Ausschaltzeit aus der Glei
chung (5) mit 49,7 µm. Wenn die p-Typ Bereiche 5 mit der gewöhn
lichen Dicke von ungefähr 10 µm ausgebildet sind, wird daher eine
Beziehung von ungefähr (60-10) = W erhalten und daher erreichen
die Verarmungsschichten die n⁺-Typ Pufferschicht 2 in der Aus
schaltzeit.
Fig. 2 ist ein Graph, der die Dotierungskonzentrationsverteilung
des IGBT entsprechend der ersten Ausführungsform zeigt, und Fig.
3 ist ein Graph, der die Feldverteilung des IGBT entsprechend der
ersten Ausführungsform bei Anlegen einer Kollektor-Emitter-Span
nung in einem aktuellen Betrieb (AUS-Zustand) zeigt. Fig. 4 ist
ein Graph, der die Dotierungskonzentrationsverteilung des bekann
ten IGBT zeigt, und Fig. 5 ist ein Graph, der die Feldverteilung
des bekannten IGBT bei Anlegen einer Kollektor-Emitter-Spannung
bei einem aktuellen Betrieb (AUS-Zustand) zeigt.
Der IGBT entsprechend der ersten Ausführungsform weist verglichen
mit dem bekannten IGBT eine höhere Dotierungskonzentration und
eine größere Dicke der n⁻-Typ Schicht 4 auf, wie ein Vergleich
der Fig. 2 und 4 zeigt. Daher wird das elektrische Feld, wel
ches an die n⁺-Typ Pufferschicht 2 angelegt ist, in den IGBT ent
sprechend der ersten Ausführungsform zuverlässig auf Null ge
setzt, wie sich aus dem Vergleich der Fig. 3 und 5 ergibt.
Daher erreichen die sich von den pn-Übergängen zwischen den p-Typ
Basisbereichen 5 und der n⁻-Typ Schicht 4 ausdehnenden Verar
mungsschichten nicht die n⁺-Typ Pufferschicht 2, während einer
Ausschaltzeit des IGBT entsprechend der ersten Ausführungsform.
Die Anmelderin hat experimentell einen IGBT von 100 A in Überein
stimmung mit der ersten Ausführungsform hergestellt, um eine Ein
schaltspannung in einem ausgeschalteten Zustand des IGBT in einer
Halbbrückenschaltung unter Meßbedingungen von VCE von 300 V, VGE
von ± 15 V und einer Übergangstemperatur (Vorrichtungstemperatur)
von 125° Celsius zu ermitteln. Die Übergangstemperatur war 125°
Celsius gesetzt, da durch Wärmeerzeugung beim aktuellen Gebrauch
eine solche Übergangstemperatur erhöht wird.
Als Ergebnis der Ermittlung wurde eine Einschaltspannung von un
gefähr 450 V gemessen. Das heißt, es war möglich eine solche Ein
schaltspannung verglichen mit dem bekannten IGBT um ungefähr 100 V
zu unterdrücken bzw. herunterzudrücken.
Während einer Erhöhung der Dicke d4 der n⁻-Typ Schicht 4 zu einer
Erhöhung der Kollektor-Sättigungsspannung VCE(sat) führen kann,
bleibt eine solche Erhöhung der Kollektor-Sättigungsspannung
VCE(SAT) auf einem vernachlässigbaren Niveau, falls die Dicke d4
nur um ungefähr 5 µm erhöht wird. Selbst wenn die Dicke d4 der
n⁻-Typ Schicht 4 ähnlich dem bekannten IGBT auf 60 µm gesetzt
wird, wird die Beziehung (65-10) < W (= 40,6) erhalten und es
ist daher möglich, den Anstieg der Kollektor-Sättigungsspannung
VCE(SAT) genauso wie die Einschaltspannung zu unterdrücken.
Die Fig. 6 bis 17 sind Schnittansichten, die ein Verfahren zur
Herstellung des IGBT entsprechend der ersten Ausführungsform zei
gen. Das Verfahren zur Herstellung wird nun unter Bezugnahme auf
diese Figuren beschrieben.
Zuerst wird ein p⁺-Typ Substrat 1 vorbereitet und eine n⁺-Typ Puf
ferschicht 2 mit einer Dotierungskonzentration im Rahmen von
1017 cm-3 wird durch epitaxiales Wachstum auf dem p⁺-Typ Substrat 1
ausgebildet, wie in Fig. 6 gezeigt. Dann wird durch epitaxiales
Wachstum eine n⁻-Typ Schicht 4 mit einer Dotierungskonzentration
von 2,35×1014 cm-3 mit einer Dicke d4 von 65 µm auf der n⁺-Typ
Pufferschicht 2 ausgebildet, wie in Fig. 7 gezeigt.
Dann wird eine dünne Oxidschicht 21 über der gesamten Oberfläche
der n⁻-Typ Schicht 4 ausgebildet, und eine Polysiliziumschicht 22
wird auf der Oxidschicht 21 ausgebildet, wie in Fig. 8 gezeigt.
Dann werden Resistschichten 23 ausgebildet und gemustert. Danach
werden die gemusterten Resistschichten 23 als Masken beim Ätzen
der Polysiliziumschicht 22, wodurch Gateelektroden 9 aus Polysi
lizium ausgebildet werden, benutzt, wie in Fig. 9 gezeigt.
Danach werden die Resistschichten 23 und die Gateelektroden 9 als
Masken beim Implantieren von Bor in die Oberfläche der n⁻-Typ
Schicht 4 benutzt, wie in Fig. 10 gezeigt. Die Resistschichten
23 werden entfernt und zur Ausbildung eines p-Typ Basisbereiches
5 mit einer Dicke d5 von 10 µm wird eine Wärmebehandlung durch
geführt, wie in Fig. 11 gezeigt. Zu dieser Zeit werden Teile des
p-Typ Basisbereiches 5 durch thermische Diffusion unter den Oxid
schichten 21 ausgebildet.
Dann wird eine Resistschicht 24 über der gesamten Oberfläche aus
gebildet und dann gemustert. Danach werden die Resistschicht 24
und die Gateelektroden 9 als Masken beim Ätzen der Oxidschichten
21 verwendet, wobei die Gateisolierschichten (Gateoxidschichten)
8 ausgebildet werden, wie in Fig. 12 gezeigt.
Dann werden die Resistschichten 24 entfernt und die Gateelektro
den 9 und die Gateoxidschichten 8 werden als Masken zur Ablage
rung von Phosphor benutzt, und eine Wärmebehandlung wird ausge
führt, wodurch n-Typ Emitterbereiche 6 gebildet werden, wie in
Fig. 13 gezeigt. Die n-Typ Emitterbereiche 6 können alternativ
durch Implantierung von Phosphor, Entfernen der Resistschichten
24 und Durchführen der Wärmebehandlung ausgebildet werden, ähn
lich dem p-Typ Basisbereich 5.
Dann wird ein Zwischenschicht-Isolierfilm 25 über der gesamten
Oberfläche ausgebildet, wie in Fig. 14 gezeigt. Resistschichten
26 werden auf dem Zwischenschicht-Isolierfilm 25 ausgebildet und
dann gemustert.
Dann werden die gemusterten Resistschichten 26 als Masken beim
Ätzen des Zwischenschicht-Isolierfilms 25 benutzt, wodurch Teile
der n-Typ Emitterbereiche 6 und ein Bereich des p-Typ Basisbe
reichs 5, der zwischen den n-Typ Emitterbereichen 6 angeordnet
ist, freigelegt werden, wie in Fig. 15 gezeigt. Danach wird eine
Emitterelektrode 10 über der gesamten Oberfläche ausgebildet.
Zuletzt wird eine Kollektorelektrode 11 auf einer rückwärtigen
Oberfläche des p⁺-Typ Substrates 1 zur Komplettierung des IGBT
entsprechend der ersten Ausführungsform ausgebildet. Ein entlang
der Linien A-A oder B-B in Fig. 16 genommener Schnitt entspricht
Fig. 1, in der der Zwischenschicht-Isolierfilm 25 weggelassen
ist, und die Emitterelektroden 10 in typischerweise illustriert
sind.
Bei der ersten Ausführungsform sind die Dotierungskonzentrationen
und die Dicke d4 der n⁻-Typ Schicht 4 und die Dicke d5 des p-Typ
Basisbereiches 5 auf 2,35×1014 cm-3, 65 µm bzw. 10 µm gesetzt.
Jedoch ist die vorliegende Erfindung darauf nicht beschränkt,
sondern es können willkürlich solche Werte in einem Bereich ge
wählt werden, der (d4-d5) < W (berechnet aus der Gleichung (5))
erfüllt, um einen IGBT, der eine Einschaltspannung unterdrücken
kann, zu erhalten.
Fig. 17 ist eine Schnittansicht, die die Struktur eines n-Kanal
IGBT entsprechend einer zweiten Ausführungsform zeigt. Wie in
Fig. 17 gezeigt, ist eine n⁺-Typ Pufferschicht 2 mit einer Do
tierungskonzentration im Bereich von 1017 cm-3 auf einem p⁺-Typ
Substrat 1 ausgebildet. Eine n-Typ Schicht 3 ist auf der n⁺-Typ
Pufferschicht 2 ausgebildet, und eine n⁻-Typ Schicht 4 ist auf
der n-Typ Schicht 3 ausgebildet. Alle Halbleiter, die das p⁺-Typ
Substrat 1, die n⁺-Typ Pufferschicht 2, die n-Typ Schicht 3, die
n⁻-Typ Schicht 4, die p-Typ Basisbereiche 5 und die n-Typ Emit
terbereiche 6 bilden, werden aus Silizium vorbereitet bzw. ausge
bildet.
Die p-Typ Basisbereiche 5 sind selektiv in einer Oberfläche der
n⁻-Typ Schicht 4 ausgebildet, und die n-Typ Emitterbereiche 6
sind selektiv in Oberflächen der p-Typ Basisbereiche 5 ausgebil
det. Ähnlich der ersten Ausführungsform ist eine Gateisolier
schicht 8 über Endbereichen der p-Typ Basisbereiche 5 ausgebil
det, so daß eine Gateelektrode 9 auf dieser Gateisolierschicht 8
ausgebildet ist. Nämlich ein n-Kanal DMOS ist auf der Oberfläche
der n⁻-Typ Schicht 4 ausgebildet. Emitterelektroden 10 sind auf
Teilen der p-Typ Basisbereiche 5 und der n-Typ Emitterbereiche 6
ausgebildet, während eine Kollektorelektrode 11 auf einer rück
seitigen Oberfläche des p⁺-Typ Substrates 1 ausgebildet ist.
Bei dem IGBT entsprechend der zweiten Ausführungsform hat die
n⁻-Typ Schicht 4 eine Dicke d4 von 50 µm und eine Dotierungskon
zentration von 1,57×1014 cm-3 (30 Ωcm) die p-Typ Basisbereiche 5
haben Dicken d5 von 10 µm, und die n-Typ Schicht 3 hat eine Dicke
d3 von 10 µm und eine Dotierungskonzentration von 2,35×1014 cm-3
(20 Ωcm).
Ähnlich der ersten Ausführungsform sind die Dicke d4 und die Do
tierungskonzentration der n⁻-Typ Schicht 4, die Dicke d3 und die
Dotierungskonzentration der n-Typ Schicht 3 und die Dicken d5 der
p-Typ Basisbereiche 5 aus den folgenden Gründen so wie oben be
schrieben gewählt:
Bei dem IGBT entsprechend der zweiten Ausführungsform werden Ver
armungsschichten, die sich von zwischen der n⁻-Typ Schicht 4 und
den p-Typ Basisbereichen 5 gebildeten pn-Übergängen ausdehnen, am
Erreichen der n⁺-Typ Pufferschicht zu einer Ausschaltzeit gehin
dert, um eine Einschaltspannung zu unterdrücken.
Angenommen das BV eine Kollektor-Emitter-Spannung in einem aktu
ellen Betrieb darstellt, wird eine Raumladungszone W′ des pn-
Übergangs, der in der Grenzfläche zwischen jedem p-Typ Basisbe
reich 5 und der n⁻-Typ Schicht 4 ausgebildet ist, durch die fol
genden Gleichungen (6) bestimmt:
wobei N1 die Dotierungskonzentration der n⁻-Typ Schicht 4, N2 die
Dotierungskonzentration der n-Typ Schicht 3, KSi die relative
dielektrische Konstante von Silizium, ε0 die dielektrische Kon
stante von Vakuum, q die Menge von Ladungen von Elektronen, und
BV1 eine Kollektor-Emitter-Spannung, die über die p-Typ Basisbe
reiche 5 und die n⁻-Typ Schicht 4 angelegt bzw. geteilt wird,
darstellt.
In der Struktur entsprechend der zweiten Ausführungsform wird BV1
mit 194,4 V berechnet, da W1 = 40 µm ist. Darausfolgend wird W2
mit 7,6 µm berechnet und daher wird die Ausdehnung W′ (W1 + W2)
der Verarmungsschicht des pn-Übergangs in der Grenzfläche
zwischen jedem p-Typ Basisbereich 5 und der n⁻-Typ Schicht 4 in
der Ausschaltzeit des IGBT entsprechend der zweiten Ausführungs
form mit 47,6 µm berechnet.
Daher wird eine Beziehung (50-10) + 10 < 47,6 erhalten, wodurch
die Verarmungsschichten in der Ausschaltzeit die n⁺-Typ Puffer
schicht 2 nicht erreichen.
Fig. 18 ist ein Graph, der die Dotierungskonzentrationsvertei
lung des IGBT entsprechend der zweiten Ausführungsform zeigt, und
Fig. 19 ist ein Graph, der die Feldverteilung des IGBT entspre
chend der zweiten Ausführungsform bei Anlegen einer Kollektor-
Emitter-Spannung in einem aktuellen Betrieb (AUS-Zustand) zeigt.
Das elektrische Feld in der n-Typ Schicht 3 wird zuverlässig auf
Null gesetzt bzw. unterdrückt, wie in Fig. 18 gezeigt. Daher ist
es zu verstehen, daß die Verarmungsschichten, die sich von den
pn-Übergängen zwischen den p-Typ Basisbereichen 5 und der n⁻-Typ
Schicht 4 ausdehnen, in der Ausschaltzeit zuverlässig am Errei
chen der n⁺-Typ Pufferschicht 2 gehindert werden.
Derart ist es aus einem ähnlichen Grund wie bei dem IGBT entspre
chend der ersten Ausführungsform möglich, eine Einschaltspannung
zu unterdrücken.
Die Fig. 20 und 21 sind Schnittansichten, die ausschnittsweise
ein Verfahren zur Herstellung des IGBT entsprechend der zweiten
Ausführungsform zeigen. Dieses Herstellungsverfahren wird nun
unter Bezugnahme auf diese Figuren beschrieben.
Zuerst wird ein p⁺-Typ Substrat 1 vorbereitet, und eine n⁺-Typ
Pufferschicht 2 mit einer Dotierungskonzentration im Bereich von
1017 cm-3 wird darauf durch epitaxiales Wachstum ausgebildet, wie
in Fig. 20 gezeigt. Dann wird eine n-Typ Schicht 3 mit einer
Dotierungskonzentration von 2,35×1014 cm-3 und einer Dicke d3
von 10 µm durch epitaxiales Wachstum auf der n⁺-Typ Pufferschicht
2 ausgebildet, wie in Fig. 21 gezeigt. Weiter wird eine n⁻-Typ
Schicht 4 mit einer Dotierungskonzentration von 1,57×1014 cm-3
und einer Dicke d4 von 50 µm auf der n-Typ Schicht 3 durch epita
xiales Wachstum ausgebildet.
Dann wird ein DMOS entsprechend den Schritten (siehe Fig. 8
bis 16), die unter Bezugnahme auf die erste Ausführungsform illu
striert werden, auf einer Oberfläche der n⁻-Typ Schicht 4 ausge
bildet, um den IGBT entsprechend der zweiten Ausführungsform zu
vollenden. Zu dieser Zeit werden p-Typ Basisbereiche 5 mit Dicken
d5 von 10 µm ausgebildet.
Entsprechend der zweiten Ausführungsform werden die Dotierungs
konzentrationen und die Dicke d3 der n-Typ Schicht 3, die Dotie
rungskonzentration und die Dicke d4 der n⁻-Typ Schicht 4 und die
Dicken d5 der p-Typ Basisbereiche 5 auf 2,35×1014 cm-3, 10 µm,
1,57×1014 cm-3, 50 µm, bzw. 10 µm gesetzt. Jedoch ist die vor
liegende Erfindung darauf nicht beschränkt, sondern es können
willkürlich Werte in einem Bereich, der (d4-d5 + d3) < W′ (be
rechnet aus den Gleichungen (6)) erfüllt, gewählt werden, um ei
nen IGBT zu erhalten, der eine Einschaltspannung unterdrücken
kann.
Obwohl die erste und die zweite Ausführungsform unter Bezugnahme
auf IGBTs beschrieben wurden, ist die vorliegende Erfindung auch
auf einen MOS-Gate-Thyristor wie einen Leistungs-MOSFET, MCT (MOS
controlled thyristor = MOS-gesteuerter Thyristor), EST (emitter
switched thyristor = Emitter-geschalteter Thyristor), BRT (base
resistance controlled thyristor = Basiswiderstand-gesteuerter
Thyristor) o.ä. anwendbar.
Die vorliegende Erfindung ist grundsätzlich anwendbar auf eine
Halbleitervorrichtung, bei der eine Einschaltspannung erhöht
wird, wenn sich beim Anlegen einer Sperrvorspannung von pn-Über
gängen ausdehnende Verarmungsschichten eine andere benachbarte
Halbleiterschicht erreichen.
Die obigen Gleichungen (5) und (6) gelten ebenso, wenn die Lei
tungstypen denen in der ersten und zweiten Ausführungsform ent
gegengesetzt sind.
Claims (18)
1. Halbleitervorrichtung mit
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer Hauptoberfläche und einer anderen Hauptoberfläche;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf der einen Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist und eine niedrigere Dotierungskonzentration als die erste Halbleiterschicht (2) aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die auf einer Oberfläche der zweiten Halbleiterschicht (4) ausge bildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiter schicht (5) ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf der anderen Hauptober fläche der ersten Halbleiterschicht (2) ausgebildet ist,
wobei die Dicke der dritten Halbleiterschicht, und die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht so gewählt sind, daß sie den folgenden Boole′schen Ausdruck erfüllen: D < W,wobei D die Dicke der zweiten Halbleiterschicht (4), die unter der dritten Halbleiterschicht (5) angeordnet ist, BV eine Sperr vorspannung, die bei einem aktuellen Betrieb über die erste und zweite Hauptelektrode (10, 11) angelegt ist, KS die relative die lektrische Konstante eines Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die dielektrische Konstante eines Vakuums, q die Menge von Ladungen von Elektronen, N die Dotierungskonzen tration der zweiten Halbleiterschicht, und W die Ausdehnung einer Verarmungsschicht beim Sperrvorspannen eines pn-Übergangs, der in der Grenzfläche zwischen der zweiten und dritten Halbleiter schicht ausgebildet ist, darstellt, wobei dieser durch die fol gende Gleichung (1) bestimmt ist:
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer Hauptoberfläche und einer anderen Hauptoberfläche;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf der einen Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist und eine niedrigere Dotierungskonzentration als die erste Halbleiterschicht (2) aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die auf einer Oberfläche der zweiten Halbleiterschicht (4) ausge bildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiter schicht (5) ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf der anderen Hauptober fläche der ersten Halbleiterschicht (2) ausgebildet ist,
wobei die Dicke der dritten Halbleiterschicht, und die Dicke und Dotierungskonzentration der zweiten Halbleiterschicht so gewählt sind, daß sie den folgenden Boole′schen Ausdruck erfüllen: D < W,wobei D die Dicke der zweiten Halbleiterschicht (4), die unter der dritten Halbleiterschicht (5) angeordnet ist, BV eine Sperr vorspannung, die bei einem aktuellen Betrieb über die erste und zweite Hauptelektrode (10, 11) angelegt ist, KS die relative die lektrische Konstante eines Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die dielektrische Konstante eines Vakuums, q die Menge von Ladungen von Elektronen, N die Dotierungskonzen tration der zweiten Halbleiterschicht, und W die Ausdehnung einer Verarmungsschicht beim Sperrvorspannen eines pn-Übergangs, der in der Grenzfläche zwischen der zweiten und dritten Halbleiter schicht ausgebildet ist, darstellt, wobei dieser durch die fol gende Gleichung (1) bestimmt ist:
2. Halbleitervorrichtung mit
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer Hauptoberfläche und einer anderen Hauptoberfläche;
einer Zwischenhalbleiterschicht (3) des ersten Leitungstyps, die auf der einen Hauptoberfläche der ersten Halbleiterschicht ausge bildet ist und eine niedrigere Dotierstoffkonzentration als die erste Halbleiterschicht aufweist;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf der Zwischenhalbleiterschicht ausgebildet ist und eine nied rigere Dotierungskonzentration als die Zwischenhalbleiterschicht aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die in einer Oberfläche der zweiten Halbleiterschicht ausgebildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiter schicht ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf der anderen Hauptober fläche der ersten Halbleiterschicht ausgebildet ist,
wobei die Dicke der dritten Halbleiterschicht, die Dicke und Do tierungskonzentration der zweiten Halbleiterschicht, und die Dik ke und Dotierungskonzentration der Zwischenhalbleiterschicht so gewählt sind, daß sie den folgenden Boole′schen Ausdruck erfül len: D′ < W′,wobei D′ die Gesamtdicke der unter der dritten Halbleiterschicht angeordneten Halbleiterschicht und der Zwischenhalbleiterschicht, BV eine Sperrvorspannung, die über die erste und zweite Haupt elektrode bei einem aktuellen Betrieb angelegt ist, KS die rela tive dielektrische Konstante eines Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die dielektrische Konstante eines Vakuums, q die Menge von Ladungen von Elektronen, N1 die Dotie rungskonzentration der ersten Halbleiterschicht, N2 die Dotie rungskonzentration der zweiten Halbleiterschicht, BV1 eine über der zweiten und dritten Halbleiterschicht geteilten Sperrvorspan nung, und W′ die Ausdehnung einer Verarmungsschicht bei der Sperrvorspannung eines pn-Übergangs, der in der Grenzschicht zwi schen der zweiten und dritten Halbleiterschicht ausgebildet ist, darstellt, wobei dieser durch die folgenden Gleichungen (2) be stimmt wird:
einer ersten Halbleiterschicht (2) eines ersten Leitungstyps mit einer Hauptoberfläche und einer anderen Hauptoberfläche;
einer Zwischenhalbleiterschicht (3) des ersten Leitungstyps, die auf der einen Hauptoberfläche der ersten Halbleiterschicht ausge bildet ist und eine niedrigere Dotierstoffkonzentration als die erste Halbleiterschicht aufweist;
einer zweiten Halbleiterschicht (4) des ersten Leitungstyps, die auf der Zwischenhalbleiterschicht ausgebildet ist und eine nied rigere Dotierungskonzentration als die Zwischenhalbleiterschicht aufweist;
einer dritten Halbleiterschicht (5) eines zweiten Leitungstyps, die in einer Oberfläche der zweiten Halbleiterschicht ausgebildet ist;
einer ersten Hauptelektrode (10), die auf der dritten Halbleiter schicht ausgebildet ist; und
einer zweiten Hauptelektrode (11), die auf der anderen Hauptober fläche der ersten Halbleiterschicht ausgebildet ist,
wobei die Dicke der dritten Halbleiterschicht, die Dicke und Do tierungskonzentration der zweiten Halbleiterschicht, und die Dik ke und Dotierungskonzentration der Zwischenhalbleiterschicht so gewählt sind, daß sie den folgenden Boole′schen Ausdruck erfül len: D′ < W′,wobei D′ die Gesamtdicke der unter der dritten Halbleiterschicht angeordneten Halbleiterschicht und der Zwischenhalbleiterschicht, BV eine Sperrvorspannung, die über die erste und zweite Haupt elektrode bei einem aktuellen Betrieb angelegt ist, KS die rela tive dielektrische Konstante eines Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die dielektrische Konstante eines Vakuums, q die Menge von Ladungen von Elektronen, N1 die Dotie rungskonzentration der ersten Halbleiterschicht, N2 die Dotie rungskonzentration der zweiten Halbleiterschicht, BV1 eine über der zweiten und dritten Halbleiterschicht geteilten Sperrvorspan nung, und W′ die Ausdehnung einer Verarmungsschicht bei der Sperrvorspannung eines pn-Übergangs, der in der Grenzschicht zwi schen der zweiten und dritten Halbleiterschicht ausgebildet ist, darstellt, wobei dieser durch die folgenden Gleichungen (2) be stimmt wird:
3. Halbleitervorrichtung nach Anspruch 1 oder 2, gekennzeichnet
durch
eine vierte Halbleiterschicht (6) des ersten Leitungstyps, die selektiv in einer Oberfläche der dritten Halbleiterschicht (5) ausgebildet ist,
eine Isolierschicht (8), die auf einem Oberflächenbereich der dritten Halbleiterschicht (5), der zwischen der vierten und zwei ten Halbleiterschicht angeordnet ist, ausgebildet ist, und
einer Steuerelektrode (9), die auf der Isolierschicht (8) ausge bildet ist,
wobei die erste Hauptelektrode (10) eine Elektrode ist, die auf der dritten und vierten Halbleiterschicht ausgebildet ist, die Halbleitervorrichtung weiter ein Halbleitersubstrat (1) des zwei ten Leitungstyps aufweist, das auf der anderen Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist, und die zweite Hauptelektrode (11) eine Elektrode ist, die auf dem Halbleiter substrat (1) ausgebildet ist.
eine vierte Halbleiterschicht (6) des ersten Leitungstyps, die selektiv in einer Oberfläche der dritten Halbleiterschicht (5) ausgebildet ist,
eine Isolierschicht (8), die auf einem Oberflächenbereich der dritten Halbleiterschicht (5), der zwischen der vierten und zwei ten Halbleiterschicht angeordnet ist, ausgebildet ist, und
einer Steuerelektrode (9), die auf der Isolierschicht (8) ausge bildet ist,
wobei die erste Hauptelektrode (10) eine Elektrode ist, die auf der dritten und vierten Halbleiterschicht ausgebildet ist, die Halbleitervorrichtung weiter ein Halbleitersubstrat (1) des zwei ten Leitungstyps aufweist, das auf der anderen Hauptoberfläche der ersten Halbleiterschicht (2) ausgebildet ist, und die zweite Hauptelektrode (11) eine Elektrode ist, die auf dem Halbleiter substrat (1) ausgebildet ist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeich
net, daß
ein Oberflächenbereich der dritten Halbleiterschicht (5), der
unter der Isolierschicht (8) angeordnet ist, bei einem MOS-Be
trieb mit der als Gateelektrode dienenden Steuerelektrode (9) als
ein Kanalbereich (7) dient.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch ge
kennzeichnet, daß
die dritte Halbleiterschicht eine Mehrzahl von dritten Halblei
terschichten aufweist und die vierte Halbleiterschicht in einer
Oberfläche von jeder der dritten Halbleiterschichten ausgebildet
ist.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, da
durch gekennzeichnet, daß
die erste Hauptelektrode (10) eine Emitterelektrode ist, und die
zweite Hauptelektrode (11) eine Kollektorelektrode ist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, da
durch gekennzeichnet, daß
der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-
Typ ist.
8. Verfahren zur Herstellung einer Halbleitervorrichtung mit
den Schritten:
- a) Vorbereiten einer ersten Halbleiterschicht eines ersten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche;
- b) Ausbilden einer zweiten Halbleiterschicht des ersten Lei tungstyps auf der einen Hauptoberfläche der ersten Halbleiter schicht, wobei die zweite Halbleiterschicht so ausgebildet wird, daß sie eine niedrigere Dotierungskonzentration des ersten Lei tungstyps als die erste Halbleiterschicht aufweist;
- c) Ausbilden einer dritten Halbleiterschicht eines zweiten Lei tungstyps auf einer Oberfläche der zweiten Halbleiterschicht;
- d) Ausbilden einer ersten Hauptelektrode auf der dritten Halb leiterschicht; und
- e) Ausbilden einer zweiten Hauptelektrode auf der anderen Haupt oberfläche der ersten Halbleiterschicht,
wobei die Dicke der dritten Halbleiterschicht, und die Dicke und
Dotierungskonzentration der zweiten Halbleiterschicht so gewählt
werden, daß sie den folgenden Boole′schen Ausdruck erfüllen:
D < W,wobei D die unter der dritten Halbleiterschicht angeordnete Dicke
der zweiten Halbleiterschicht, BV eine Sperrvorspannung, die über
die erste und zweite Hauptelektrode bei einem aktuellen Betrieb
angelegt wird, KS die relative dielektrische Konstante eines
Halbleitermaterials in der zweiten Halbleiterschicht, ε0 die die
lektrische Konstante eines Vakuums, q die Ladungsmenge von Elek
tronen, N die Dotierungskonzentration der zweiten Halbleiter
schicht, und W die Ausdehnung einer Verarmungsschicht beim Sperr
vorspannen eines pn-Überganges, der in der Grenzfläche zwischen
der zweiten und dritten Halbleiterschicht ausgebildet ist, dar
stellt, wobei dieser durch die folgende Gleichung (3) bestimmt
ist:
9. Verfahren zur Herstellung einer Halbleitervorrichtung mit
den Schritten:
- a) Vorbereiten einer ersten Halbleiterschicht eines ersten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche;
- b) Ausbilden einer Zwischenhalbleiterschicht des ersten Leitungstyps mit einer niedrigeren Dotierungskonzentration als die erste Halbleiterschicht auf der einen Hauptoberfläche der ersten Halbleiterschicht;
- c) Ausbilden einer zweiten Halbleiterschicht des ersten Lei tungstyps mit einer niedrigeren Dotierungskonzentration als die Zwischenhalbleiterschicht auf der Zwischenhalbleiterschicht;
- d) Ausbilden einer dritten Halbleiterschicht eines zweiten Lei tungstyps auf einer Oberfläche der zweiten Halbleiterschicht;
- e) Ausbilden einer ersten Hauptelektrode auf der dritten Halb leiterschicht; und
- f) Ausbilden einer zweiten Hauptelektrode auf der anderen Haupt oberfläche der ersten Halbleiterschicht,
wobei die Dicke der dritten Halbleiterschicht, die Dicke und Do
tierungskonzentration der zweiten Halbleiterschicht, und die Dic
ke und Dotierungskonzentration der Zwischenhalbleiterschicht so
gewählt sind, daß sie den folgenden Boole′schen Ausdruck erfüllen:
D′ < W′,wobei D′ die totale Dicke der zweiten Halbleiterschicht, die un
ter der dritten Halbleiterschicht angeordnet ist, und der Zwi
schenhalbleiterschicht, BV eine Sperrvorspannung, die über die
erste und zweite Hauptelektrode bei einem aktuellen Betrieb ange
legt wird, KS die relative dielektrische Konstante eines Halblei
termaterials in der zweiten Halbleiterschicht, ε0 die dielektri
sche Konstante eines Vakuums, q die Menge von Ladungen von Elek
tronen, N1 die Dotierungskonzentration der ersten Halbleiter
schicht, N2 die Dotierungskonzentration der zweiten Halbleiter
schicht, BV1 eine Sperrvorspannung, die über die zweite und drit
te Halbleiterschicht geteilt wird, und W′ die Ausdehnung einer
Verarmungsschicht beim Sperrvorspannen eines pn-Überganges, der
in der Grenzfläche zwischen der zweiten und dritten Halbleiter
schicht ausgebildet ist, darstellt, wobei dieser durch die fol
genden Gleichungen (4) bestimmt wird:
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet,
daß
der Schritt (a) die Schritte aufweist:
a-1) Vorbereiten eines Halbleitersubstrates des zweiten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche, und
a-2) Ausbilden der ersten Halbleiterschicht auf der einen Haupt oberfläche des Halbleitersubstrats,
daß das Verfahren weiter die Schritte aufweist:
der Schritt (a) die Schritte aufweist:
a-1) Vorbereiten eines Halbleitersubstrates des zweiten Lei tungstyps mit einer Hauptoberfläche und einer anderen Hauptober fläche, und
a-2) Ausbilden der ersten Halbleiterschicht auf der einen Haupt oberfläche des Halbleitersubstrats,
daß das Verfahren weiter die Schritte aufweist:
- h) selektives Ausbilden einer Isolierschicht auf der zweiten Halbleiterschicht, und
- i) Ausbilden einer Steuerelektrode auf der Isolierschicht,
daß der Schritt des Ausbildens der zweiten Halbleiterschicht den
Schritt aufweist:
selektives Implantieren von Dotierstoff des zweiten Leitungstyps in eine Oberfläche der zweiten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode und Wärmebehandeln dersel ben zur Ausbildung der dritten Halbleiterschicht, wobei ein Teil der dritten Halb leiterschicht durch thermische Diffusion unter der Isolierschicht ausgebildet wird,
daß das Verfahren weiter den Schritt aufweist:
selektives Implantieren von Dotierstoff des zweiten Leitungstyps in eine Oberfläche der zweiten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode und Wärmebehandeln dersel ben zur Ausbildung der dritten Halbleiterschicht, wobei ein Teil der dritten Halb leiterschicht durch thermische Diffusion unter der Isolierschicht ausgebildet wird,
daß das Verfahren weiter den Schritt aufweist:
- j) Ausbilden einer vierten Halbleiterschicht des ersten Lei tungstyps auf einer Oberfläche der dritten Halbleiterschicht durch Masken der Isolierschicht und der Steuerelektrode, benach bart zu einem Kanalbereich,
daß der Schritt des Ausbildens der ersten Hauptelektrode den
Schritt aufweist:
Ausbilden der ersten Hauptelektrode auf der dritten und vierten Halbleiterschicht, und
daß der Schritt des Ausbildens der zweiten Hauptelektrode den Schritt aufweist:
Ausbilden der zweiten Hauptelektrode auf der anderen Hauptober fläche des Halbleitersubstrats.
Ausbilden der ersten Hauptelektrode auf der dritten und vierten Halbleiterschicht, und
daß der Schritt des Ausbildens der zweiten Hauptelektrode den Schritt aufweist:
Ausbilden der zweiten Hauptelektrode auf der anderen Hauptober fläche des Halbleitersubstrats.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
daß ein Oberflächenbereich der dritten Halbleiterschicht, der un
ter der Isolierschicht angeordnet ist, bei einem MOS-Betrieb un
ter Verwendung der Steuerelektrode als Gateelektrode als ein Ka
nalbereich dient.
12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet,
daß die dritte Halbleiterschicht eine Mehrzahl von dritten Halb
leiterschichten aufweist, und daß die vierte Halbleiterschicht in
einer Oberfläche von jeder der Halbleiterschichten ausgebildet
ist.
13. Verfahren nach einem der Ansprüche 8 bis 12, dadurch gekenn
zeichnet,
daß die erste Hauptelektrode eine Emitterelektrode und daß die
zweite Hauptelektrode eine Kollektorelektrode ist.
14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekenn
zeichnet, daß
der erste Leitungstyp der n-Typ und der zweite Leitungstyp der
p-Typ ist.
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R071 | Expiry of right |