DE69633310T2 - PIN-Diode mit isoliertem Gate. - Google Patents

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Katsumi Chiyoda-ku Nakamura
Tadaharu Chiyoda-ku Minato
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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine vertikale Leistungshalbleitervorrichtung mit einer Selbstabschaltfunktion.
  • Beschreibung der Hintergrundstechnik
  • Zuerst wird eine herkömmliche Halbleitervorrichtung beschrieben.
  • 96 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einem ersten Beispiel des Standes der Technik zeigt. Es wird Bezug genommen auf 96, das erste Beispiel des Standes der Technik weist einen SITh (statischer Induktionsthyristor) auf. Der SITh enthält einen Pindiodenabschnitt, einen p-Gatebereich 307, eine Gateelektrodenschicht 309, eine Kathodenelektrode 311 und eine Anodenelektrode 313.
  • Ein Pindiodenabschnitt weist eine gestapelte Struktur mit einem p+-Anodenbereich 301, einem n–-Bereich 303 und einem Kathodenbereich (n+-Emitterbereich) 305 auf. Der p-Gatebereich 307 ist in dem n–-Bereich 303 gebildet. Die Gateelektrode 309 ist elektrisch mit dem p-Gatebereich 307 verbunden. Die Kathodenelektrode 311 ist elektrisch mit dem Kathodenbereich 305 verbunden, und die Anodenelektrode 313 ist elektrisch mit den p+-Anodenbereich 301 verbunden.
  • Der SITh kann in dem Ein-Zustand realisiert werden, indem die an die Gateelektrode 309 angelegte Gatespannung positiv gesetzt wird. Zu dieser Zeit fließt Strom durch die Pindiode von dem p+-Anodenbereich 301 zu der Seite des Kathodenbereiches 305.
  • 97 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einem zweiten Beispiel des Standes der Technik zeigt. Es wird Bezug genommen auf 97, das zweite Beispiel des Standes der Technik zeigt einen p+-Anodenbereich 351, einen n–-Bereich 353, einen p-Basisbereich 355, einen Kathodenbereich 357, eine Gateelektrode 359, eine Kathodenelektrode 361 und eine Anodenelektrode 363.
  • Der p+-Anodenbereich 351, der n–-Bereich 353, der p-Basisbereich 355 und der Kathodenbereich 357 sind aufeinander folgend gestapelt. Der p-Basisbereich 355 ist elektrisch mit der Gateelektrode 359 verbunden. Die Kathodenelektrode 361 ist elektrisch mit dem Kathodenbereich 357 verbunden, und die Anodenelektrode 363 ist elektrisch mit dem p+-Anodenbereich 351 verbunden.
  • Bei diesem GTO-Thyristor kann ebenfalls der Ein-Zustand durch positives Einstellen der Gatespannung realisiert werden. Durch positives Einstellen der Gatespannung fließt Strom von einer pnpn-Diode von dem p+-Kollektorbereich 351 zu der Seite des Kathodenbereiches 357.
  • Sowohl in dem ersten als auch dem zweiten Beispiel des Standes der Technik können Aus-Zustände durch Anlegen einer negativen Spannung an die Gateelektrode realisiert werden. Wenn eine negative Spannung an die Gateelektrode 309 oder 359 angelegt wird, werden Minoritätsträger (Löcher), die in der Vorrichtung verbleiben, von der Gateelektrode 309 oder 359 extrahiert. Somit wird der Hauptstrom abgeschnitten.
  • 98 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einem dritten Beispiel des Standes der Technik zeigt. Es wird Bezug genommen auf 98, das dritte Beispiel des Standes der Technik zeigt ein Beispiel eines Graben-IGBT (bipolarer Transistor mit isoliertem Gate). Der Graben-IGBT enthält einen p+-Kollektorbereich 101, einen n+-Pufferbereich 103, einen n–-Bereich 105, einen p-Basisbereich 107, einen n+-Emitterbereich 109, einen p+-Kontaktbereich 111, einen Gateoxidfilm 115, eine Gateelektrodenschicht 117, eine Kathodenelektrode (Emitter) 121 und eine Anodenelektrode (Kollektor) 123. Auf dem p+-Kollektorbereich 101 ist der n–-Bereich 105 gebildet, wobei der n+-Pufferbereich 103 dazwischen eingefügt ist. Auf dem n–-Bereich 105 sind der n+-Emitterbereich 109 und der p+-Kontaktbereich 111 benachbart zueinander gebildet, wobei der p-Basisbereich 107 dazwischen eingefügt ist. Auf der Oberfläche, auf der der n+-Emitterbereich 109 gebildet ist, ist ein Graben 413 vorgesehen.
  • Der Graben 413 geht durch den n+-Emitterbereich 109 und den p-Basisbereich 107 und erreicht den n–-Bereich 105. Die Tiefe Tp des Grabens 413 von der Oberfläche beträgt 3 bis 5 μm.
  • Entlang der Innenwandoberfläche des Grabens 413 ist der Gateoxidfilm 115 gebildet. Die Gateelektrodenschicht 117 ist zum Füllen des Grabens 413 gebildet, wobei ihr oberes Ende von dem Graben 413 vorsteht. Die Gateelektrodenschicht 117 liegt dem n+-Emitterbereich 109, dem p-Basisbereich 107 und dem n–-Be reich 105 gegenüber, wobei der Gateoxidfilm 115 dazwischen eingefügt ist.
  • Eine Zwischenschichtisolierschicht 119 ist zum Bedecken eines oberen Endes der Gateelektrodenschicht 117 gebildet. In der Zwischenschichtisolierschicht ist eine Öffnung vorgesehen, die die Oberflächen des n+-Emitterbereiches 109 und des p+-Kontaktbereiches 111 vorsieht. Die Gateelektrode (Emitter) 121 ist so gebildet, daß sie elektrisch den n+-Emitterbereich 105 und den p+-Kontaktbereich 111 durch die Öffnung verbindet. Die Anodenelektrode (Kollektor) 123 ist so gebildet, daß sie elektrisch mit dem p+-Kollektorbereich 101 verbunden ist.
  • Hier im folgenden wird die Oberfläche des Halbleitersubstrates, auf der die Kathodenelektrode 121 gebildet ist, als eine Kathodenoberfläche oder eine erste Hauptoberfläche bezeichnet, und die Oberfläche, auf der die Anodenelektrode 123 gebildet ist, wird als eine Anodenoberfläche oder die zweite Hauptoberfläche bezeichnet.
  • Eine Graben-MOS-Gatestruktur, bei der die Gateelektrodenschicht 117 in dem Graben 413 gebildet wird, wobei der Gateoxidfilm 115 dazwischen eingefügt ist, wird durch die folgenden Schritte hergestellt.
  • Zuerst wird in einem Halbleitersubstrat ein relativ tiefer Graben 413 von ungefähr 3 bis ungefähr 5 μm durch übliches anisotropes Trockenätzen gebildet. Opferoxidation oder Reinigen wird auf der Innenwand des Grabens 413 durchgeführt. Danach wird ein thermischer Siliziumoxidfilm (hier im folgenden als Gateoxidfilm bezeichnet) 115 bei einer Temperatur von 900°C bis 1000°C in zum Beispiel einer Dampfumgebung (H2O) gebildet. Ein Polysiliziumfilm, der mit n-Dotierstoff wie Phosphor do tiert ist, oder ein polykristalliner Siliziumfilm, der mit einem p-Dotierstoff wie Bor dotiert ist, füllt den Graben 413. Der dotierte Polysiliziumfilm wird so bemustert, daß der Graben 413 gefüllt wird, und der Polysiliziumfilm wird aus mindestens einem Abschnitt des Grabens 413 zu der Oberfläche der Kathodenseite herausgezogen. Der bemusterte dotierte Polysiliziumfilm wird elektrisch mit einer Gateoberflächenverbindung verbunden, die auf einem Metall wie Aluminium gebildet ist, die insgesamt über der Halbleitervorrichtung vorgesehen ist, während er von der Kathodenelektrode 121 isoliert wird.
  • Das Verfahren des Steuerns des Ein-Zustandes und Aus-Zustandes in dem dritten Beispiel des Standes der Technik wird beschrieben.
  • Der Ein-Zustand wird realisiert durch Anlegen einer positiven (+) Spannung an die Gateelektrode 117, während eine Vorwärtsvorspannung zwischen der Kathodenelektrode 121 und der Anodenelektrode 123 angelegt wird, das heißt während eine positive (+) Spannung an die Anodenelektrode 123 angelegt wird und eine negative (-) Spannung an die Kathodenelektrode 121 angelegt wird.
  • Der Einschaltvorgang, bei dem die Vorrichtung von dem Aus-Zustand zu dem Ein-Zustand übergeht, wird im folgenden beschrieben.
  • Wenn eine positive (+) Spannung an die Gateelektrodenschicht 117 angelegt wird, wird ein n-Kanal (invertierter n-Bereich), der zu dem n-Typ invertiert ist und eine sehr hohe Elektronendichte aufweist, an dem p-Basisbereich 107 nahe dem Gateoxidfilm 115 erzeugt. Elektronen, die einer der Ladungsträger sind (hier im folgenden als Träger bezeichnet), werden von dem n+- Emitterbereich 109 durch den n-Kanal zu dem n–-Bereich 104 injiziert und fließen zu dem p+-Kollektorbereich 101, an den die positive (+) Spannung angelegt ist. Wenn die Elektronen den p+-Kollektorbereich 101 erreichen, werden Löcher, die der andere Träger sind, von dem p+-Kollektorbereich 101 zu dem n–-Bereich 105 injiziert und fließen zu dem n+-Emitterbereich 105, an den die negative (–) Spannung angelegt ist. Somit erreicht der Fluss die Position, an der der zuvor erwähnte n-Kanal in Kontakt mit dem n–-Bereich 105 steht. Dieser Vorgang wird als Speichervorgang bezeichnet, und die Zeit, die für diesen Vorgang notwendig ist, wird als Speicherzeit (tstorage) oder als Ausschaltverzögerungszeit (td(off)) bezeichnet. Der Leistungsverlust während der Speicherzeit ist so klein, daß er vernachlässigt werden kann, im Vergleich mit dem stationären Verlust, der später beschrieben wird.
  • Danach werden von der Anodenelektrode 123 und der Kathodenelektrode 121 ausreichend Stromträger in dem n–-Bereich 105 in einem derartigen Betrag gespeichert, daß er um zwei oder drei Größenordnungen größer als die Konzentration des Halbleitersubstrates (1 × 10'' bis 1 × 1015 cm–3) gemäß den an die beiden Elektroden angelegten Potentialen ist. Folglich wird ein niedriger Widerstandszustand, der als Leistungsmodulation bezeichnet wird, durch die Loch-Elektronenpaare verursacht, somit ist das Einschalten beendet. Dieser Vorgang wird als Anstiegsvorgang bezeichnet, und die Zeit, die für diesen Vorgang notwendig ist, wird als Anstiegszeit (trise) bezeichnet. Der Leistungsverlust während dieser Zeit ist ungefähr der gleiche oder größer als der stationäre Verlust, der später beschrieben wird, und besteht ungefähr aus einem Fünftel des Gesamtverlustes.
  • Der stationäre Zustand nach der Beendigung des Einschaltens wird als Ein-Zustand bezeichnet, und der Leistungsverlust, der durch ein Produkt der Ein-Zustandsspannung dargestellt wird, wird durch den Ein-Widerstand verursacht (Effektivpotentialdifferenz zwischen den beiden Elektroden), und der Leitungsstrom wird als der Ein-Verlust oder stationärer Verlust bezeichnet.
  • Wenn eine positive Spannung an die Gateelektrodenschicht 117 angelegt wird, wird ein n+-Akkumulationsbereich 425a mit einer hohen Elektronendichte entlang der Seitenwände des Grabens 113 gebildet, wie in 99 gezeigt ist.
  • Der Aus-Zustand wird realisiert durch Anlegen einer negativen (-) Spannung an die Gateelektrodenschicht 117, selbst wenn eine Vorwärtsvorspannung an die Anodenelektrode 123 und Kathodenelektrode 121 angelegt ist.
  • Ein Ausschaltvorgang, bei dem die Vorrichtung von dem Ein -Zustand zu dem Aus-Zustand übergeht, wird im folgenden beschrieben.
  • Wenn eine negative (–) Spannung an die Gateelektrodenschicht 117 angelegt wird, wird ein n-Kanal (invertierter n-Bereich), der auf der Seitenoberfläche der Gateelektrodenschicht 117 gebildet ist, eliminiert, und die Lieferung von Elektronen von dem n+-Emitterbereich 109 zu dem n–-Bereich 105 wird gestoppt. Der Vorgang bis jetzt wird als Speichervorgang bezeichnet, und die Zeit, die für diesen Vorgang notwendig ist, wird als Speicherzeit (ts) oder Ausschaltverzögerungszeit (td(off)) bezeichnet. Der Leistungsverlust während dieser Zeit ist sehr klein im Vergleich mit dem Einschaltverlust und dem stationären Verlust, und er kann vernachlässigt werden.
  • Während sich die Elektronendichte verringert, nimmt die Dichte der Elektronen, die von dem n–-Bereich 105 eingeführt worden sind, allmählich von der Nähe des n+-Emitterbereiches 109 ab. Zum Aufrechterhalten eines neutralen Ladungszustandes werden Löcher, die zu dem n–-Bereich 105 eingeführt worden sind, ebenfalls verringert, und der p-Basisbereich 107 und der n–-Bereich 105 werden rückwärtsvorgespannt. Folglich beginnt sich eine Verarmungsschicht an der Schnittstelle zwischen dem p-Basisbereich 107 und dem n–-Bereich 105 zu bilden, und sie neigt dazu eine Dicke zu haben, die der angelegten Spannung in dem Aus-Zustand zwischen beiden Elektroden entspricht. Der Vorgang bis jetzt wird als Abfallvorgang bezeichnet, und die Zeit, die für diesen Vorgang notwendig ist, wird als Abfallzeit (tf) bezeichnet. Der Leistungsverlust während dieser Zeit ist ungefähr der gleiche oder größer als der zuvor erwähnte Abschaltverlust und stationäre Verlust, und er stellt ungefähr ein Viertel des gesamten Verlustes dar.
  • Weiter gehen Löcher in einem elektrisch neutralen Bereich, in dem beide Träger außerhalb des zuvor erwähnten Verarmungsbereiches (p+-Kollektorbereich 101) verbleiben, durch den Verarmungsbereich und werden durch den p+-Kontaktbereich 111 zu der Emitterelektrode 121 extrahiert, somit werden alle Träger eliminiert, und das Ausschalten ist beendet. Dieser Vorgang wird als Schwanzvorgang bezeichnet, und die Zeit, die für diesen Vorgang notwendig ist, wird als Schwanzzeit (trail) bezeichnet. Der Leistungsverlust während der Schwanzzeit wird als Schwanzverlust bezeichnet, der ungefähr der gleiche oder größer als der Einschaltverlust, des Verlustes während der Abfallzeit und der stationäre Verlust ist, und er stellt ungefähr ein Viertel des Gesamtverlustes dar.
  • Der stationäre Zustand nach der Beendigung des Ausschaltens wird als Aus-Zustand bezeichnet, und der Leistungsverlust, der durch das Produkt des Leckstromes in diesem Zustand und der Spannung zwischen beiden Elektroden verursacht wird, wird als Aus-Verlust bezeichnet. Er ist im allgemeinen kleiner als die anderen Leistungsverluste, und er kann vernachlässigt werden.
  • Das oben beschriebene erste und das zweite Beispiel des Standes der Technik beziehen sich auf Stromsteuervorrichtungen, bei denen Minoritätsträger von Gateelektroden 309 und 359 zum Einstellen des Aus-Zustandes extrahiert werden. Daher ist es zu der Zeit des Ausschaltens notwendig, einen beträchtlichen Betrag des Hauptstromes von der Gateelektrode zu extrahieren. Wenn ein relativ großer Strom zu extrahieren ist, gibt es einen relativ großen Stoßstrom, der durch die Induktanz der Verbindungen oder ähnliches verursacht wird, und die Wärmestrahlung, die durch den Strom verursacht wird, muß ebenfalls in Betracht gezogen werden. Daher wird es notwendig, eine Schutzschaltung gegen die Stoßspannung und den übermäßigen Strom in der Schaltung zum Steuern der Gatespannung vorzusehen. Dieses macht die Gatesteuerschaltung kompliziert. Weiter ist es möglich, daß die Steuerschaltung thermisch zerstört wird oder unter einem thermischen Weglaufen wegen der Wärme leidet, und folglich muß ein Kühlmechanismus vorgesehen werden. Dieses macht die Vorrichtung größer.
  • Eine Halbleitervorrichtung, die diese Probleme löst, ist in der Japanischen Patentoffenlegungsschrift 5-243561 offenbart. Die in dieser Anmeldung offenbarte Halbleitervorrichtung wird als ein viertes Beispiel des Standes der Technik beschrieben.
  • 100 ist eine Draufsicht, die schematisch den Aufbau der Halbleitervorrichtung gemäß dem vierten Beispiel des Standes der Technik zeigt, und 101 und 102 sind Querschnittsansichten, die entlang der Linien P-P' bzw. Q-Q' von 100 genommen sind.
  • Es wird Bezug genommen auf 100 bis 102, das vierte Beispiel des Standes der Technik zeigt einen elektrostatischen Induktionsthyristor. Auf einer Oberfläche einer n-Basisschicht 101 hohen Widerstandes ist eine p-Emitterschicht 503 gebildet, wobei eine n-Pufferschicht 502 dazwischen eingefügt ist. Auf der anderen Oberfläche der n-Basisschicht 501 ist eine Mehrzahl von Gräben 505 gebildet, die um einen kleinen Abstand voneinander beabstandet sind. In diesen Gräben 505 sind Gateelektroden 507 eingebettet gebildet, wobei ein Gateoxidfilm 506 dazwischen eingefügt ist. In jedem zweiten Bereich zwischen den Gräben 505 ist eine n-Abschaltkanalschicht 508 gebildet. Auf der Oberfläche der Abschaltkanalschicht 508 ist eine p-Drainschicht 509 gebildet. An einem Oberflächenabschnitt ist eingeschlossen zwischen p-Drainschichten 509 eine n-Sourceschicht 510 gebildet.
  • Eine Kathodenelektrode 511 ist so gebildet, dass sie elektrisch mit der p-Drainschicht 509 und der n-Sourceschicht 510 verbunden ist. Eine Anodenelektrode 512 ist so gebildet, daß sie elektrisch mit der p-Emitterschicht 503 verbunden ist.
  • Bei dem vierten Beispiel des Standes der Technik werden, wenn die positive Spannung an die Gateelektrode 507 angelegt wird zum Anheben des Potentiales der n-Basisschicht 501, die zwischen den Gräben 505 eingeschlossen ist, Elektronen von der n-Sourceschicht S10 eingeführt, so daß die Vorrichtung eingeschaltet wird. Wenn weiterhin eine negative Spannung an eine Gateelektrodenschicht 507 angelegt wird, wird ein p-Kanal auf einer Seitenoberfläche des Grabens der n-Ausschaltkanalschicht 508 gebildet, Träger der n-Basisschicht 501 werden durch die p-Drainschicht 509 zu der Kathodenelektrode 511 ausgegeben, und daher schaltet die Vorrichtung ab.
  • Bei dem vierten Beispiel des Standes der Technik weist die Gateelektrode 507 eine isolierte Gatestruktur auf. Daher ist bei dem vierten Beispiel des Standes der Technik die Gateelektrode 507 nicht vom Stromsteuertyp, bei dem der Strom direkt aus dem Substrat gezogen wird, sondern sie ist vom Spannungssteuertyp, bei dem die Steuerung durch die Spannung (Gatespannung) realisiert wird, die an die Gateelektrode angelegt wird.
  • Da das vierte Beispiel des Standes der Technik vom Spannungssteuertyp ist, ist es nicht notwendig, einen großen Strom aus der Gateelektrodenschicht 507 zu dem Zeitpunkt des Abschaltens zu extrahieren. Folglich ist es nicht notwendig, eine Schutzschaltung oder einen Kühlmechanismus in Hinblick auf den Stoßstrom und die Wärme in Betracht zu ziehen, die erzeugt werden, wenn ein großer Strom extrahiert wird. Daher ist das vierte Beispiel des Standes der Technik vorteilhaft dahingehend, daß die Gatesteuerschaltung vereinfacht werden kann.
  • Bei dem vierten Beispiel des Standes der Technik gibt es jedoch an dem Oberflächenbereich, der zwischen den Gräben 507 eingeschlossen ist, die sich parallel zueinander erstrecken, wie in 100 gezeigt ist, die p-Drainschicht 509 und die n-Sourceschicht 510 benachbart zueinander. Da die p-Drainschicht 509 eine Potentialbarriere in Bezug auf die Elektronen aufweist, fließt der Elektronenstrom, der in die Kathodenelektrode 511 geht, nur durch den Teil der n-Sourceschicht 510. Daher gibt es einen Verhinderungsfaktor wie eine teilweise Zunahme der Stromdichte, was in einer Verschlechterung der Eigenschaften resultiert.
  • Bei dem in 98 gezeigten dritten Beispiel des Standes der Technik ist es nicht möglich, die Ein-Zustandsspannung Vf zu verbessern, und folglich ist der Leistungsverbrauch der Halbleitervorrichtung deutlich groß. Dieses wird mehr im einzelnen beschrieben.
  • Als ein Verfahren zum Verbessern der Ein-Spannung (Ein-Zustandsspannung Vf einer Diode), die eine Basiseigenschaft eines IGBT ist, gibt es ein Verfahren des Verbesserns der Injektionswirksamkeit der Elektronen auf der Seite der Kathode. Zum Verbessern der Injektionswirksamkeit der Elektronen ist es notwendig, die Dotierungskonzentration auf der Seite der Kathode zu vergrößern oder die wirksame Kathodenfläche zu vergrößern. Die wirksame Kathodenfläche bedeutet die Fläche eines Abschnittes (durch die durchgezogene Linie in der Figur bezeichnet), an der der n+-Bereich (wirksame Kathodenbereich) mit dem n+-Emitterbereich 109 und dem Speicherbereich 425a in Kontakt mit dem p-Basisbereich 107 und dem n–-Bereich 105 steht.
  • Bei dem dritten Beispiel des Standes der Technik beträgt die Tiefe des Grabens 413 gleich 3 bis 5 μm, wie bereits beschrieben wurde. Wenn daher eine positive Spannung an die Gateelektrodenschicht angelegt wird, wird die Ausdehnung der um den Graben 113 erzeugten Speicherschicht begrenzt. Folglich ist es nicht möglich, die große wirksame Kathodenfläche sicherzustellen. Dieses behindert die Verbesserung der Injektionswirksamkeit der Elektronen auf der Seite der Kathode, und folglich kann die Ein-Spannung des IGBT nicht verringert werden.
  • Aus jeweils der US 5 360 746 A und der EP 0 565 399 A kann eine Halbleitervorrichtung nach dem Oberbegriff des Anspruches 1 entnommen werden. Die Gateelektrode liegt dem dritten Dotierungsbereich gegenüber.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Leistungshalbleitervorrichtung vorzusehen, die die Vereinfachung einer Gatesteuerschaltung erlaubt, eine gute Ein-Eigenschaft vorsieht und stationären Verlust verringert.
  • Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Leistungshalbleitervorrichtung vorzusehen, die die Vereinfachung einer Gatesteuerschaltung erlaubt, eine niedrige Ein-Zustandsspannung Vf und einen niedrigen stationären Verlust aufweist.
  • Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist in den beigefügten Ansprüchen definiert.
  • Gemäß einem Aspekt der vorliegenden Erfindung enthält die Halbleitervorrichtung eine Diodenstruktur, bei der ein Hauptstrom zwischen beiden Hauptoberflächen fließt, wobei ein intrinsisches Halbleitersubstrat oder vom ersten Leitungstyp dazwischen eingeschlossen ist, wobei die Vorrichtung aufweist einen ersten Dotierungsbereich eines ersten Leitungstyps, einen zweiten Dotierungsbereich eines zweiten Leitungstyps, einen dritten Dotierungsbereich des zweiten Leitungstyps, einen vierten Dotierungsbereich des ersten Leitungstyps, eine Steuerelektrodenschicht, eine erste Elektrodenschicht und eine zweite Elektrodenschicht. Der erste Dotierungsbereich des ersten Leitungstyps ist an der ersten Hauptoberfläche des Halbleitersubstrats gebildet und weist eine Dotierungskonzentration höher als die des Halbleitersubstrats auf. Der zweite Do tierungsbereich des zweiten Leitungstyps ist auf der zweiten Hauptoberfläche des Halbleitersubstrats gebildet. Das Halbleitersubstrat weist Gräben auf, die sich parallel zueinander erstrecken und den ersten Dotierungsbereich einschließen. Der dritte Dotierungsbereich des zweiten Leitungstyps ist eine Seitenwand des Grabens und an der ersten Hauptoberfläche gebildet. Der vierte Dotierungsbereich des ersten Leitungstyps ist unmittelbar unter dem dritten Dotierungsbereich so vorgesehen, daß er in Kontakt mit der Seitenwand des Grabens und dem Halbleitersubstratbereich steht und weist eine niedrigere Konzentration als der erste Dotierungsbereich auf.
  • Die Steuerelektrode ist so gebildet, daß sie dem dritten und vierten Dotierungsbereich und dem Halbleitersubstratbereich gegenüber steht, wobei ein Isolierfilm dazwischen eingefügt in dem Graben ist. Die erste Elektrodenschicht ist auf der ersten Hauptoberfläche des Halbleitersubstrates gebildet und elektrisch mit dem ersten und dem dritten Dotierungsbereich verbunden. Die zweite Elektrodenschicht ist an der zweiten Hauptoberfläche des Halbleitersubstrats gebildet und elektrisch mit dem zweiten Dotierungsbereich verbunden.
  • In der Halbleitervorrichtung gemäß dem oben erwähnten weiteren Aspekt der vorliegenden Erfindung ist die Steuerelektrodenschicht dem dritten und vierten Dotierungsbereich und dem Halbleitersubstratbereich gegenüber, wobei der Isolierfilm dazwischen eingefügt ist. Mit anderen Worten, die Gatesteuerung ist vom Spannungssteuertyp. Daher ist es nicht notwendig, einen großen Strom von der Steuerelektrodenschicht zu der Zeit des Ausschaltens zu extrahieren. Daher ist es nicht notwendig, eine Schutzschaltung oder einen Kühlmechanismus in der Gatesteuerschaltung in Hinblick auf die Oberflächenspannung oder die Wärmestrahlung vorzusehen, die erzeugt wird, wenn ein gro ßer Strom fließt. Daher kann im Vergleich mit den Beispielen des ersten und zweiten Standes der Technik die Gatesteuerschaltung vereinfacht werden.
  • Weiter ist die Vorrichtung eine bipolare Vorrichtung. Bei der bipolaren Vorrichtung tragen sowohl die Löcher als auch die Elektronen zu dem Betrieb bei. Selbst wenn daher die Substratdicke zunimmt zum Erfüllen der Anforderung einer höheren Durchbruchsspannung und der Strompfad in dem Ein-Zustand länger wird, gibt es eine Leitungsmodulation durch die Löcher und Elektronen. Daher kann der Widerstand niedrig gehalten werden. Folglich ist der Betrag der Wärmestrahlung klein, und eine Zunahme in dem stationären Verlust kann unterdrückt werden.
  • Weiter steht die Steuerelektrodenschicht dem dritten und vierten Dotierungsbereich und dem Halbleitersubstratbereich gegenüber. Dadurch können durch Anlegen einer positiven Spannung an die Steuerelektrodenschicht Bereiche nahe den Gräben, in die die Steuerelektrodenschichten gefüllt sind, eine derart hohe Elektronendichte aufweisen, die ungefähr die gleiche wie in dem ersten Dotierungsbereich ist. Daher können all die Bereiche nahe dem Graben als der erste Dotierungsbereich betrachtet werden, und ein Zustand, als wenn der erste Dotierungsbereich vergrößert ist, kann realisiert werden. Wenn der erste Dotierungsbereich vergrößert ist, wird die Kontaktfläche zwischen dem vergrößerten ersten Dotierungsbereich und dem Halbleitersubstratbereich, d. h. die effektive Kathodenfläche vergrößert. Somit ist die Effektivität des Injizierens von Elektronen auf der Seite der Kathode verbessert, und die Ein-Zustandsspannung Vf der Diode kann verringert werden.
  • Durch Anlegen einer Spannung an die Steuerelektrodenschicht kann der Bereich des entgegengesetzten Leitungstyps nahe dem Graben ungefähr die gleiche hohe Elektronendichte wie die des ersten Dotierungsbereichs aufweisen. Daher kann der Bereich des entgegengesetzten Leitungstyps wie der dritte Dotierungsbereich als auch der vierte Dotierungsbereich als der erste Dotierungsbereich betrachtet werden. Da der dritte Dotierungsbereich ebenfalls als ein erster Dotierungsbereich zusätzlich zu dem vierten Dotierungsbereich betrachtet wird, kann die effektive Kathodenfläche weiter vergrößert werden. Somit kann die Effektivität des Injizierens von Elektronen auf der Kathodenseite weiter verbessert werden, und die Ein-Zustandsspannung Vf auf der Diode kann weiter verringert werden.
  • Bevorzugt ist in dem oben beschriebenen Aspekt ein Isolationsdotierungsbereich weiter vorgesehen, der an der ersten Hauptoberfläche des Halbleitersubstrats gebildet ist. Auf einer Seite des äußersten der Mehrzahl von Gräben, die sich parallel zueinander erstrecken, ist ein anderer Graben positioniert, während auf der anderen Seite der Isolationsdotierungsbereich in Kontakt mit dem äußersten Graben und tiefer als der Graben gebildet ist.
  • Da der Isolationsdotierungsbereich zum Umgeben des Bereichs vorgesehen ist, in dem eine Diodenstruktur oder eine Thyristorstruktur gebildet ist, kann der Effekt der elektrischen Isolation von anderen Elementen vergrößert werden und die Durchbruchsspannung der Vorrichtung wird verbessert und stabilisiert.
  • Bevorzugt beträgt bei dem oben beschriebenen Aspekt die Tiefe des Grabens von der ersten Hauptoberfläche mindestens 5 μm und höchstens 15 μm.
  • Da die Tiefe des Grabens mindestens 5 μm ist, kann der Speicherbereich mit hoher Elektronendichte weit entlang der Seitenwand des Grabens in dem Ein-Zustand erzeugt werden. Daher wird im Vergleich mit dem dritten Beispiel des Standes der Technik eine weitere effektive Kathodenfläche sichergestellt. Daher kann die Effektivität des Injizierens von Elektronen auf der Kathodenseite weiter verbessert werden, und die Ein-Zustandsspannung Vf kann verringert werden. Da es weiter schwierig ist, einen Graben tiefer als 15 μm mit einer schmalen Breite (von höchstens 0,6 μm) zu bilden, ist die Tiefe des Grabens höchstens 15 μm.
  • Die vorangehenden und anderen Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie im Zusammenhang mit den begleitenden Zeichnungen genommen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • In der folgenden Beschreibung stellen Ausführungsformen 1 bis 8 nicht die Erfindung dar, sind aber notwendig für ihr Verständnis.
  • 1 ist eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung zeigt ist.
  • 2 ist eine schematische Draufsicht, die die Vorrichtung von 1 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 3 ist eine schematische Querschnittsansicht, die entlang der Linie A-A' von 2 genommen ist.
  • 4 bis 9 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung Ausführungsform 1 der vorliegenden Erfindung zeigen.
  • 10 ist eine schematische Querschnittsansicht, die einen Hauptstromleitungszustand der Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 11 ist eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • 12 ist eine schematische Draufsicht, die die Vorrichtung von 11 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 13 ist eine schematische Querschnittsansicht, die entlang der Linie B-B' von 12 genommen ist.
  • 14 bis 16 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung zeigen.
  • 17 ist eine schematische Draufsicht, die den Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung zeigt.
  • 18 ist eine schematische Draufsicht, die die Vorrichtung von 17 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 19 ist ein schematischer Querschnitt, der entlang der Linie C-C' von 18 genommen ist.
  • 20 und 21 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung zeigen.
  • 22 ist ein Diagramm, das eine Beziehung zwischen der Ein-Zustandsspannung Vf und dem Verhältnis Rn zeigt.
  • 23 ist eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 4 der vorliegenden Erfindung zeigt.
  • 24 ist eine schematische Draufsicht, die die Vorrichtung von 23 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 25 ist eine schematische Querschnittsansicht, die entlang der Linie D-D' von 24 genommen ist.
  • 26 ist eine schematische Draufsicht, die einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 5 der vorliegenden Erfindung zeigt.
  • 27 ist eine schematische Draufsicht, die die Vorrichtung von 26 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 28 ist eine schematische Querschnittsansicht, die entlang der Linie E-E' von 27 genommen ist.
  • 29 und 30 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung gemäß Ausführungsform 5 der vorliegenden Erfindung zeigen.
  • 31 ist eine schematische Draufsicht, die den Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 6 der vorliegenden Erfindung zeigt.
  • 32 ist eine schematische Draufsicht, die die Vorrichtung von 31 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 33 ist ein schematischer Querschnitt, der entlang der Linie F-F' von 32 genommen ist.
  • 34 ist eine Draufsicht, die schematisch den Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 7 der vorliegenden Erfindung zeigt.
  • 35 ist eine schematische Draufsicht, die die Vorrichtung von 34 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 36 ist eine schematische Querschnittsansicht, die entlang der Linie G-G' von 35 genommen ist.
  • 37 und 38 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung gemäß Ausführungsform 7 der vorliegenden Erfindung zeigen.
  • 39 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 8 der vorliegenden Erfindung zeigt.
  • 40 ist eine schematische Draufsicht, die die Vorrichtung von 39 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 41 ist eine schematische Querschnittsansicht, die entlang der Linie H-H' von 40 genommen ist.
  • 42 ist eine schematische Draufsicht, die den Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 9 der vorliegenden Erfindung zeigt.
  • 43 ist eine schematische Draufsicht, die die Vorrichtung von 42 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 44 ist eine schematische Querschnittsansicht, die entlang der Linie I-I' von 43 genommen ist.
  • 45 bis 48 sind schematische Querschnittsansichten, die in der Reihenfolge die Herstellungsschritte der Halbleitervorrichtung gemäß Ausführungsform 9 der vorliegenden Erfindung zeigen.
  • 49 ist eine schematische Querschnittsansicht, die einen Hauptstromleitungszustand der Halbleitervorrichtung gemäß Ausführungsform 9 der Vorliegenden Erfindung zeigt.
  • 50 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß Ausführungsform 10 der Vorliegenden Erfindung zeigt.
  • 51 ist eine schematische Draufsicht, die die Vorrichtung von 50 zeigt, wobei eine Kathodenelektrode vorgesehen ist.
  • 52 ist eine schematische Querschnittsansicht, die entlang der Linie K-K' von 51 genommen ist.
  • 53 ist eine schematische Querschnittsansicht, die das Herstellungsverfahren der Halbleitervorrichtung gemäß Ausführungsform 10 der vorliegenden Erfindung zeigt.
  • 54 ist eine schematische Draufsicht, die konzentrisch angeordnete Gräben zeigt.
  • 55 ist eine schematische Draufsicht, die konzentrisch angeordnete Gräben zeigt.
  • 56 ist eine schematische Draufsicht, die konzentrisch angeordnete Gräben zeigt.
  • 96 ist eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einem ersten Beispiel des Standes der Technik zeigt.
  • 97 ist eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einem zweiten Beispiel des Standes der Technik zeigt.
  • 98 ist eine schematische Querschnittsansicht, die einen Aufbau einer Halbleitervorrichtung gemäß einem dritten Beispiel des Standes der Technik zeigt.
  • 99 ist eine schematische Querschnittsansicht, die zeigt, wie eine n+-Akkumulationsschicht in dem dritten Beispiel des Standes der Technik erzeugt wird.
  • 100 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einem vierten Beispiel des Standes der Technik zeigt.
  • 101 ist eine schematische Querschnittsansicht, die entlang der Linie P-P' von 100 genommen ist.
  • 102 ist eine schematische Querschnittsansicht, die entlang der Linie Q-Q' von 100 genommen ist.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Ausführungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die Figuren beschrieben.
  • In dem folgenden wird zur Bequemlichkeit der Kathodenbereich, der ein n+-Dotierungsbereich hoher Konzentration ist, manchmal als n+-Emitterbereich bezeichnet, Und der Anodenbereich, der ein p+-Dotierungsbereich hoher Konzentration ist, wird manchmal als p+-Kollektorbereich bezeichnet.
  • Ausführungsform 1
  • Es wird Bezug genommen auf 1 bis 3, die vorliegende Ausführungsform zeigt ein Beispiel, das eine Pindiode enthält. Die Pindiode enthält einen p+-Anoden-(Kollektor-)Bereich 1 eines zweiten Leitungstypes, der an einer zweiten Hauptoberfläche gebildet ist, einen n-Pufferbereich 3, einen n–-Bereich 5, der das Halbleitersubstrat ist, eines ersten Leitungstypes niedriger Dotierungskonzentration. Ein n+-Kathodenbereich (n+-Emitterbereich) 7 des ersten Leitungstypes, der an der ersten Hauptoberfläche gebildet ist, isolierende Filme 11 und 15, eine Gateelektrodenschicht 13, die die Steuerelektrodenschicht ist, eine Kathodenelektrode 17, die eine erste Elektrodenschicht ist, und eine Anodenelektrode 19, die eine zweite Elektrodenschicht ist.
  • An der ersten Hauptoberfläche, an der der Kathodenbereich 7 vorgesehen ist, ist ein Graben 9 gebildet, der den n–-Bereich 5 des Substrates durch den n+-Kathodenbereich 7 erreicht.
  • Wie in 1 gezeigt ist, der n+-Kathodenbereich 7 ist vollständig an der ersten Hauptoberfläche des Halbleitersubstrates eingeschlossen zwischen Gräben 9, die sich parallel erstrecken, gebildet.
  • Die Breite W des Grabens 9 beträgt zum Beispiel mindestens 0,8 μm und höchstens 1,2 μm. Die Tiefe d1 ist praktisch von 5,0 μm bis 15,0 μm.
  • Entlang der Innenwandoberfläche des Grabens 9 ist ein Gateisolierfilm 11 (z. B. ein thermischer Siliziumoxidfilm) vorgesehen. Die Gateelektrodenschicht 13 ist aus einem mit Phosphor dotiertem polykristallinen Siliziumfilm zum Füllen des Grabens 9 gebildet, wobei ihr oberes Ende von der ersten Hauptoberfläche vorsteht.
  • Die Gateelektrodenschicht 13 liegt der Seitenoberfläche des n+-Kathodenbereiches 7 und der Seitenoberfläche und der Bodenoberfläche n–-Bereiches 5 gegenüber, wobei der Gateisolierfilm 11 dazwischen vorgesehen ist.
  • Die Gateelektrodenschicht 13 kann bis zu einem Abschnitt, an dem ein isolierender Film auf der ersten Hauptoberfläche vorgesehen ist, von dem Graben hochgezogen sein (nicht gezeigt).
  • Ein isolierender Film 15, zum Beispiel ein thermischer Siliziumoxidfilm und BPSG (Borphosphorsilikatglas) ist zum Bedecken des oberen Endes der Gateelektrodenschicht 13 gebildet.
  • Es ist eine Öffnung an dem Abschnitt des BPSG-Isolierfilmes 15 vorgesehen, und eine Metallverbindung ist mit der Gateelektrode durch die Öffnung verbunden (nicht gezeigt).
  • Die Kathodenelektrode 17, die die erste Elektrodenschicht ist, ist elektrisch mit dem Kathodenbereich 7 verbunden. Der Kathodenbereich ist auf einem Bereich gebildet, der von Gräben 9 umgeben ist. Der ebene Bereich, an dem die Kathodenelektrode 17 gebildet ist, wird hier als Diodenbildungsbereich bezeichnet.
  • Die Anodenelektrode 19, die die zweite Elektrodenschicht ist, ist elektrisch mit dem p+-Kollektorbereich 1 verbunden, der an der zweiten Hauptoberfläche gebildet ist.
  • Bezüglich der Dotierungskonzentrationen der entsprechenden Abschnitte, die Oberflächenkonzentration des p+-Kollektorbereiches 1 ist von 1 × 1016 cm–3 bis 5 × 1021 cm–3, die Spitzenkonzentration des n-Pufferbereiches 3 ist 1 × 1013 cm–3 bis 1 × 1019 cm–3, des n–-Bereiches 5 ist 1 × 1012 cm–3 bis 1 × 1017 cm–3, und von dem Kathodenbereich 7 ist die Oberflächenkonzentration mindestens i × 1017 cm–3. Die Oberflächendotierungskonzentration des p+-Kollektorbereiches ist höher als die Spitzendotierungskonzentration des n-Pufferbereiches 3, die Spitzendotierungskonzentration des n-Pufferbereiches 3 ist höher als die Spitzendotierungskonzentration des n–-Bereiches 5, und die Oberflächendotierungskonzentration des n+-Kathodenbereiches 7 ist höher als die Spitzenkonzentration des n–-Bereiches 5.
  • Die Dotierungskonzentration des n-Pufferbereiches 3 braucht nur niedriger als die Dotierungskonzentration des p+-Kollektorbereiches 1 und höher als die des n–-Bereiches 5 zu sein.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Zuerst werden, es wird auf 4 Bezug genommen, der p+-Kollektorbereich 1, der n-Pufferbereich 3 und der n–-Bereich 5 in dieser Reihenfolge gestapelt gebildet.
  • Es wird Bezug genommen auf 5, Gräben 9a werden selektiv gebildet durch zum Beispiel Photolithographie und anisotropes Plasmaätzen, die in einem normalen Halbleiterprozeß benutzt werden, so daß sie sich von der Oberfläche des n–-Bereiches 5 zu der Innenseite erstrecken.
  • Es wird Bezug genommen auf 6, ein isolierender Film 11 aus zum Beispiel Siliziumoxidfilm, der der Gateisolierfilm wird, wird entlang der Innenwandoberfläche des Grabens 9 durch zum Beispiel thermische Oxidation gebildet.
  • Vor der Bildung des Gateoxidfilmes 11 kann Opferoxidation und isotropes Plasmaätzen (CDE) zum Verbessern der MOS-Eigenschaft durchgeführt werden.
  • Es wird Bezug genommen auf 7, die Gateelektrodenschicht 13 wird zum Füllen des Grabens 9 gebildet, wobei ihr oberes Ende von dem Graben 9 vorsteht, durch gewöhnliche Photolithographie und Ätztechniken. Die Gateelektrodenschicht 13 ist aus einem Material wie polykristallines Silizium gebildet, das mit einem n-Dotierungsstoff wie Phosphor dotiert ist (hier im folgenden als dotiertes Polysilizium bezeichnet).
  • Es wird Bezug genommen auf 8, ein isolierender Film 15, der aus einem thermischen Siliziumoxidfilm gebildet ist, und ein CVD-Oxidfilm wie BPSG werden zum Bedecken des oberen Endes der Gateelektrodenschicht 13 gebildet, die aus dem Graben 9 hervorsteht.
  • Es wird Bezug genommen auf 9, danach wird eine selektive Ionenimplantation von n-Dotierungselement wie Sb, As, P oder ähnliches an der Oberfläche des n–-Bereiches 5 durchgeführt, der zwischen den Gräben 9 eingeschlossen ist. Danach wird der eingeführte Dotierungsstoff durch Wärmebehandlung zum Beispiel diffundiert, und der n+-Kathodenbereich 7 wird insgesamt an der Oberfläche des n–-Bereiches 5 gebildet, der zwischen den Gräben eingeschlossen ist. Der Kathodenbereich 7 wird flacher als die Tiefe des Grabens 9 hergestellt.
  • Danach wird die Kathodenelektrode 17 so gebildet, daß sie elektrisch mit dem Kathodenbereich 7 verbunden ist, und die Anodenelektrode 19 wird so gebildet, daß sie elektrisch mit dem p+-Kollektorbereich 1 verbunden ist. Somit ist die in Figuren 2 und 3 gezeigte Halbleitervorrichtung vervollständigt.
  • Das Verfahren zum Betreiben der Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Es wird Bezug genommen auf 3, ein Ein-Zustand wird realisiert durch Anlegen einer kleinen positiven Spannung an die Gateelektrodenschicht 13. In diesem Fall fließt Strom von dem p+-Kollektorbereich 1 zu dem n+-Kathodenbereich 7. Dieser Betrieb ist der gleiche wie die Pindiode, so daß Elektronen von dem n+-Kathodenbereich 7 zu dem n–-Halbleitersubstrat 5 eingeführt werden, Löcher werden von den p+-Kollektorbereich 1 eingeführt, wodurch eine Leitungsmodulation in dem n–-Substrat 5 auftritt. Somit wird die Ein-Zustandsspannung niedriger.
  • Der Aus-Zustand wird realisiert durch Anlegen einer negativen Spannung an die Gateelektrodenschicht 13. Wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird, erstreckt sich eine Verarmungsschicht um den Graben 9, der Strompfad des Hauptstromes wird abgeschnitten, und somit kann die Vorrichtung abgeschaltet werden.
  • In der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform steht die Gateelektrodenschicht 13 dem n–-Bereich 5 und der Seitenwand des Kathodenbereiches 7 gegenüber, wobei der isolierende Film 11 dazwischen vorgesehen ist, wie insbesondere in 3 gezeigt ist. Mit andern Worten, das Steuerverfahren durch die Gateelektrodenschicht 13 ist vom Spannungssteuertyp. Daher unterschiedlich zu dem SITh, bei dem das Gate durch einen pn-Übergang gebildet ist, extrahiert die Gateelektrodenschicht 13 niemals einen Teil des Hauptstromes als Gatestrom bei dem Abschaltvorgang. Daher ist es nicht notwendig, einen großen Strom in der Gatesteuerschaltung vorzusehen. Daher kann die Gatetreiberschaltung vereinfacht werden, es ist nicht notwendig, eine Schutzschaltung in Hinblick auf einen Stoßstrom vorzusehen, der erzeugt wird, wenn ein Gatestrom fließt, und ein Kühlgerät in Hinblick auf die Wärmestrahlung ist auch nicht notwendig. Daher kann im Vergleich mit dem ersten und dem zweiten Beispiel des Standes der Technik die Gatesteuerschaltung in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform vereinfacht werden, und das System als Ganzes kann in der Abmessung verringert werden, vereinfacht werden und es ermöglicht einen niedrigen Energieverlust.
  • Weiter ist die Pindiode eine bipolare Vorrichtung. Bei der bipolaren Vorrichtung tragen sowohl Löcher als auch Elektronen zu dem Betrieb bei. Selbst wenn daher die Substratdicke vergrößert wird zum Erfüllen des Verlangens einer höheren Durch bruchsspannung, insbesondere wird die Dicke To des n–-Bereiches 5 von 3 vergrößert und der Strompfad, wenn die Pindiode tätig ist, wird länger, gibt es eine Leitungsmodulation, die durch Löcher und Elektronen erzeugt wird. Daher kann die Ein-Zustandsspannung niedrig gehalten werden. Daher kann die Zunahme des stationären Verlustes unterdrückt werden, und der Betrag der Wärmestrahlung kann verringert werden.
  • Weiter steht, wie in 3 gezeigt ist, die Gateelektrodenschicht 13 dem n–-Bereich 5 und dem Kathodenbereich 7 gegenüber, wie in 3 gezeigt ist. Wenn daher eine positive Spannung an die Gateelektrodenschicht 13 in dem Ein-Zustand angelegt wird, wird ein n+-Akkumulationsbereich 21 erzeugt, in dem eine große Zahl von Elektronen um den Graben 10 gezogen wird, wie in 10 gezeigt ist. Daher wird ein n+-Bereich, der als Kathodenbereich 7 dient, vergrößert.
  • Nun ist es als Verfahren des Verbesserns der Ein-Zustandsspannung Vf der Diode bekannt gewesen, die wirksame Kathodenfläche zu vergrößern, wie bereits beschrieben wurde. Die wirksame Kathodenfläche hier bedeutet die Schnittstellenfläche zwischen dem n–-Bereich und dem n+-Bereich, der mit der Kathodenelektrode verbunden ist.
  • Bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird, da der n+-Akkumulationsbereich 21 erzeugt wird, wie in 10 gezeigt ist, der n+-Kathodenbereich 7 vergrößert. Daher wird die Kontaktfläche zwischen dem gesamten wirksamen Kathodenbereich einschließlich des n+-Kathodenbereiches 7 plus dem n+-Akkumulationsbereich 21 und n–-Bereich 5 vergrößert. Somit kann die Injektionswirksamkeit der Elektronen auf der Kathodenseite verbessert werden, und die Ein-Zustandsspannung Vf der Diode kann verringert werden. Auf die se Weise wird es, selbst wenn die erste Hauptoberfläche (Kathodenseite) der n+-Kathodenbereich in seiner Gesamtheit ist, möglich, den Ein-Verlust durch Vergrößern des n+-Bereiches in dem Halbleiterchip als Ganzes durch Vergrößern des wirksamen Kathodenbereiches zu verringern. Mit andern Worten, der Leistungsverlust der Halbleitervorrichtung kann verringert werden. Bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform fließt, da der n+-Kathodenbereich 7 insgesamt an der ersten Hauptoberfläche auf der Kathodenseite gebildet ist, im Vergleich mit dem Beispiel, in dem der n-Bereich und der p-Bereich an der ersten Hauptoberfläche vorhanden sind (100 bis 102) der Elektronenstrom, der von der Kathodenseite eintritt, gleichförmig durch die erste Hauptoberfläche der Halbleitervorrichtung, die von den Gräben 9 eingeschlossen ist. Daher kann ein Teilanstieg der Stromdichte verhindert werden, und eine gute Ein-Eigenschaft wird erhalten.
  • Ausführungsform 2
  • Es wird Bezug genommen auf 11 bis 13, im Vergleich mit der Halbleitervorrichtung nach Ausführungsform 1 unterscheidet sich die Halbleitervorrichtung der vorliegenden Ausführungsform dadurch, daß ein p+-Isolationsdotierungsbereich 23 vorgesehen ist.
  • Der p+-Isolationsdotierungsbereich 23 ist an der Oberfläche des n–-Bereiches 5 so gebildet, daß er den ebenen Bereich des Diodenbildungsbereiches umgibt und in Kontakt mit den Gräben 9 steht. Weiter ist der p+-Isolationsdotierungsbereich 23 tiefer als der Graben 9 gebildet.
  • Mit der Ausnahme dieses Punktes ist die vorliegende Ausführungsform die gleiche wie die von Ausführungsform 1. Daher sind entsprechende Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält zuerst die gleichen Schritte wie in 4 gezeigte Ausführungsform 1. Danach wird, es wird Bezug genommen auf 14, ein p+-Bereich 23a selektiv an einer Position gebildet, die den Diodenbildungsbereich umgibt, durch Abscheiden oder Ionenimplantation eines Elementes wie B, das als p-Dotierungsstoff dient. Danach wird eine Wärmebehandlung oder ähnliches ausgeführt.
  • Es wird Bezug genommen auf 15, durch die oben beschriebene Wärmebehandlung wird der p-Dotierungsstoff diffundiert, und der p+-Isolationsdotierungsbereich 23 wird an einer vorgeschriebenen Position gebildet.
  • Es wird Bezug genommen auf 16, danach wird ein Graben 9a gebildet, der Abschnitte aufweist, die sich parallel zueinander an der Oberfläche des n–-Bereiches 5 erstrecken. Danach werden ungefähr die gleichen Prozesse wie in Ausführungsform 1 ausgeführt. Daher wird die Beschreibung davon nicht wiederholt.
  • Das Verfahren des Betreibens der Halbleitervorrichtung durch das Gate ist ungefähr das gleiche wie in Ausführungsform 1.
  • Es wird Bezug genommen auf 13, der p+-Isolationsdotierungsbereich 23 ist mit der Kathodenelektrode 17 durch eine invertierte Schicht verbunden, die um die Gateelektroden schicht 13 gebildet ist, wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird. Daher wird der pn-Übergang, der von dem p+-Isolationsdotierungsbereich 23 und dem n–-Bereich 5 gebildet ist, rückwärtsvorgespannt. Daher kann die Durchbruchsspannungaufrechterhaltungsfähigkeit der Vorrichtung verstärkt werden.
  • Gemäß einer Halbleitervorrichtung der vorliegenden Ausführungsform ist der p-Dotierungsbereich 23 tiefer als der Graben 9 gebildet zum Umgeben des Diodenbildungsbereiches, wie in 12 und 13 gezeigt ist. Daher ist der p+-Isolationsbereich 23 elektrisch von der Diode in dem Ein-Zustand isoliert, die Ein-Zustandsspannung kann niedrig gehalten werden. Und der p+-Isolationsbereich 23 ist elektrisch mit der Kathodenelektrode 17 in dem Aus-Zustand verbunden, die Durchbruchsspannung kann verbessert werden.
  • Ausführungsform 3
  • Es wird Bezug genommen auf 17 bis 19, die Halbleitervorrichtung der vorliegenden Erfindung unterscheidet sich von der Halbleitervorrichtung von Ausführungsform 1 dadurch, daß ein p+-Bereich 31 hoher Konzentration (hier im folgenden als p+-Kontaktbereich bezeichnet) vorgesehen ist.
  • Der p+-Kontaktbereich 31 ist an der ersten Hauptoberfläche in dem Diodenbildungsbereich so gebildet, daß er benachbart zu dem n+-Kathodenbereich vorgesehen ist, wobei Gräben 9b und 9c dazwischen eingefügt sind. Der p+-Kontaktbereich 31 ist an dem Oberflächenbereich gebildet, der von den Gräben 9b und 9c eingeschlossen ist, die sich parallel zueinander erstrecken, wie in 18 gezeigt ist. Der p+-Kontaktbereich 31 ist elektrisch mit der Kathodenelektrode 17 verbunden. Der p+-Kontakt bereich 31 weist eine Oberflächendotierungskonzentration von mindestens 1 × 1017 cm–3 auf. Der p+-Kontaktbereich 31 und der n+-Kathodenbereich 7 sind abwechselnd angeordnet, wobei Gräben dazwischen vorgesehen sind. Die Zahl der Gräben 9a und 9b, ... kann willkürlich gewählt werden.
  • Mit der Ausnahme dieses Punktes ist die vorliegende Ausführungsform praktisch ähnlich zu Ausführungsform 1. Daher werden entsprechende Abschnitte mit den gleichen Bezugszeichen verstehen, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Eines der Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält ähnliche Schritte, wie in 4 bis 8 gezeigte Ausführungsform 1. Dann werden, es wird Bezug genommen auf 20, durch einen allgemeinen photolithographischen Prozeßabschnitte, die nicht der Abschnitt sind, an dem der p+-Kontaktbereich zu bilden ist, durch ein Photoresist maskiert, und durch Ionenimplantation, Verarmung oder ähnliches eines Elementes wie Bor, das als p-Dotierung dient, wird ein p+-Kontaktbereich 31 an der Oberfläche des n–-Bereiches 5 gebildet, der zwischen den Gräben 9b, 9c und so weiter eingeschlossen ist, die sich parallel zueinander erstrecken. Der p+-Kontaktbereich 31 weist die Tiefe von ungefähr 0,5 μm bis ungefähr 1,0 μm auf, und er ist flacher als der Graben 9 hergestellt.
  • Es wird wieder Bezug genommen auf 21, durch Kombination des photolithographischen Prozesses und des Ionenim plantationsprozesses ähnlich zu denen oben beschrieben wird der n+-Kathodenbereich 7 insgesamt an der Oberfläche des n–-Bereiches 5 gebildet, der zwischen den Gräben 9a und 9b, 9c und 9d eingeschlossen ist, so daß er benachbart zu dem p+-Kontaktbereich 31 vorgesehen ist, wobei der Graben 9b oder 9c dazwischen vorgesehen ist. Die folgenden Schritte sind ungefähr ähnlich zu jenen von Ausführungsform 1, und daher wird die Beschreibung nicht wiederholt.
  • Die Reihenfolge des Bildens des p+-Kontaktbereiches 31 und des n+-Kathodenbereiches 7 kann umgekehrt werden. Elemente und Wärmebehandlung, die zum Diffundieren entsprechender Bereiche benutzt werden, können gemäß der gewünschten Tiefe der Diffusion eingestellt werden.
  • Das Verfahren des Betreibens der Halbleitervorrichtung in der vorliegenden Erfindung ist ebenfalls das gleiche wie Ausführungsform 1. Daher wird die Beschreibung davon nicht wiederholt.
  • Bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist der p+-Kontaktbereich 31 so angeordnet, daß er benachbart zu dem n+-Kathodenbereich 7 ist, wobei der Graben 9b oder 9c dazwischen vorgesehen ist, wie in 19 gezeigt ist. Daher kann die Ein-Zustandsspannung Vf verringert werden, und die Ausschaltzeit kann verringert werden. Diese Punkte werden im größeren Detail im folgenden beschrieben.
  • 22 ist ein Diagramm, das eine Beziehung zwischen der Ein-Zustandsspannung Vf und einem Verhältnis Rn zeigt, die durch eine Simulation eines allgemeinen Graben-IGBT oder einer Grabendiode erhalten ist. Das Verhältnis Rn bedeutet hier das Verhältnis des Vorhandenseins eines n-Dotierungsbereiches, wenn es einen n-Dotierungsbereich 7 und einen p-Dotierungsbereich 31 gibt, auf der Seite der ersten Hauptoberfläche (Kathodenseite), wie in 18 und 19 gezeigt ist, und das gemäß der folgenden Gleichung erhalten wird.
  • Hier enthält der wirksame Kathodenbereich den n+-Akkumulationsbereich 21 (10), der vorgesehen wird, wenn eine positive Spannung an die Gateelektrode angelegt ist. Rn = n+-Bereich(wirksamer Kathodenbereich)/n+- Bereich(wirksamer Kathodenbereich) + p-Bereich) (1)
  • Wie aus 22 ersichtlich ist, je größer das Verhältnis Rn ist, das heißt je größer das Verhältnis der Existenz des n-Dotierungsbereiches ist, desto niedriger ist die Ein-Zustandsspannung Vf. Folglich kann die Ein-Zustandsspannung minimiert werden, wenn es keinen p-Dotierungsbereich gibt (das heißt, wenn das Verhältnis Rn = 1 ist).
  • Wie in 19 gezeigt ist, ist in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform der p+-Kontaktbereich 31 benachbart zu dem n+-Kathodenbereich 7 vorgesehen. Daher wird ein Löcherstrom I1 aus dem p+-Kontaktbereich 31 zu der Kathodenelektrode 17 gezogen. Der Löcherstrom I1 ist ein Teil des Gesamtstromes beim Abschalten. Daher wird ein Strom I, der durch die Diode fließt, verringert, und insbesondere der Schwanzstrom neigt dazu, rasch abzunehmen. Somit kann die Ausschaltzeit verringert werden.
  • Folglich können bei der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform durch Einstellen des Verhältnisses des Vorhandenseins des Kathodenbereiches 7 und des p+-Kontakt bereiches 31 an der Oberfläche des n–-Bereiches 5 optimale Ein-Zustandsspannung Vf und Ausschaltzeit gemäß verschiedener Diodeneigenschaften gemäß dem obigen Ausdruck (1) ausgewählt werden.
  • Ausführungsform 4
  • Es wird Bezug genommen auf 23 bis 25, die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unterscheidet sich von Ausführungsform 3 dadurch, daß ein p+-Isolationsdotierungsbereich 23 vorgesehen wird.
  • Der p+-Isolationsdotierungsbereich 23 ist an der Oberfläche des n–-Bereiches 5 so gebildet, daß er den ebenen Bereich des Diodenbildungsbereiches umgibt und in Kontakt mit dem Graben 9 ist. Der p+-Isolationsdotierungsbereich 23 ist tiefer als der Graben 9 gebildet.
  • Mit der Ausnahme dieses Punktes ist die vorliegende Ausführungsform die gleiche wie in Ausführungsform 3. Daher sind entsprechende Abschnitte durch die gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Es wird Bezug genommen auf 25, der p+-Isolationsdotierungsbereich 23 ist mit der Kathodenelektrode 17 durch eine Inversionsschicht verbunden, die um die Gateelektrodenschicht 13 gebildet wird, wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird. Daher wird der pn-Übergang, der durch den p+-Isolationsdotierungsbereich 23 und den n–-Bereich 5 gebildet ist, rückwärtsvorgespannt. Daher kann die Hauptdurchbruchsspannungsaufrechterhaltungsfähigkeit der Vorrichtung verstärkt werden.
  • Gemäß einer Halbleitervorrichtung der vorliegenden Ausführungsform ist der p-Dotierungsbereich 23 tiefer als der Graben 9 gebildet, so daß er den Diodenbildungsbereich umgibt, wie in 24 und 25 gezeigt ist. Daher ist der p+-Isolationsbereich 23 elektrisch von der Diode in dem Ein-Zustand isoliert, die Ein-Zustandsspannung kann niedrig gehalten werden. Und der p+-Isolationsbereich 23 ist elektrisch mit der Kathodenelektrode 17 in dem Aus-Zustand verbunden, die Durchbruchsspannung kann verbessert werden.
  • Ausführungsform 5
  • Es wird Bezug genommen auf 26 bis 28, die vorliegende Ausführungsform zeigt ein Beispiel, das einen pnpn-Thyristor mit vier Lagen aufweist. Die vierlagige pnpn-Diode enthält einen p+-Kollektorbereich 1, einen n-Pufferbereich 3, einen n–-Bereich 5, einen p-Basisbereich 41 und einen n+-Kathodenbereich 7. Dieser p+-Kollektorbereich 1, n-Pufferbereich 3, n–-Bereich 5, p-Basisbereich 41 und n+-Kathodenbereich 7 sind aufeinander folgend übereinander gestapelt. Von der Oberfläche des n+-Kathodenbereiches 7 ist ein Graben 9 so gebildet, daß er den n–-Bereich 5 erreicht, durch den n+-Kathodenbereich und den p-Basisbereich 41, und so daß er sich parallel zueinander erstreckende Abschnitte aufweist. Der n+-Kathodenbereich 7 ist insgesamt an der Oberfläche eingeschlossen zwischen dem Graben 9 gebildet, der sich parallel zueinander erstreckt.
  • Der p-Basisbereich 41 weist eine Spitzendotierungskonzentration von 1 × 1014 cm–3 bis 5 × 1017 cm–3 auf, und der n+-Kathodenbereich 7 weist eine Oberflächendotierungskonzentration von mindestens 1 × 1017 cm–3 auf. Die Oberflächendotierungskonzentration des n+-Kathodenbereiches 7 ist höher als die Spitzendotierungskonzentration des p-Basisbereiches 41.
  • Andere Strukturen sind die gleichen wie jene in Ausführungsform 1. Daher sind die entsprechenden Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Zuerst, das Herstellungsverfahren der vorliegenden Ausführungsform enthält die gleichen Schritte wie jene von Ausführungsform 1, die in 4 bis 8 gezeigt sind. Danach wird bezugnehmend auf 29 ein p-Basisbereich 41 an einem Abschnitt der ersten Hauptoberfläche des n–-Bereiches 5, der durch parallele Gräben 9 eingeschlossen ist, durch Ionenimplantation und Diffusion zum Beispiel gebildet. Der p-Basisbereich 41 wird derart gebildet, daß er eine Spitzendotierstoffkonzentration von 1 × 1014 cm–3 bis 5 1017 cm–3 aufweist und flacher als der Graben 9 und tiefer als der n+-Kathodenbereich 7 ist, was später beschrieben wird. Das heißt, er wird mit einer Tiefe von 1,0 μm bis 15,0 μm zum Beispiel gebildet.
  • Bezug nehmend auf 30 wird ein n+-Kathodenbereich 7 durch Ionenimplantation und Diffusion zum Beispiel an der ersten Hauptoberfläche gebildet, der durch die sich parallel zueinander erstreckenden Gräben 9 eingeschlossen ist. Der n+-Kathodenbereich 7 wird derart gebildet, daß er eine Oberflächendotierstoffkonzentration von mindestens 1 × 1018 cm–3 aufweist und daß er niedriger als der p-Basisbereich 41 ist. Die folgenden Schritte sind die gleichen wie jene von Ausführungsform 1. Daher wird die Beschreibung nicht wiederholt.
  • Das Verfahren des Betreibens der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Der Ein-Zustand wird realisiert durch Anlegen einer positiven Spannung an die in 28 gezeigte Gateelektrodenschicht 13. Wenn eine positive Spannung an die Gateelektrodenschicht 13 angelegt wird, wird der Teil des p-Basisbereiches 41, der der Gateelektrodenschicht 13 gegenüberliegt, in einen n+-Bereich invertiert, wodurch ein Kanal vorgesehen wird, und ein Elektronenstrom fließt. Dann werden entsprechend dem Elektronenstrom Löcher von dem p+-Anodenbereich 1 zu dem n–-Halbleitersubstrat 5 eingeführt, wodurch eine Leitungsmodulation verursacht wird. Weiter tritt schließlich ein Löcherstrom in den p-Basisbereich 41 ein. Wenn dieser Strom zunimmt, nimmt das Potential und der p-Basisbereich 41 zu, und wenn das Potential größer als das interne Potential wird, wird die Diode, die durch den p-Basisbereich 41 und den n+-Kathodenbereich 7 vorgesehen wird, eingeschaltet. Somit fließt Strom von den n+-Kathodenbereich 7 durch den p-Basisbereich 41 direkt zu dem n–-Halbleitersubstrat 5. Somit schaltet der vierschichtige pnpn-Thyristor ein, wodurch der Ein-Zustand der vorliegenden Ausführungsform realisiert wird.
  • Der Aus-Zustand wird realisiert durch Anlegen einer negativen Spannung an die in 28 gezeigte Gateelektrodenschicht 13. Wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird, wird der n+-Kanal, der in dem Ein-Zustand gebildet wurde, gelöscht, die Lieferung von Elektronen von dem n+-Kathodenbereich wird gestoppt, und gleichzeitig erstreckt sich eine Verarmungsschicht von der Gateelektrodenschicht 13 zu dem n–-Bereich 5. Somit wird der Strompfad abgeklemmt, und der Strom wird verringert. Und die Vorrichtung wird abgeschal tet, wenn der Strom kleiner als der Haltestrom des Thyristors ist, der von der n+-Kathode 7, dem p-Basisbereich 41, dem n–-Bereich 5 und dem p+-Anodenbereich 1 vorgesehen wird.
  • Nachdem der Hauptstrom abgeschnitten ist, wird die gleiche Durchbruchsspannung durch den oben beschriebenen p-Basisbereich 41 aufrechterhalten. Daher ist es bei der vorliegenden Ausführungsform nicht notwendig, eine Gatespannung zum Aufrechterhalten des Aus-Zustandes anzulegen.
  • Bei der vorliegenden Ausführungsform liegt die Gateelektrodenschicht 13 dem n–-Bereich 5, dem p-Basisbereich 41 und dem Kathodenbereich 7 gegenüber, wobei die isolierende Schicht 11 dazwischen vorgesehen ist, wie in 28 gezeigt ist. Mit andern Worten, das Gatesteuerverfahren ist vom Spannungssteuertyp. Daher kann, wie bereits unter Bezugnahme auf Ausführungsform 1 beschrieben wurde, die Gatesteuerschaltung vereinfacht werden im Vergleich mit der stromgesteuerten Vorrichtung. Weiter wird ein Kathodenbereich 7 mit einer großen Fläche an der ersten Hauptoberfläche gebildet, der zwischen den Gräben eingeschlossen ist. Daher kann, wie bereits unter Bezugnahme auf Ausführungsform 1 beschrieben ist, die Ein-Zustandsspannung Vf verringert werden.
  • Weiterhin ist es gemäß der vorliegenden Ausführungsform nicht notwendig, eine Gatespannung zum Aufrechterhalten des Aus-Zustandes der Vorrichtung anzulegen. Die Vorrichtung weist eine Struktur des normalen Aus auf. Daher kann im Vergleich mit einem Aufbau, der eine kontinuierliche Anlegung der Gatespannung benötigt, die Gatesteuerschaltung in der vorliegenden Ausführungsform vereinfacht werden.
  • Ausführungsform 6
  • Es wird Bezug genommen auf 31 bis 33, die Halbleitervorrichtung der vorliegenden Ausführungsform unterscheidet sich von Ausführungsform 5 darin, daß ein p+-Isolationsdotierungsbereich 23 gebildet ist. Der p+-Isolationsdotierungsbereich 23 ist zum Umgeben des ebenen Bereiches des Diodenbildungsbereiches gebildet und so daß er in Kontakt mit den Gräben 9 steht. Der p+-Isolationsdotierungsbereich 23 ist tiefer als der Graben 9 gebildet.
  • Mit der Ausnahme dieser Punkte ist die vorliegende Ausführungsform die gleiche wie in Ausführungsform 5. Daher sind entsprechende Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren des p+-Isolationsdotierungsbereiches 23 ist ungefähr ähnlich zu dem unter Bezugnahme auf 14 bis 16 beschriebenen Verfahren. Daher wird die Beschreibung davon nicht wiederholt.
  • Es wird Bezug genommen auf 33, der p+-Isolationsdotierungsbereich 23 ist mit der Kathodenelektrode 17 durch eine Inversionsschicht verbunden, die um die Gateelektrodenschicht 13 gebildet wird, wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird. Daher ist der pn-Übergang, der von dem p+-Isolationsdotierungsbereich 23 und dem n–-Bereich 5 gebildet ist, rückwärtsvorgespannt. Daher kann die Hauptdurchbruchsspannungserhaltungsfähigkeit der Vorrichtung verstärkt werden.
  • Gemäß der Halbleitervorrichtung der vorliegenden Ausführungsform ist der p-Dotierungsbereich 23 tiefer als der Graben 9 gebildet, so daß der Diodenbildungsbereich umgeben ist, wie in 32 und 33 gezeigt ist. Daher ist der p+-Isolationsbereich 23 elektrisch von der Diode in dem Ein-Zustand isoliert, die Ein-Zustandsspannung kann niedrig gehalten werden. Und der p+-Isolationsbereich 23 ist elektrisch mit der Kathodenelektrode 17 in dem Aus-Zustand verbunden, die Durchbruchsspannung kann verbessert werden.
  • Ausführungsform 7
  • Es wird Bezug genommen auf 34 bis 36, die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unterscheidet sich von Ausführungsform 5 dadurch, daß ein p+-Kontaktbereich 31 vorgesehen ist. Der p+-Kontaktbereich 31 ist so gebildet, daß er benachbart zu dem Kathodenbereich 7 ist, wobei der Graben 9c oder 9d dazwischen vorgesehen ist, und er ist elektrisch mit der Kathodenelektrode 17 verbunden. Der p+-Kontaktbereich 31 weist eine Oberflächendotierungskonzentration von mindestens 1 × 1017 cm–3 auf. Der p+-Kontaktbereich 31 und der n+-Kathodenbereich 7 sind abwechselnd angeordnet, wobei die Gräben dazwischen vorgesehen sind.
  • Weiter kann die Zahl der Gräben 9a, 9b, ..., die sich parallel zueinander erstrecken, willkürlich gewählt werden.
  • Andere Strukturen sind dieselben wie jene von Ausführungsform 5. Daher sind die entsprechenden Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben. Das Herstellungsverfahren gemäß der vorliegenden Ausführungsform enthält zuerst die gleichen Schritte wie die in 4 bis 8 gezeigte Ausführungsform 1. Danach wird, es wird Bezug genommen auf 37, der p+-Kontaktbereich 31 an der Oberfläche des n–-Bereiches 5 gebildet, der zwischen den Gräben 9b und 9c, die sich parallel zueinander erstrecken, durch einen photolithographischen Prozeß, Ionenimplantation und Diffusion zum Beispiel gebildet.
  • Es wird Bezug genommen auf 38, durch die gleichen Schritte, wie sie in 30 und 31 gezeigt sind, werden der p-Basisbereich 41 und der n+-Kathodenbereich 7 benachbart zu dem p+-Kontaktbereich 31 gebildet, wobei die Gräben 9b und 9c dazwischen vorgesehen werden. Darauf folgende Schritte sind die gleichen wie in Ausführungsform 1. Daher wird die Beschreibung davon nicht wiederholt.
  • Bei der vorliegenden Ausführungsform kann, da der p+-Kontaktbereich 31 benachbart zu dem n+-Kathodenbereich 7 gebildet ist, wobei der Graben 9 dazwischen vorgesehen ist, die Ausschaltzeit verringert werden, wie unter Bezugnahme auf Ausführungsform 3 beschrieben wurde.
  • Ausführungsform 8
  • Es wird Bezug genommen auf 39 bis 41, die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unterscheidet sich von Ausführungsform 7 dadurch, daß ein p+-Isolationsdotierungsbereich 23 gebildet ist. Der p+-Isolationsdotierungsbereich 23 ist so vorgesehen, daß er zweidimensional den Diodenbildungsbereich umgibt und in Kontakt mit dem Graben 9 ist. Der p+-Isolationsdotierungsbereich 23 ist tiefer als der Graben 9 gebildet.
  • Die anderen Strukturen sind die gleichen wie jene von Ausführungsform 7. Daher sind entsprechende Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt.
  • Das Herstellungsverfahren des p+-Isolationsdotierungsbereiches 23 der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist das gleiche wie das in 14 bis 16 gezeigte Verfahren, das oben beschrieben wurde.
  • Es wird Bezug genommen auf 41, der p+-Isolationsdotierungsbereich 23 ist mit der Kathodenelektrode 17 durch eine Inversionsschicht verbunden, die um die Gateelektrodenschicht 13 gebildet wird, wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird. Daher ist der pn-Übergang, der von dem p+-Isolationsdotierungsbereich 23 und dem n–-Bereich 5 gebildet wird, rückwärtsvorgespannt. Daher kann die Hauptdurchbruchsspannungsaufrechterhaltungsfähigkeit der Vorrichtung verstärkt werden.
  • Gemäß der Halbleitervorrichtung der vorliegenden Ausführungsform ist der p-Dotierungsbereich 23 tiefer als der Graben 9 gebildet, so daß der Diodenbildungsbereich umgeben wird, wie in 40 und 40 gezeigt ist. Daher ist der p+-Isolationsbereich 23 elektrisch von der Diode in dem Ein-Zustand isoliert, die Ein-Zustandsspannung kann niedrig gehalten werden. Und der p+-Isolationsbereich 23 ist elektrisch mit der Kathodenelektrode 17 in dem Aus-Zustand verbunden, die Durchbruchsspannung kann verbessert werden.
  • Ausführungsform 9
  • Es wird Bezug genommen auf 42 bis 44, die vorliegende Ausführungsform zeigt ein Beispiel, das einen Diodenaufbau enthält. Die Diode weist einen gestapelten Aufbau eines p+-Kollektorbereiches 1, eines n-Pufferbereiches 3, eines n–-Bereiches 5 und eines n+-Kathodenbereiches 7 auf. Ein Graben 9 ist von der Oberfläche des n+-Kathodenbereiches 7 durch den n+-Kathodenbereich 7 zum Erreichen des n–-Bereiches 5 gebildet. An der Substratoberfläche ist ein p+-Kontaktbereich 62 so vorgesehen, daß er in Kontakt mit dem Graben 9 steht. Unmittelbar unter dem p+-Kontaktbereich 62 ist ein n–-Bereich 61 in Kontakt mit dem Graben 9 und dem p+-Kontaktbereich 62 gebildet.
  • Der p+-Kontaktbereich 62 weist eine Oberflächendotierungskonzentration von mindestens 1 × 1017 cm–3 auf, und der n–-Bereich 61 weist eine Dotierungskonzentration von zum Beispiel 1 × 1012 cm–3 bis 1 × 1017 cm–3 auf, was niedriger ist als die des n+-Kathodenbereiches 7.
  • Andere Strukturen sind die gleichen wie jene von Ausführungsform 1. Daher sind entsprechende Abschnitte mit den gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht wiederholt. Das Herstellungsverfahren einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Es wird Bezug genommen auf 45, zuerst wird der p+-Kollektorbereich 1, der n-Pufferbereich 3 und der n–-Bereich gestapelt in dieser Reihenfolge gebildet. An der Oberfläche des n–-Bereiches 5 wird eine epitaxial aufgewachsene Schicht mit einer niedrigen Konzentration entsprechend dem n–-Bereich 61 gebildet, und danach wird selektive Ionenimplantation, Dif fusion und ähnliches ausgeführt, so daß ein inselförmiger n–-Bereich 61 belassen wird.
  • Es wird Bezug genommen auf 46, an einem Bereich zwischen n–-Bereichen 61 wird der n+-Kathodenbereich 7 durch Ionenimplantation und Diffusion zum Beispiel gebildet.
  • Die Tiefe der Diffusion des Kathodenbereiches 7 wird ungefähr gleich der Tiefe der Diffusion des n–-Bereiches 61 gemacht.
  • Es wird Bezug genommen auf 47, an einer Substratoberfläche über dem n–-Bereich 61 wird der p+-Kontaktbereich 62 durch Ionenimplantation und Diffusion zum Beispiel gebildet. Der p+-Kontaktbereich 62 wird flacher als der n+-Kathodenbereich 7 gebildet.
  • Es wird Bezug genommen auf 48, ein Graben 9a wird von der Substratoberfläche zum Erreichen des n–-Bereiches 5 durch den p+-Kontaktbereich 62 und den n–-Bereich 61 gebildet. Danach werden mehrere Schritte, wie sie in Ausführungsform 1 beschrieben wurden, ausgeführt, und somit wird die in 44 gezeigte Halbleitervorrichtung vervollständigt.
  • Hier sollte der n–-Bereich 61 so gebildet werden, daß er eine Dotierungskonzentration mittiger als der n–-Bereich 5 aufweist.
  • Das Verfahren der Steuerung der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben. Zuerst wird ein Ein-Zustand durch Anlegen einer positiven Spannung an die Gateelektrodenschicht 13 realisiert. Zu dieser Zeit wird ein n-Akkumulationsbereich 65 mit einer hohen Elektronendichte als Graben 9 gebildet, wie in 49 gezeigt ist. Daher arbeitet die vorliegende Ausführungsform auf die gleiche Weise wie in Ausführungsform 1 beschrieben.
  • Der Aus-Zustand kann realisiert werden durch Anlegen einer negativen Spannung an die Gateelektrodenschicht 13. Wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt ist, wird ähnlich zu den oben beschriebenen Ausführungsformen 1 bis 8 die n+-Akkumulationsschicht (Kanal), die ein Elektronenstrompfad ist, gelöscht, wodurch der Strompfad abgeklemmt wird, und die Vorrichtung wird ausgeschaltet. Weiter werden die n–-Bereiche 5 und 61 in Kontakt mit dem Graben 9 in p+-Inversionsbereiche umgewandelt.
  • Zum Verringern der Ausschaltzeit ist es notwendig, schnell die Minoritätsträger (hier Löcher) zu extrahieren. Bei der vorliegenden Ausführungsform werden die Löcher, die die Minoritätsträger sind, durch den Pfad des p+-Inversionsbereiches und des p+-Kontaktbereiches 62, der um den Graben 9 erzeugt ist, extrahiert. Wie bereits unter Bezugnahme auf Ausführungsform 2 beschrieben wurde, kann die Ausschaltzeit bei der vorliegenden Ausführungsform ebenfalls verringert werden.
  • Es wird Bezug genommen auf 49, in dem Ein-Zustand ist ein n-Akkumulationskanalbereich 65 mit einer hohen Elektronenkonzentration um den Graben 9 gebildet, und der n-Akkumulationsbereich 65 wird als eine Erstreckung des n+-Kathodenbereiches 7 betrachtet. Es wird nämlich angenommen, daß der wirksame Kathodenbereich groß wird. Somit wird die Kathodenfläche, die die Fläche des Kontaktes zwischen dem n+-Kathodenbereich 7 und dem n–-Bereich 5 ist, vergrößert. Dieses vergrößert die Injizierungswirksamkeit der Elektronen, und daß eine Ein-Zustandsspannung Vf verringern.
  • Ausführungsform 10
  • Es wird Bezug genommen auf 50 bis 52, der Aufbau der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unterscheidet sich von Ausführungsform 9 dadurch, daß ein p+-Isolationsdotierungsbereich 23 zum Umgeben auf zweidimensionale Weise des Diodenbildungsbereiches und um in Kontakt kommen mit dem Graben 9 gebildet. Der p+-Isolationsdotierungsbereich 23 ist tiefer als der Graben 9 gebildet.
  • Das Herstellungsverfahren einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird beschrieben.
  • Das Herstellungsverfahren einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform enthält zuerst die gleichen Schritte wie in 14 und 15 gezeigte Ausführungsform 2. Danach wird der in 45 gezeigte Schritt ausgeführt, und der Zustand von 53 wird erreicht. Danach werden ähnliche Schritte wie in Ausführungsform 1 ausgeführt, und die in 52 gezeigte Halbleitervorrichtung ist fertig gestellt.
  • Es wird Bezug genommen auf 52, der p+-Isolationsdotierungsbereich 23 ist mit der Kathodenelektrode 17 durch eine Inversionsschicht verbunden, die um die Gateelektrodenschicht 13 gebildet wird, wenn eine negative Spannung an die Gateelektrodenschicht 13 angelegt wird. Daher werden der pn-Übergang, der von dem p+-Isolationsdotierungsbereich 23 und dem n–-Bereich 5 gebildet wird, rückwärtsvorgespannt. Daher kann die Hauptdurchbruchsspannungserhaltungsfähigkeit der Vorrichtung verstärkt werden.
  • Gemäß der Halbleitervorrichtung der vorliegenden Ausführungsform ist der p-Dotierungsbereich 23 tiefer als der Graben 9 gebildet zum Umgeben des Diodenbildungsbereiches, wie in 51 und 52 gezeigt ist. Daher ist der p+-Isolationsbereich 23 elektrisch von der Diode in dem Ein-Zustand isoliert, die Ein-Zustandsspannung kann niedrig gehalten werden. Und der p+-Isolationsbereich 23 ist elektrisch mit der Kathodenelektrode 17 in dem Aus-Zustand verbunden, die Durchbruchsspannung kann verbessert werden.
  • Hier kann der Graben 9, der in den entsprechenden Ausführungsformen gebildet wird, konzentrisch angeordnet werden, wie in 54 bis 56 zum Beispiel gezeigt ist.
  • Die in 54 gezeigte ebene Struktur entspricht Ausführungsformen 2 und 6. Der entlang der Linie L-L' der 54 genommene Querschnitt entspricht den schematischen Querschnittsansichten von 13 und 33.
  • Die in 55 gezeigte ebene Struktur entspricht Ausführungsformen 4 und 8. Der entlang der Linie M-M' von 55 genommene Querschnitt entspricht den schematischen Querschnittsansichten von 25 und 41. Die Zahl der in 25 und 41 gezeigten Gräben 9 kann willkürlich gewählt werden.
  • Die in 56 gezeigte ebene Struktur entspricht der Ausführungsform 10. Der entlang der Linie N-N' von 56 genommene Querschnitt entspricht der schematischen Querschnittsansicht von 52.
  • In all den Ausführungsformen oben können die Leitungstypen umgekehrt werden, d. h. p als ein n-Typ.
  • Bei all den Ausführungsformen oben sind n-Pufferbereiche 3 und 103 gebildet. Jedoch in Abhängigkeit der Rate oder der gewünschten Funktion der Vorrichtung kann der n-Pufferbereich 3 oder 103 weggelassen werden. Weiter können durch Ändern der Dicke und der Dotierstoffkonzentration des n-Pufferbereiches 3, 103 die notwendige Hauptdurchbruchsspannung, eine Ein-Schalteigenschaft oder ähnliches der Vorrichtung erhalten werden.
  • Weiterhin ist bei der oben beschriebenen Ausführungsform ein Beispiel, bei dem die gesamte Oberfläche des p+-Kollektorbereiches 1, 101 in Kontakt mit der Anodenelektrode 19, 123 steht, beschrieben worden. Ein n-Hochkonzentrationsbereich kann jedoch elektrisch so verbunden sein, daß ein Kurzschluß eines Teiles des Halbleitersubstrates 5 oder des n–-Bereiches 105 mit einem Abschnitt der Anodenelektrode 19, 123 verursacht wird. Wenn der n-Bereich mit dem Anodenbereich 19 und 123 verbunden ist, kann die elektrische Eigenschaft der Diode variiert werden.
  • Obwohl die Querschnittsform an dem Boden des Grabens 9 in Ausführungsformen 1 bis 9 flach ist, kann die Querschnittsform an dem Boden des Grabens gerundet sein.
  • In Ausführungsformen 1 bis 10 kann auch eine Halbleitervorrichtung, die in der Ein-Zustandsspannung Vf überlegen ist, erhalten werden, indem die Tiefe des Grabens 9 innerhalb des Bereiches von 5 μm bis 15 μm liegt.
  • In jeder Ausführungsform kann, wenn die Tiefe des Grabens 9 oder 113 mindestens 10 μm ist, die Ein-Zustandsspannung Vf weiter verringert werden.
  • Für alle oben beschriebenen Ausführungsformen sind die Gateelektroden 13 und 117 elektrisch miteinander an einem nicht gezeigten Bereich verbunden.
  • In jeder Ausführungsform ist die Gateelektrode 13, 117 so gebildet, daß sie aufwärts von der ersten Hauptoberfläche (Kathodenoberfläche) des Halbleitersubstrates vorsteht.
  • Dieses erleichtert die Steuerung des Ätzens zum Bilden der Gateelektrodenschicht und stellt auch eine stabile Vorrichtungstätigkeit sicher. Dieser Punkt wird im größeren Detail im folgenden beschrieben.
  • Bei dem in 100 bis 102 gezeigten Vorrichtungsaufbau ist die Gateelektrodenschicht 507 in den Graben 505 gefüllt. In diesem Fall wird die Gateelektrodenschicht 507 fertig gestellt durch Einmalbilden der leitenden Schicht ganz über der ersten Hauptoberfläche des Halbleitersubstrates zum Füllen des Grabens 505 und durch Durchführen eines Rückätzens auf der gesamten Oberfläche der Halbleiterschicht. Wenn jedoch der Betrag des Ätzens übermäßig ist, kommt die Gateelektrodenschicht 507 nicht gegenüber einem Teil oder dem gesamten der n-Abschaltkanalschicht 508. In solch einem Fall wird der Kanal nicht an der n-Abschaltkanalschicht 508 erzeugt, selbst wenn eine Spannung an die Gateelektrodenschicht 507 angelegt wird, und folglich ist die Vorrichtung nicht betriebsfähig.
  • Weiterhin braucht bei jeder Ausführungsform die Gateelektrode 13, 117 nur so gebildet zu sein, daß sie aufwärts von der ersten Hauptoberfläche des Halbleitersubstrates vorsteht. Dieses erleichtert die Steuerung des Ätzens. In diesem Fall füllt die Gateelektrodenschicht 13, 117 vollständig den Graben. Daher kann ein instabiler Betrieb, der durch unzureichende Erzeugung des Kanals verursacht wird, verhindert werden.

Claims (2)

  1. Halbleitervorrichtung, die eine Diodenstruktur enthält, bei der ein Hauptstrom zwischen einer ersten und einer zweiten Hauptoberfläche fließt, die ein Halbleitersubstrat (5) von einem ersten Leitungstyp einschließen, mit: einem ersten Dotierungsbereich (7) eines ersten Leitungstyps, der an der ersten Hauptoberfläche des Halbleitersubstrats (5) gebildet ist und eine höhere Dotierungskonzentration als die des Halbleitersubstrats (5) aufweist; und einem zweiten Dotierungsbereich (1) eines zweiten Leitungstyps, der dem ersten Leitungstyp entgegengesetzt ist, der an der zweiten Hauptoberfläche des Halbleitersubstrats gebildet ist; worin das Halbleitersubstrat (5) Gräben (9) aufweist, die sich parallel zueinander erstrecken, die an der ersten Hauptoberfläche so gebildet sind, daß sie den ersten Dotierungsbereich (7) einschließen; wobei die Vorrichtung weiter aufweist: einen dritten Dotierungsbereich (62) des zweiten Leitungstyps, der auf einer Seitenwand des Grabens an der ersten Hauptoberfläche angrenzend an den ersten Dotierungsbereich (7) gebildet ist; eine erste Elektrodenschicht (17), die auf der ersten Hauptoberfläche des Halbleitersubstrats (5) gebildet ist und elektrisch mit dem ersten und dem dritten Dotierungsbereich (7, 62) verbunden ist; und eine zweite Elektrodenschicht (19), die an der zweiten Hauptoberfläche des Halbleitersubstrats (5) gebildet ist und elektrisch mit dem zweiten Dotierungsbereich verbunden ist; gekennzeichnet durch: einen vierten Dotierungsbereich (61) des ersten Leitungstyps mit einer niedrigeren Konzentration als der erste Dotierungsbereich (7) und das Halbleitersubstrat (5), der unmittelbar unter dem dritten Dotierungsbereich (62) so gebildet ist, daß er in Kontakt mit der Seitenwand des Grabens (9) und dem Bereich des Halbleitersubstrats (5) steht und an den ersten Dotierungsbereich (7) angrenzt; und eine Steuerelektrodenschicht (13), die in dem Graben (9) so gebildet ist, daß sie dem Bereich des Halbleitersubstrats (5) und dem dritten und dem vierten Dotierungsbereich (62, 61) gegenüber steht, wobei ein Isolierfilm (11) dazwischen eingefügt ist.
  2. Halbleitervorrichtung nach Anspruch 1, weiter mit: einem Isolationsdotierungsbereich (23) des zweiten Leitungstyps, der an der ersten Hauptoberfläche des Halbleitersubstrats (5) gebildet ist, worin an einer Seite des äußersten der Mehrzahl von Gräben (9), die sich parallel zueinander erstrecken, ein anderer der Gräben (9) positioniert ist, und an der anderen Seite der Isolationsdotierungsbereich (23) in Kontakt mit dem äußersten Graben (9) und tiefer als der Graben (9) gebildet ist, wobei der Isolationsdotierungsbereich (23) nicht direkt mit der ersten Elektrodenschicht (17) verbunden ist.
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