DE69629069T2

DE69629069T2 - Bipolare Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung

Info

Publication number: DE69629069T2
Application number: DE69629069T
Authority: DE
Inventors: Hideki Chiyoda-ku Takahashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-03-14
Filing date: 1996-02-13
Publication date: 2004-04-15
Anticipated expiration: 2016-02-14
Also published as: US5751024A; DE69629069D1; EP0732749A2; KR100199271B1; EP0732749B1; KR960036120A; EP0732749A3

Description

HINTERGRUND DER ERFINDUNG
Gegenstand der Erfindung
Die vorliegende Erfindung betrifft Halbleiteranordnungen mit isoliertem Gate und Herstellungsverfahren hiervon und insbesondere eine Halbleiterstruktur mit einer niedrigen EIN-Spannung des bipolaren Transistors mit isoliertem Gate mit einem Graben-MOS-Gate, sowie ein Herstellungsverfahren hiervon.
Beschreibung des Standes der Technik
26 ist eine Querschnittsdarstellung einer herkömmlichen Halbleiteranordnung mit isoliertem Gate, und eine Beschreibung erfolgt an einem bipolaren Transistor mit isoliertem Gate mit einer Graben-Gate-Struktur (nachfolgend als IGBT bezeichnet, wobei ein IGBT mit einer Graben-Gate-Struktur als U-Typ-IGBT bezeichnet wird).
In jüngster Zeit werden IGBTs in Spannungsresonanzschaltkreisen verwendet, welche Hochfrequenzwandler für Energieeinsparung, Miniaturisierung und Gewichtsverringerung von elektrischen Haushaltgeräten sind und welche in intelligenten Leistungsmodulen verwendet werden, um eine variable Drehzahlsteuerung von dreiphasigen Motoren auf dem Gebiet von Allzweckwandlern, einem AC-Servo, Klimaanlagen etc. durchzuführen, und welche in allgemeinem Gebrauch sind. Bei den IGBTs, welche die Hauptvorrichtungen hiervon sind, werden Vorrichtungen mit guten Schalteigenschaften, niedrigem Sättigungsstrom und hohem SOA (Safe Operating Area) gefordert, wobei die Schalteigenschaften, die Sättigungsspannung und der SOA in einer Kompromißbeziehung zueinander sind.
In 26 bezeichnet Bezugszeichen 1 eine P⁺-Kollektorschicht, Bezugszeichen 2 eine N^–-Schicht, Bezugszeichen 3 eine P-Basisschicht, Bezugszeichen 4 eine N⁺-Emitterschicht, Bezugszeichen 5 einen Graben, Bezugszeichen 6 einen Gateisolationsfilm, Bezugszeichen 7 eine Gateelektrode, Bezugszeichen 8 einen isolierenden Zwischenfilm, Bezugszeichen 9 eine N⁺-Pufferschicht, Bezugszeichen 10 eine Emitterelektrode, Bezugszeichen 11 eine Kollektorelektrode und Bezugszeichen 12 einen Kanalbereich.
Die Arbeitsweise des IGBT wird nachfolgend beschrieben.
Wenn eine gewisse Kollektorspannung VCE zwischen die Emitterelektrode 10 und die Kollektorelektrode 11 angelegt wird und eine bestimmte Gatespannung V_GE zwischen die Emitterelektrode 10 und die Gateelektrode 7 angelegt wird, das heißt, wenn das Gate eingeschaltet wird, wird der Kanalbereich 12 in einen N-Typ umgewandelt und ein Kanal ausgebildet. Elektronen werden von der Emitterelektrode 10 über den Kanal in die N^–-Schicht 2 injiziert. Die injizierten Elektroden bilden eine Vorwärtsspannung zwischen der P+-Kollektorschicht 1 und der N^–-Schicht 2, und Löcher werden von der Kollektorelektrode 11 über die P⁺-Kollektorschicht 1 und die N⁺-Pufferschicht 9 in die N^–-Schicht 2 injiziert. Im Ergebnis nimmt der Widerstand der N^–-Schicht 2 aufgrund einer Leitfähigkeitsmodulation ab und die Stromkapazität des IGBT wächst an. Der Spannungsabfall zwischen Kollektor/Emitter des IGBT ist zu diesem Zeitpunkt die EIN-Spannung (V_CE(SAT)).
Danach, wenn der IGBT von einem EIN-Zustand in einen AUS-Zustand geschaltet wird, wird die Gatespannung V_GE, welche zwischen der Emitterelektrode 10 und der Gateelektrode 7 anliegt, auf 0 V oder auf die Rückwärts-Vorspannung gebracht, das heißt, das Gate wird abgeschaltet, und dann kehrt der Kanalbereich 12, der in den N-Typ umgewandelt worden ist, in den P-Typ zurück und die Injizierung von Elektronen von der Emitterelektrode 10 wird gestoppt. Nachfolgend wandern die Elektronen und Löcher, welche sich in der N^–-Schicht 2 gesammelt haben, durch die Kol-lektorelektrode 11 bzw. die Emitterelektrode 10 oder sie rekombinieren und verschwinden.
Allgemein gesagt, die EIN-Spannung des IGBT wird hauptsächlich durch den substantiellen Widerstand der N^–-Schicht 2 bestimmt, der nötig ist, die Durchbruchspannung zu halten. Faktoren des substantiellen Widerstandes beinhalten die Elektronenlieferfähigkeit des MOSFET, der den IGBT bildet. Bei dem Aufbau eines IGBT des U-Typs, bei dem ein enger und tiefer Graben in der Oberfläche eines Chips gebildet ist, und eines MOSFET, der an der Seitenwand hiervon ausgebildet ist, kann die Elektronenzufuhrfähigkeit des MOSFET durch Verringerung des Einheitszellenabstandes soweit als möglich erhöht werden.
27 ist ein Schaltkreisdiagramm, welches einen Äquivalentschaltkreis des IGBT zeigt.
In 27 bezeichnet Bezugszeichen 15 einen bipolaren Transistor und Bezugszeichen 16 einen MOSFET.
Allgemein gesagt, der IGBT wird durch den Äquivalentschaltkreis von 27 dargestellt. Da h_fc des bipolaren Transistors 15, gebildet aus der P⁺-Kollektorschicht 1, der N-Schicht in Form einer Kombination der N⁺-Pufferschicht 9 und der N^–-Schicht 2 und der P-Basisschicht des IGBT, gering ist, kann der IGBT als eine Kombination des MOSFET und der Diode 17 betrachtet werden.
28 ist ein Schaltkreisdiagramm eines Äquivalentschaltkreises des IGBT, wenn h_fc des bipolaren Transistors 15 als klein angenommen wird.
In 28 bezeichnet Bezugszeichen 17 eine Diode und Bezugszeichen 18 einen MOSFET.
29 ist eine graphische Darstellung der Ladungsträgerkonzentrationsverteilung in einer N^–-Schicht in einem EIN-Zustand einer PIN-Diode.
Da in 28 der MOSFET 18 als reines Schaltelement betrachtet werden kann, sollte die Ladungsträgerkonzentrationsverteilung der N^–-Schicht der PIN-Diode 17 des IGBT in etwa wie die Ladungsträgerkonzentrationsverteilung der N^–-Schicht der PIN-Diode gemäß 29 sein, ist es jedoch nicht.
30 ist eine graphische Darstellung, welche die Ladungsträgerkonzentrationsverteilung der N^–-Schicht 2 in einem EIN-Zustand eines herkömmlichen IGBT zeigt.
Wenn die Ladungsträgerkonzentration der N^–-Schicht im EIN-Zustand der PIN-Diode zwischen dem Ende der N^–-Schicht auf der Anodenseite und dem Ende auf der Kathodenseite gemäß 29 gleichförmig ist, nimmt die Ladungsträgerkonzentration der N^–-Schicht 2 im EIN-Zustand bei dem herkömmlichen IGBT allmählich vom Ende der N^–-Schicht 2 auf der Kollektorseite zu dem Ende der Emitterseite hin ab, wie in 30 gezeigt. Infolgedessen ist die EIN-Spannung des herkömmlichen IGBT höher als diejenige der Diode.
Insbesondere wird bei einem IGBT mit hoher Durchbruchsspannung die Durchbruchsspannung durch Erhöhung der Dicke der N^–-Schicht 2 sichergestellt. Der Gradient der Abnahme der Ladungsträgerkonzentration der N^–-Schicht 2 vom Ende der Kollektorseite in Richtung des Endes der Emitterseite wird durch die Dicke der N^–-Schicht 2 nicht beeinflußt, wenn die Lebensdauer der Ladungsträger gleich ist, so daß die Differenz in der Ladungsträgerkonzentration zwischen dem Ende auf der Kollektorseite und dem Ende auf der Emitterseite anwächst, wenn die N^–-Schicht 2 dicker wird, und die Differenz der EIN-Spannung von der Diode anwächst, wenn der IGBT eine höhere Durchbruchsspannung hat.
Verschiedene Vorrichtungen sind untersucht worden, um eine derartige Differenz zwischen der EIN-Spannung des IGBT und der EIN-Spannung der Diode zu beseitigen, was den Wert der EIN-Spannung des IGBT betrifft. Sie umfassen den MCT (MOS-GESTEUERTEN THYRISTOR) und den IEGT (INJECTION ENHANCED GATE BIPOLAR TRANSISITOR).
31 ist eine Querschnittsdarstellung, welche den Aufbau des MCT zeigt.
In 31 bezeichnet Bezugszeichen 21 einen N⁺-Kathodenbereich, Bezugszeichen 22 einen N-Bereich, Bezugszeichen 23 einen P⁺-Bereich, Bezugszeichen 24 einen Kanalbereich bei eingeschaltetem Gate, Bezugszeichen 25 einen Kanalbereich bei abgeschaltetem Gate oder einen AUS-Kanalbereich. Die übrigen Bezugszeichen sind die gleichen wie in 26.
Es ist bekannt, daß die Ladungsträgerkonzentrationsverteilung der N^–-Schicht 2 im EIN-Zustand des MCT üblicherweise eine Verteilung annimmt, welche ähnlich derjenigen einer Diode ist. Infolgedessen ist die EIN-Spannung im MCT niedriger als beim IGBT mit üblichem Aufbau.
Wenn jedoch abgeschaltet, bilden der P-Kanal-MOS in der P-Basisschicht 3, der N-Bereich 22 und P⁺-Bereich 23 einen Kanal durch Umwandlung des AUS-Kanalbereichs 25, durch welchen Kanallöcher fließen. Somit gibt es ein Problem, daß der Stromwert, der abgeschaltet werden kann, nicht groß sein kann, unter Berücksichtigung, daß der Widerstand des AUS-Kanalbereichs 25 für gewöhnlich hoch ist. Es gibt auch ein Problem, daß Herstellungsvorgänge kompliziert und die Vorrichtungen teuer sind, da ein N-Kanal-MOS für EIN und ein P-Kanal-MOS für AUS in der Oberfläche durch eine Dreifachdiffusion ausgebildet werden müssen.
Beispiele des IEGT umfassen dasjenige, das in der Japanischen Patentoffenlegungsschrift Nr. 5-243561 und in der EP-A-0 527 600 offenbart ist, welche einen Stand der Technik zeigen, der dem Oberbegriff von Anspruch 1 entspricht.
Weitere Vorrichtungen nach dem Stand der Technik sind aus der JP-A-63 157 478, der JP-A-06 188 423 und der EP-A-0 615 292 bekannt.
Beispielsweise sind bei dem IEGT von Fig. 101 der Japanischen Patentoffenlegung Nr. 5-243561 die N-Emitterbereiche und die P-Basisbereiche von einigen Zellen in dem IGBT des U-Typs mit isolierenden Schichten überzogen, und der Kontakt zwischen den N-Emitterbereichen und den P-Basisbereichen und die Emitterelektrode ist beseitigt.
Die Arbeitsweise des IEGT ist im wesentlichen gleich wie diejenige des IGBT des U-Typs; da jedoch die Zellen ausgebildet sind, welche in Kontakt mit dem N-Emitterbereich und dem P-Basisbereich sind, und die Emitterelektrode nicht ausgebildet ist, ist der Löcher strom, der durch den P-Basisbereich im EIN-Zustand fließt, eingeschränkt, Löcher werden in der Basisschichtoberfläche des N-Typs gesammelt und die Ladungsträgerkonzentrationsverteilung der Basisschicht des N-Typs ergibt sich als die gleiche wie diejenige einer Diode, und die EIN-Spannung des IEGT wird niedriger als diejenige des IGBT des U-Typs.
Er arbeitet grundsätzlich auf gleiche Weise wie der IGBT des U-Typs auch im AUS-Zustand, jedoch eine geringere Anzahl von Zellen arbeiten im Vergleich zu dem IGBT des U-Typs, wenn Löcher, welche sich in der Basisschicht des N-Typs gesammelt haben, durch die Emitterelektrode gehen, und die Löcher gehen durch eine geringere Anzahl von Zellen.
Die Bewegung der Löcher zu diesem Zeitpunkt wird ein Basisstrom eines parasitären bipolaren Transistors, gebildet aus der Basisschicht des N-Typs, des P-Basisbereichs und des Emitterbereichs, und wenn dieser das eingebaute Potential (üblicherweise 0,6 V) übersteigt, schaltet der parasitäre bipolare Transistor ein. Infolgedessen muß bei einem IEGT, bei dem ein Teil der Zellen des IGBT vom U-Typ entfernt ist, ein Stromwert, der in der Lage ist, abgeschaltet zu werden, kleiner gemacht werden als bei einem üblichen IGBT des U-Typs, so daß der parasitäre Transistor nicht einschaltet.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung mit isoliertem Gate auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps mit ersten und zweiten Hauptoberflächen; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration, welche auf der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist; eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht und welche in engem Kontakt auf der oberen Oberfläche der zweiten Halbleiterschicht ist; eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps in engem Kontakt auf der oberen Oberfläche der dritten Halbleiterschicht; eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, welche selektiv in einer Oberfläche der vierten Halbleiterschicht angeordnet ist; einen Graben mit einer Öffnung in einer Oberfläche der fünften Halbleiterschicht und einer Tiefe, welche sich durch wenigstens die vierte Halbleiterschicht von der Oberfläche der fünften Halbleiterschicht aus erstreckt; einen isolierenden Film, der an einer Innenwand des Grabens angeordnet ist; eine Steuerelektrode in dem Graben, welche durch den isolierenden Film hindurch der vierten Halbleiterschicht gegenüberliegt; eine erste Hauptelektrode, die an der Oberfläche der vierten und fünften Halbleiterschichten angeordnet ist; und eine zweite Hauptelektrode, die an der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist.
Bevorzugt hat gemäß einem zweiten Aspekt der vorliegenden Erfindung der Graben eine Tiefe, welche sich auch durch die dritte Halbleiterschicht erstreckt, um die zweite Halbleiterschicht zu erreichen.
Bevorzugt hat gemäß einem dritten Aspekt der vorliegenden Erfindung der Graben eine Tiefe, welche in der dritten Halbleiterschicht verbleibt.
Bevorzugt erstreckt sich gemäß einem vierten Aspekt der vorliegenden Erfindung die zweite Halbleiterschicht durch die erste Halbleiterschicht hindurch und liegt teilweise in der zweiten Hauptoberfläche der ersten Halbleiterschicht frei.
Bevorzugt ist gemäß einem fünften Aspekt der vorliegenden Erfindung eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet.
Bevorzugt erstreckt sich gemäß einem sechsten Aspekt der vorliegenden Erfindung die sechste Halbleiterschicht durch die erste Halbleiterschicht hindurch und liegt teilweise an der zweiten Hauptoberfläche der ersten Halbleiterschicht frei.
Bevorzugt beinhaltet gemäß einem siebten Aspekt der vorliegenden Erfindung der Graben eine Mehrzahl von Einzelgräben, die Seite an Seite angeordnet sind, wobei ein Teil der freiliegenden Oberfläche der vierten Halbleiterschicht zwischen einander benachbarten Einzelgräben liegend angeordnet ist.
Bevorzugt ist gemäß einem achten Aspekt der vorliegenden Erfindung die freiliegende Oberfläche der vierten Halbleiterschicht in eine Mehrzahl von einzelnen freiliegenden Oberflächen durch einen Teil der fünften Halbleiterschicht unterteilt, wobei die Mehrzahl von einzelnen freiliegenden Oberflächen abwechselnd mit einem Teil der fünften Halbleiterschicht entlang des Grabens angeordnet ist.
Gemäß einem neunten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate die folgenden Schritte auf: einen Substratausbildungsschritt zur Ausbildung eines Halbleitersubstrats, welches erste und zweite Hauptoberflächen definiert und eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration hat, wobei die erste Halbleiterschicht in der ersten Hauptoberfläche freiliegt und die zweite Halbleiterschicht in der zweiten Hauptoberfläche freiliegt; einen ersten Implantierungsschritt zum Implantieren und Diffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht in die zweite Hauptoberfläche des Halbleitersubstrats, um eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps in einem Oberflächenabschnitt der zweiten Halbleiterschicht zu bilden; einen zweiten Implantierungsschritt zum Implantieren und Diffundieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine Oberfläche der dritten Halbleiterschicht, um eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps in einem Oberflächenabschnitt der dritten Halbleiterschicht zu bilden; einen dritten Implantierungsschritt zum Ausbilden eines Resist-Musters, welches selektiv eine Öffnung in einer Oberfläche der vierten Halbleiterschicht auf der Oberfläche der vierten Halbleiterschicht hat, und Implantieren und Diffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps unter Verwendung des Resist-Musters als Maske, um selektiv eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps in einem Oberflächenabschnitt der vierten Halbleiterschicht zu bilden; einen ersten Entfernungsschritt zum Ausbilden eines Abschirmfilms mit einer Öffnung, welche einen Teil einer Oberfläche der fünften Halbleiterschicht auf der Oberfläche der vierten Halbleiterschicht und der Oberfläche der fünften Halbleiterschicht umgibt, und selektiven Entfernen des Halbleitersubstrats unter Verwen dung des Abschirmfilms als Maske, um einen Graben mit einer Tiefe zu bilden, welcher sich durch wenigstens die vierte Halbleiterschicht erstreckt, und nachfolgendem Entfernen des Abschirmfilms; einen ersten Schritt des Ausbildens eines isolierenden Films auf den Oberflächen des Grabens, der vierten Halbleiterschicht und der fünften Halbleiterschicht; einen ersten Bereitstellungsschritt zum Schaffen eines Leiters auf dem isolierenden Film, so daß der Graben ausgefüllt wird; einen zweiten Entfernungsschritt zum gleichförmigen Entfernen des bereitgestellten Leiters zur Öffnung des Grabens, um den Leiter in dem Graben als Steuerelektrode zu belassen; einen zweiten Bereitstellungsschritt zum Bereitstellen einer Isolierschicht auf der Oberfläche des isolierenden Films und einer Oberfläche des in dem Graben eingebetteten Leiters; einen dritten Entfernungsschritt zum Ausbilden eines Resist-Musters mit einer Öffnung, welche die Oberfläche der vierten Halbleiterschicht und einen Teil der Oberfläche der fünften Halbleiterschicht auf der Oberfläche der isolierenden Schicht umgibt und selektiven Entfernen der isolierenden Schicht und des isolierenden Films unter Verwendung des Resist-Musters als Maske; einen Schritt des Bereitstellens eines Leiters auf den Oberflächen der vierten und fünften Halbleiterschichten, welche durch den dritten Entfernungsschritt freigelegt wurden, um eine erste Hauptelektrode zu bilden; und einen Schritt des Bereitstellens eines Leiters auf der ersten Hauptoberfläche des Halbleitersubstrats, um eine zweite Hauptelektrode zu bilden.
Bevorzugt wird gemäß einem zehnten Aspekt der vorliegenden Erfindung beim ersten Entfernungsschritt der Graben mit einer Tiefe ausgebildet, welche sich auch durch die dritte Halbleiterschicht erstreckt.
Bevorzugt wird gemäß einem elften Aspekt der vorliegenden Erfindung der Graben mit einer Tiefe ausgebildet, welche in dem ersten Entfernungsschritt in der dritten Halbleiterschicht verbleibt.
Bevorzugt weist gemäß einem zwölften Aspekt der vorliegenden Erfindung der Substratausbildungsschritt die folgenden Schritte auf: Vorbereiten eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps mit zwei Hauptoberflächen und Bereitstellen einer Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration durch epitaxiales Aufwachsen auf einer der Hauptoberflächen des Halbleitersubstratkörpers, um die zweite Halbleiterschicht zu bilden.
Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung weist der Substratausbildungsschritt bevorzugt auf: Vorbereiten eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration mit zwei Hauptoberflächen, Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine der Hauptoberflächen des Halbleitersubstratkörpers und Diffundieren der implantierten Verunreinigung in die eine Hauptoberfläche, um die erste Halbleiterschicht des ersten Leitfähigkeitstyps zu bilden.
Bevorzugt weist gemäß einem vierzehnten Aspekt der vorliegenden Erfindung der Schritt des Implantierens der Verunreinigung des ersten Leitfähigkeitstyps die folgenden Schritte auf: Ausbilden eines Resist-Musters mit einer selektiv ausgebildeten Öffnung auf einer der Hauptoberflächen des Halbleitersubstratkörpers und selektives Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in die eine Hauptoberfläche des Halbleiterkörpers unter Verwendung des Resist-Musters auf der einen Oberfläche als Maske.
Gemäß einem fünfzehnten Aspekt der vorliegenden Erfindung weist das Halbleitersubstrat, das in dem Substratausbildungsschritt ausgebildet wurde, bevorzugt eine sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht auf.
Gemäß einem sechzehnten Aspekt der vorliegenden Erfindung weist der Substratausbildungsschritt bevorzugt die folgenden Schritte auf: Vorbereiten eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps mit zwei Hauptoberflächen und sequentielles Ausbilden der sechsten Halbleiterschicht und der zweiten Halbleiterschicht durch epitaxiales Aufwachsen auf einer der Hauptoberflächen des Halbleitersubstratkörpers.
Bevorzugt weist gemäß einem siebzehnten Aspekt der vorliegenden Erfindung der Substratausbildungsschritt die folgenden Schritte auf: Vorbereiten eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration mit zwei Hauptoberflächen, Ausbilden der sechsten Halbleiterschicht durch Implantieren einer Verunreinigung des zweiten Leitfähigkeitstyps und dann durch Diffundieren in eine der Hauptoberflächen des Halbleitersubstratkörpers, und Implantieren und dann Eindiffundieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine Oberfläche der sechsten Halbleiterschicht, um die erste Halbleiterschicht zu bilden.
Bevorzugt weist gemäß einem achtzehnten Aspekt der vorliegenden Erfindung der Schritt des Ausbildens der ersten Halbleiterschicht die folgenden Schritte auf: Ausbilden eines Resist-Musters mit einer selektiv ausgebil deten Öffnung auf der Oberfläche der sechsten Halbleiterschicht, selektives Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in die Oberfläche der sechsten Halbleiterschicht unter Verwendung des Resist-Musters auf der Oberfläche der sechsten Halbleiterschicht als Maske und Diffundieren der selektiv implantierten Verunreinigung in die Oberfläche der sechsten Halbleiterschicht.
Wenn gemäß einem neunzehnten Aspekt der vorliegenden Erfindung die Verunreinigungskonzentrationen der zweiten Halbleiterschicht, der dritten Halbleiterschicht und der vierten Halbleiterschicht jeweils als C₂, C₃ und C₄ angenommen werden, werden bevorzugt der erste Implantierungsschritt und der zweite Implantierungsschritt so ausgeführt, daß die Beziehung C₂ < C₃ < C₄ erfüllt ist.
Bei der Halbleiteranordnung mit isoliertem Gate gemäß dem ersten Aspekt werden Ladungsträger, z. B. Löcher, welche durch die erste Hauptelektrode über die dritte Halbleiterschicht in einem Zustand laufen, wo das Gate EIN ist, von der dritten Halbleiterschicht beschränkt und in der zweiten Halbleiterschicht in dem Nahbereich der Grenze zwischen der zweiten Halbleiterschicht und der dritten Halbleiterschicht gesammelt, und die Ladungsträgerverteilung der zweiten Halbleiterschicht erinnert an die Ladungsträgerverteilung einer Diode. Dies verringert die EIN-Spannung. Wenn das Gate sich vom EIN-Zustand in den AUS-Zustand ändert, wenn Elektronen und Löcher, welche jeweils in der zweiten Halbleiterschicht angesammelt wurden, sich zu der zweiten Hauptelektrode und der ersten Hauptelektrode bewegen, ist der Barriereneffekt für die Bewegung der Löcher über die dritte Halbleiterschicht gering, da eine hohe Spannung zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode anliegt. Infolgedessen wird ein Stromwert, der abschaltbar ist, trotz der niedrigen EIN-Spannung nicht verringert. Somit kann eine Halbleiteranordnung mit isoliertem Gate mit geringerem Energieverbrauch, geringer Größe, hoher Kapazität und hoher Zuverlässigkeit realisiert werden.
Bei der Halbleiteranordnung mit isoliertem Gate gemäß dem zweiten Aspekt wird, da der Graben eine Tiefe hat, welche auch durch die dritte Halbleiterschicht verläuft und die zweite Halbleiterschicht erreicht, die elektrische Feldkonzentration am Ende des Grabens abgeschwächt, und es ist einfach, die Durchbruchsspannung sicherzustellen. Somit ermöglicht dies den Aufbau von Elementen, welche von einer relativ niedrigen Spannungsklasse zu einer Hochspannungsklasse reichen, und Anwendbarkeit auf verschiedene notwendige Spezifikationen ist möglich.
Bei der Halbleiteranordnung mit isoliertem Gate gemäß dem dritten Aspekt hat der Graben eine Tiefe, welche in der dritten Halbleiterschicht verbleibt, wobei die Dicke der dritten Halbleiterschicht mit hoher Verunreinigungskonzentration hoch ist und die EIN-Spannung weiter verringert ist. Somit kann eine Halbleiteranordnung mit isoliertem Gate mit niedrigem Energieverbrauch insbesondere in der Klasse mit hoher Durchbruchsspannung geschaffen werden.
Bei der Halbleiteranordnung mit isoliertem Gate gemäß dem vierten Aspekt können, da die zweite Halbleiterschicht sich durch die erste Halbleiterschicht erstreckt und teilweise an der zweiten Hauptoberfläche der ersten Halbleiterschicht freiliegt und die zweite Halbleiterschicht mit der zweiten Hauptelektrode kurzgeschlossen ist, Elektronen leicht zur zweiten Hauptelektrode bewegt werden, wenn der Abschaltvorgang erfolgt, was zu einer hohen Schaltgeschwindigkeit führt.
Da bei der Halbleiteranordnung mit isoliertem Gate gemäß dem fünften Aspekt die sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist, wird die Ausdehnung einer Verarmungszone durch die sechste Halbleiterschicht im AUS-Zustand unterbunden. Ein Durchschlag kann somit kaum erfolgen und die Durchbruchsspannung ist hoch.
Da bei der Halbleiteranordnung mit isoliertem Gate gemäß dem sechsten Aspekt sich die sechste Halbleiterschicht durch die erste Halbleiterschicht erstreckt und teilweise in der zweiten Hauptoberfläche der ersten Halbleiterschicht freiliegt, ist die sechste Halbleiterschicht mit der zweiten Hauptelektrode kurzgeschlossen. Im Ergebnis bewegen sich Elektronen problemlos zur zweiten Hauptelektrode beim Abschaltvorgang und die Schaltgeschwindigkeit ist erhöht.
Da bei der Halbleiteranordnung mit isoliertem Gate gemäß dem siebten Aspekt eine Mehrzahl von Gräben vorgesehen ist und ein Teil der freiliegenden Oberfläche der vierten Halbleiterschicht zwischen benachbarten Gräben liegend angeordnet ist, kann ein Kanalbereich groß gemacht werden, wenn eine Mehrzahl von Zellen ausgeführt wird, was eine Verkleinerung und hohe Kapazität ermöglicht.
Bei der Halbleiteranordnung mit isoliertem Gate gemäß dem achten Aspekt kann, da die freiliegende Oberfläche der vierten Halbleiterschicht in eine Mehrzahl durch einen Teil der fünften Halbleiterschicht unterteilt sind und diese Mehrzahl abwechselnd mit dem Teil der fünften Halbleiterschicht entlang des Grabens angeordnet ist, ein Kontaktbereich, in welchem die erste Hauptelektrode Kontakt mit der vierten Halbleiterschicht und der fünften Halbleiterschicht macht, unter Verwendung der fünften Halbleiterschicht zwischen den vierten Halbleiterschichten hergestellt werden. Im Ergebnis ist es nicht notwendig, Maskenfehler zu berücksichtigen, wenn der Kontaktbereich gebildet wird, und die Zellen können kleiner gemacht werden und können höhere Dichte haben, so daß die EIN-Spannung verringert werden kann. Weiterhin können Kontaktbereiche in guter Balance über die gesamte Oberfläche des Elementes hinweg angeordnet werden und somit können die Leistungscharakteristiken der Zellen gleichförmig auf der gesamte Oberfläche des Elements gemacht werden.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem neunten Aspekt wird eine Verunreinigung des zweiten Leitfähigkeitstyps implantiert und eindiffundiert mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht in der freiliegenden Oberfläche der zweiten Halbleiterschicht des Halbleitersubstrats, um die dritte Halbleiterschicht zu bilden, wobei die vierte Halbleiterschicht des ersten Leitfähigkeitstyps auf der Oberfläche der dritten Halbleiterschicht gebildet wird, die fünfte Halbleiterschicht selektiv auf die Oberfläche der vierten Halbleiterschicht ausgebildet wird, ein Graben sich zumindest durch die vierte Halbleiterschicht in einem Teil der Oberfläche der fünften Halbleiterschicht erstreckt, ein isolierender Film auf der Oberfläche des Grabens ausgebildet wird und ein Leiter auf dem isolierenden Film angeordnet und gleichförmig entfernt wird, um den Graben zu öffnen, wobei der Leiter in dem Graben als Steuerelektrode verbleibt, so daß eine Halbleiteranordnung mit isoliertem Gate mit einer niedrigen EIN-Spannung und einem unvermin derten Stromwert, der abgeschaltet werden kann, mit niedrigen Kosten ohne komplizierte Herstellungsverfahren hergestellt werden kann.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem zehnten Aspekt wird ein Graben, der durch die dritte Halbleiterschicht läuft, in einem Teil der Oberfläche der fünften Halbleiterschicht gebildet, so daß die Halbleiteranordnung mit isoliertem Gate bei einer Vielzahl von angeforderten Spezifikationen anwendbar und mit niedrigen Kosten ohne komplizierte Vorgänge hergestellt werden kann.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach dem elften Aspekt kann, da der Graben, der in der dritten Halbleiterschicht verbleibt, in einem Teil der Oberfläche der fünften Halbleiterschicht ausgebildet ist, eine Halbleiteranordnung mit isoliertem Gate mit einer niedrigen EIN-Spannung und einem geringen Energieverbrauch zu geringen Kosten unter Verwendung von Prozeßabläufen mit einer kurzen Herstellungszeit insbesondere in der hohen Durchbruchsspannungsklasse hergestellt werden.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem zwölften Aspekt kann, da die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration durch epitaxiales Aufwachsen auf der Oberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps beim Vorgang des Ausbildens des Halbleitersubstrats ausgebildet wird, eine Vorrichtung, insbesondere mit einer relativ dünnen zweiten Halbleiterschicht und einer niedrigen Durchbruchsspannung, ohne Verwendung komplizierter Herstellungsvorgänge in kurzer Herstellungszeit gefertigt werden.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem dreizehnten Aspekt wird beim Schritt des Ausbildens des Halbleitersubstrats eine Verunreinigung des ersten Leitfähigkeitstyps in die Oberfläche des Halbleitersubstrats des zweiten Leitfähigkeitstyps mit geringer Verunreinigungskonzentration implantiert und dann eindiffundiert, um die erste Halbleiterschicht des ersten Leitfähigkeitstyps zu bilden, so daß der Schritt des Ausbildens des Halbleitersubstrats den Diffusionsschritt als Hauptprozeß beinhaltet. Somit können Vorrichtungen insbesondere mit einer relativ dicken zweiten Halbleiterschicht und einer hohen Durchbruchsspannung mit niedrigen Kosten hergestellt werden.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach dem vierzehnten Aspekt wird das Resist-Muster mit einer selektiv ausgebildeten Öffnung auf der einen Hauptoberfläche des Halbleitersubstrats ausgebildet und die Verunreinigung des ersten Leitfähigkeitstyps wird unter Verwendung des Resist-Musters als Maske implantiert, wobei die freiliegende Oberfläche der zweiten Halbleiterschicht gleichzeitig mit dem Implantierungs- und Diffusionsvorgang zur Ausbildung der zweiten Halbleiterschicht gebildet werden kann. Somit kann eine Halbleiteranordnung mit isoliertem Gate mit hoher Schaltgeschwindigkeit effizient zu niedrigen Kosten hergestellt werden.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach dem fünfzehnten Aspekt kann beim Schritt des Ausbildens des Halbleitersubstrats, da das Halbleitersubstrat ausgebildet ist, in welchem die zweite Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration auf einer Hauptoberfläche der ersten Halbleiterschicht des ersten Leitfähigkeitstyps durch die sechste Halbleiterschicht des zweiten Leitfähigkeitstyps mit hoher Verunreinigungskonzentration angeordnet ist, eine Halbleiteranordnung mit isoliertem Gate mit geringen Kosten hergestellt werden, welche nicht zum Durchschlagen neigt.
Da beim Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem sechzehnten Aspekt die sechste Halbleiterschicht und die zweite Halbleiterschicht aufeinanderfolgend auf der einen Hauptoberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps durch das epitaxiale Aufwachsen gebildet werden, kann eine Halbleiteranordnung mit isoliertem Gate zu geringen Kosten mit Fertigungsvorgängen innerhalb einer kurzen Herstellungszeit gefertigt werden, welche nicht an Durchschlagserscheinungen leidet.
Bei dem Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate gemäß dem siebzehnten Aspekt wird eine Verunreinigung des zweiten Leitfähigkeitstyps in die eine Hauptoberfläche des Halbleitersubstrats des zweiten Leitfähigkeitstyps mit geringer Verunreinigungskonzentration implantiert und eindiffundiert, um die sechste Halbleiterschicht zu bilden, um dann wird die Verunreinigung des ersten Leitfähigkeitstyps in die Oberfläche der sechsten Halbleiterschicht implantiert und eindiffundiert, um die erste Halbleiterschicht zu bilden, so daß eine Halbleiteranordnung mit isoliertem Gate zu geringen Kosten unter Verwendung von Verfahrensabläufen, welche hauptsächlich einen Diffusionsschritt beinhalten, hergestellt werden kann, welche nicht an Durchschlagserscheinungen leidet.
Bei dem Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem achtzehnten Aspekt wird das Resist-Muster mit einer selektiv gebildeten Öff nung auf der Oberfläche der sechsten Halbleiterschicht angeordnet und eine Verunreinigung des ersten Leitfähigkeitstyps wird unter Verwendung dieses Resist-Musters als Maske implantiert, so daß die freiliegende Oberfläche der sechsten Halbleiterschicht gleichzeitig mit dem Implantierungs- und Diffusionsprozeß zur Ausbildung der ersten Halbleiterschicht gebildet werden kann. Somit kann eine Halbleiteranordnung mit isoliertem Gate effizient zu geringen Kosten gefertigt werden, welche nicht an Durchschlagserscheinungen leidet und welche eine hohe Schaltgeschwindigkeit hat.
Wenn beim Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß dem neunzehnten Aspekt die Verunreinigungskonzentrationen der zweiten Halbleiterschicht, der dritten Halbleiterschicht und der vierten Halbleiterschicht als C₂, C₃ und C₄ genommen werden, werden der erste Implantationsvorgang und der zweite Implantationsvorgang so ausgeführt, daß die Beziehung von C₂ < C₃ < C₄ erfüllt ist, und die Zeit, welche für den Diffusionsvorgang notwendig ist, wird verringert. Somit kann die Halbleiteranordnung mit isoliertem Gate zu geringen Kosten hergestellt werden.
Die vorliegende Erfindung wurde gemacht, um die eingangs genannten Probleme zu lösen, und es ist Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung mit isoliertem Gate zu schaffen, bei der ein abschaltbarer Stromwert nicht verringert wird, selbst wenn die Struktur zur Verringerung der EIN-Spannung angewendet wird, sowie ein Verfahren zur Herstellung der Anordnung zu schaffen.
Diese und weitere Einzelheiten, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden detaillierten Beschreibung der vor liegenden Erfindung in Zusammenschau mit der beigefügten Zeichnung.
KURZE BESCHREIBUNG DER ZEICHNUNG
1 ist eine Draufsicht auf eine Halbleiteranordnung mit isoliertem Gate gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
2 ist eine Teildraufsicht auf Zellen der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
3 ist eine Teilschnittdarstellung von Teilen von Zellen in der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
4 ist eine graphische Darstellung, welche Vergleichsergebnisse von EIN-Spannungen der Halbleiteranordnung mit isoliertem Gate der Erfindung, einer PIN-Diode und einer herkömmlichen Halbleiteranordnung mit isoliertem Gate zeigt.
5 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
6 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
7 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
8 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
9 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
10 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
11 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
12 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung.
13 ist eine Teildraufsicht auf eine Halbleiteranordnang mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
14 ist eine Teilschnittdarstellung entlang Linie A-A der Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
15 ist eine Teilschnittdarstellung entlang Linie B-B der Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
16 ist eine Teilschnittdarstellung einer Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
17 ist eine graphische Darstellung, welche Werte der Durchbruchsspannung und der EIN-Spannung in der Halbleiteranordnung mit isoliertem Gate der vorliegenden Erfindung zeigt.
18 ist eine Teilschnittdarstellung einer Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
19 ist eine Teilschnittdarstellung eines modifizierten Beispiels der Halbleiteranordnung mit isoliertem Gate gemäß der weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
20 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß der weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
21 ist eine Teilschnittdarstellung des Elements beim Vorgang der Herstellung der Halbleiteranordnung mit isoliertem Gate gemäß der weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
22 ist eine Teilschnittdarstellung einer Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
23 ist eine Teilschnittdarstellung der Halbleiteranordnung mit isoliertem Gate gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
24 ist eine Teilschnittdarstellung des Elements beim Herstellungsvorgang der Halbleiteranordnung mit isoliertem Gate gemäß der weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
25 ist eine Teilschnittdarstellung des Elements beim Herstellungsvorgang der Halbleiteranordnung mit isoliertem Gate gemäß der weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
26 ist eine Teilschnittdarstellung eines herkömmlichen IGBT.
27 ist ein Schaltkreisdiagramm eines Äquivalentschaltkreises des IGBT.
28 ist ein Schaltkreisdiagramm eines Äquivalentschaltkreises des IGBT.
29 ist eine graphische Darstellung der Ladungsträgerkonzentrationsverteilung in einer N^–-Schicht einer PIN-Diode.
30 ist eine graphische Darstellung der Ladungsträgerkonzentrationsverteilung in der N^–-Schicht eines üblichen IGBT.
31 ist eine Teilschnittdarstellung einer herkömmlichen Halbleiteranordnung mit isoliertem Gate.
BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Erste bevorzugte Ausführungsform
1 ist eine Draufsicht auf eine Halbleiteranordnung mit isoliertem Gate gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Die Beschreibung erfolgt nun anhand eines IGBT des U-Typs als ein Beispiel für die Halbleiteranordnung mit isoliertem Gate.
2 ist eine Teildraufsicht auf Teile von Zellen des IGBT des U-Typs von 1 und 3 ist eine Teilschnittdarstellung entlang Linie A-A der Teile der Zellen von 2. 2 ist dargestellt mit der Emitterelektrode 51 und dem Zwischenlagenisolationsfilm 50 von 3 weggelassen.
In 1 bezeichnet Bezugszeichen 30 einen IGBT des U-Typs, Bezugszeichen 31 eine Emitterelektrode als erste Hauptelektrode, Bezugszeichen 32 eine Gateverbindung, Bezugszeichen 33 ein Gatekissen und Bezugszeichen 34 Teile von Zellen.
In den 2 und 3 bezeichnet Bezugszeichen 41 eine P⁺-Kollektorschicht als erste Halbleiterschicht, Bezugszeichen 42 eine N^–-Schicht als zweite Halbleiterschicht, Bezugszeichen eine N-Schicht als dritte Halbleiterschicht, Bezugszeichen 44 eine P-Basisschicht als vierte Halbleiterschicht, Bezugszeichen 45 einen N⁺-Emitterbereich als fünfte Halbleiterschicht, Bezugszeichen 46 eine N⁺-Pufferschicht als sechste Halbleiterschicht, Bezugszeichen 47 einen Graben als eine Ausnehmung, Bezugszeichen 48 einen Gateisolationsfilm als isolierenden Film, Bezugszeichen 49 eine Gateelektrode als eine Steuerelektrode, Bezugszeichen 50 einen Zwischenschichtisolierfilm und Bezugszeichen 51 eine Emitterelektrode als erste Hauptelektrode, welche Teil der Emitterelektrode 31 von 1 ist. Das Bezugszeichen 52 bezeichnet eine Kol-lektorelektrode als zweite Hauptelektrode, das Bezugszeichen einen Kanalbereich und das Bezugszeichen 56 eine Endkante des Grabens 47. In 2 sind die Bereiche C zwischen den Zweipunkt-Strich-Linien, welche mit den Klammern eingefaßt sind, Bereiche, welche von dem Zwischenschichtisolierfilm 50 bedeckt sind.
Der Gateisolierfilm 48 ist für gewöhnlich ein thermischer Oxidfilm aus SiO₂, und die Gateelektrode 49 ist Polysilicium, welches mit Verunreinigungen des P-Typs dotiert ist. Der Zwischenschichtisolierfilm 50 ist aus einem Silicatglas gebildet, welches Bor und Phosphor enthält (nachfolgend als BPSG bezeichnet), die Emitterelektrode 51, die Gateverbindung 32 und das Gatekissen 33 sind aus Al gefertigt, welches Si enthält (nachfolgend als Al-Si bezeichnet), und die Kollektorelektrode 52 ist aus einer AlMoNiAu-Legierung gebildet.
Die Gateverbindung 32 ist mit der Gateelektrode 49 der Zellen in Verbindung und hat die Funktion, den Polysiliciumteil auf dem Weg von der Gateelektrode 49 zum Gatekissen 33 zu verringern, so daß der elektrische Widerstand von der Gateelektrode 49 zum Gatekissen 33 verringert wird und der Steuervorgang der Elemente über die gesamte Fläche der Elemente hinweg gleichförmig wird.
Bei dem IGBT des U-Typs in dieser bevorzugten Ausführungsform ist die N⁺-Pufferschicht 46 auf der Oberfläche der P⁺-Kollektorschicht 41 angeordnet und die N^–-Schicht 42 ist auf der Oberfläche der N⁺-Pufferschicht 46 angeordnet. Weiterhin liegt die N-Schicht 43 auf der N^–-Schicht 42 und hierauf ist die P-Basisschicht 44 angeordnet. Die N⁺-Emitterbereiche 45 sind auf der Oberfläche der P-Basisschicht 44 streifenartig beabstandet angeordnet und der Graben 47, der sich von der Oberfläche der N⁺-Emitterschicht 45 durch die P-Basisschicht 44 und die N-Schicht 43 erstreckt, um die N^–-Schicht 42 zu errei chen, ist entlang der Längsrichtung der streifenartigen Form des N⁺-Emitterbereichs 45 angeordnet.
Der Gateisolierfilm 48 ist an der Innenwand des Grabens 47 vorgesehen und die Gateelektrode 49 ist in den Graben 47 bis zur Öffnung der Oberfläche des N⁺-Emitterbereichs 45 eingebettet. Infolgedessen liegt die Gateelektrode 49 der Oberfläche der P-Basisschicht 44 über den Gateisolierfilm 48 im Graben 47 gegenüber und die Oberfläche der P-Basisschicht 44, zu der die Gateelektrode 49 weist, wird der Kanalbereich 53.
Einander benachbarte Gräben 47 sind durch die N+-Emitterbereiche 45, welche den jeweiligen Gräben 47 benachbart sind, und der freien Oberfläche der P-Basisschicht 44 zwischen den N⁺-Emitterbereichen 45 angeordnet.
Die Oberfläche der Gateelektrode 49 ist mit dem Zwischenschichtisolierfilm 50 bedeckt und die Emitterelektrode 51 ist auf der Oberfläche unter Zwischenschaltung des Zwischenschichtisolierfilms 50 auf dem Element angeordnet, wo die N⁺-Emitterbereiche 45 und die P-Basisschichten 44 vorgesehen sind, so daß die N⁺-Emitterbereiche 45 und die P-Basisschichten 44 kurzgeschlossen sind. Die Gateverbindung 32, welche mit den Gateelektroden 49 und dem Gatekissen 33 verbunden ist, ist auf der Oberfläche des Elements angeordnet, welche von den N⁺-Emitterbereichen 45 und den P-Basisschichten 44 isoliert ist. Die Kollektorelektrode 52 ist auf der anderen Oberfläche der P⁺-Kollektorschicht 41 angeordnet.
Als Beispiele für Abmessungen der jeweiligen Teile in einem Element mit einer Durchbruchsspannung der 2000 V-Klasse, so beträgt die Dicke von der Oberfläche des Elements, d. h. der freien Oberfläche der P-Basisschicht 44 oder der Oberfläche der N⁺-Emitterschicht 45, zu der Grenze zwischen der N^–-Schicht 42 und der N⁺-Pufferschicht 46 ungefähr 200 μm, die Verunreinigungskonzentration in der N^–-Schicht 42 beträgt 5 × 10¹³ cm^–3, der Abstand der Gräben 47 beträgt ungefähr 4 μm und die Tiefe des Grabens 47 von der Oberfläche des N⁺-Emitterbereichs 45 beträgt ungefähr 8 μm. Die Tiefen der Übergangsoberfläche am Boden des N⁺-Emitterbereichs 45 und der P-Basisschicht 44, der Übergangsoberfläche von der P-Basisschicht 44 und N-Schicht 43 und der Übergangsoberfläche der N-Schicht 43 und der N^–-Schicht 42 betragen jeweils ungefähr 1 μm bzw. 3 μm bzw. 7 μm von der Oberfläche des N⁺-Emitterbereichs 45 oder P-Basisschicht 44 aus. Die Dicke der N⁺-Schicht 46 beträgt ungefähr 10 μm und die Dicke der P⁺-Kollektorschicht 41 beträgt ungefähr 300 μm.
Nachfolgend wird die Arbeitsweise beschrieben.
Wenn eine gewisse Kollektorspannung V_CE zwischen der Emitterelektrode 51 und der Kollektorelektrode 52 angelegt wird und eine gewisse Gatespannung VGE zwischen der Emitterelektrode 51 und der Gateelektrode 49 angelegt ist, das heißt, wenn das Gate eingeschaltet wird, wird der Kanalbereich 53 in den N-Typ umgewandelt und ein Kanal wird gebildet. Elektronen werden durch den Kanal von der Emitterelektrode 51 über die N-Schicht 43 in die N^–-Schicht 42 injiziert. Die injizierten Elektronen bilden eine Vorwärtsspannung zwischen der P⁺-Kollektorschicht 41 und der N^–-Schicht 42 über die N⁺-Pufferschicht 46, und Löcher werden von der Kollektorelektrode 52 über die P+-Kollektorschicht 41 und die N⁺-Pufferschicht 46 in die N^–-Schicht 42 injiziert. Im Ergebnis nimmt der Widerstand der N^–-Schicht 42 aufgrund einer Leitfähigkeitsmodulation erheblich ab und die Stromkapazität des IGBT wächst an.
Die in die N^–-Schicht 42 injizierten Löcher laufen durch die Emitterelektrode 51, jedoch ist die N-Schicht 43 zwischen der N^–-Schicht 42 und der P-Basisschicht 44 vorgesehen, welche den Bewegungsweg der Löcher zwischen den Gräben 47 schneidet. Infolgedessen beschränkt die N-Schicht 43 die Bewegung der Löcher zu der P-Basisschicht 44, und die Löcher werden in der N^–-Schicht 42 im Nahbereich der Grenze zwischen der N^–-Schicht 42 und der N-Schicht 43 gesammelt, was dazu führt, daß die Ladungsträgerverteilung der N^–-Schicht 42 so wie eine Diode wird, wie in 29 gezeigt. Somit verringert sich die Ladungsträgerverteilung der N^–-Schicht 42 auf der Emitterseite nicht, wie dies bei einem herkömmlichen IGBT der Fall ist, und die EIN-Spannung im IGBT bei dieser bevorzugten Ausführungsform ist niedriger als diejenige eines herkömmlichen IGBT.
Wenn danach der IGBT von dem EIN-Zustand in einen AUS-Zustand gebracht wird, wird die Gatespannun V_GE, welche zwischen der Emitterelektrode 51 und der Gateelektrode 49 anliegt, auf 0 V oder auf eine Rückwärtsvorspannung gebracht, das heißt, das Gate wird abgeschaltet, und dann kehrt der Kanalbereich 53, der in dem N-Typ umgewandelt worden war, in den P-Typ zurück und die Injizierung von Elektronen von der Emitterelektrode 41 wird gestoppt, und die Injizierung von Löchern von der P⁺-Kollektorschicht 41 zur N^–-Schicht 42 wird ebenfalls gestoppt. Nachfolgend wandern die Elektronen und Löcher, welche in der N^–-Schicht 42 angesammelt waren, durch die Kollektorelektrode 52 bzw. die Emitterelektrode 51, und sie werden rekombiniert und verschwinden.
Da die N-Schicht 43 vorgesehen ist, welche den Pfad schneidet, entlang dem die Löcher durch die Emitterelektrode 51 wandern, ist eine hohe Spannung, z. B. 2000 V in dieser bevorzugten Ausführungsform, als Kollektorspannung in einem AUS-Zustand angelegt, im Gegensatz zu dem EIN-Zustand. Infolgedessen hat die N-Schicht 43 mit dieser Dicke keine Funktion als Barriere und erzeugt keinen Effekt hinsichtlich der Bewegung der Löcher. Somit ist ein Stromwert praktisch gleich wie bei einem herkömmlichen IGBT als Stromwert sichergestellt, der abschaltbar ist und der nicht verringert ist.
4 ist eine graphische Darstellung, welche Vergleichsergebnisse und Betrachtungen an den EIN-Spannungen eines IGBT des U-Typs dieser bevorzugten Ausführungsform, einer PIN-Diode und eines herkömmlichen IGBT des U-Typs durch Simulation zeigt.
In 4 ist V_CE eine Kollektorspannung und I_C ein Kollektorstrom. Zum Vergleich wurde V_f, welches ein Äquivalent zu der EIN-Spannung des IGBT ist, auch für die PIN-Diode berechnet. Bei dieser PIN-Diode ist eine N+-Schicht von 1 μm in der N^–-Schicht vorgesehen.
Wie aus der Graphik von 4 zu sehen ist, führt ein Vergleich der EIN-Spannungen mit einem Stromwert von 50 A/cm² als Nennstrom zu 2,5 V in der Diode, 2,7 V im IGBT mit der N-Schicht 43 dieser bevorzugten Ausführungsform und zu 3,2 V in einem herkömmlichen IGBT mit keiner N-Schicht 43, und V_CE(SAT) des IGBT mit der N-Schicht 43 zeigt praktisch den gleichen Wert wie V_f der Diode.
Gemäß obiger Beschreibung kann bei dieser bevorzugten Ausführungsform ein IGBT des U-Typs mit einer niedrigen EIN-Spannung und einem abschaltbaren Stromwert, der unverringert ist, mit dem einfachen Aufbau erhalten werden, bei dem die N-Schicht 43 zwischen der N^–-Schicht 42 und der P-Basisschicht 44 im IGBT des U-Typs angeordnet ist.
Auch steht bei dieser bevorzugten Ausführungsform das Ende des Grabens 47 etwas von der N-Schicht 43 vor. Die Durchbruchsspannung des IGBT des U-Typs wird durch die elektrische Feldverteilung im Nahbereich der Ecke 56 des Endes des Grabens 47 bestimmt. Demzufolge erstreckt sich bei dem Aufbau mit dem Ende des Grabens 47, welches leicht von der N-Schicht 43 vorsteht, eine Verarmungsschicht in Seitenrichtung, wenn eine Kollektorspannung angelegt wird, und die elektrische Feldkonzentration im Nahbereich der Endkante 56 des Grabens wird abgeschwächt.
Der Effekt der Abschwächung der elektrischen Feldkonzentration im Nahbereich der Endkante 56 des Grabens 47 tritt nicht merklich auf, insbesondere wenn die Kollektorspannung hoch wie in dieser Simulationsbedingung ist, beeinflußt jedoch erheblich in dem Fall von relativ niedrigen Kollektorspannungen, beispielsweise einigen hundert V, und die Durchbruchsspannung ist sicher. Infolgedessen schafft die Anordnung, bei der das Ende des Grabens 47 leicht von der N-Schicht 43 vorsteht, einen IGBT des U-Typs, bei dem die Durchbruchsspannung problemlos in einer großen Vielzahl von Spannungsklassen sicherstellbar ist, welche von Elementen mit einer relativ niedrigen Spannung zu Elementen mit einer hohen Spannung reichen.
Nachfolgend wird ein Beispiel eines Verfahrens zur Herstellung des IGBT des U-Typs dieser bevorzugten Ausführungsform beschrieben.
Die 5-12 sind Teilschnittdarstellungen, welche das Element in jedem Verfahrensschritt zeigen.
Zuerst werden eine N⁺-Schicht 61 und eine N^–-Schicht 62 aufeinanderfolgend auf einem P⁺-Siliciumsubstrat 60 durch epitaxiales Aufwachsen ausgebildet. Nachfolgend werden N-Typ-Verunreinigungen in die Oberfläche der N^–- Schicht 62 implantiert und ein Tempern wird durchgeführt, so daß die N-Typ-Verunreinigungen eindiffundiert werden, um eine N-Schicht 63 zu bilden. Weiterhin werden P-Typ-Verunreinigungen in die Oberfläche der N-Schicht 63 implantiert und ein Tempern wird angewendet, um eine P-Basisschicht 64 zu bilden.
Wenn bei diesem Vorgang die Verunreinigungskonzentrationen der N^–-Schicht 62, der N-Schicht 63 und der P-Basisschicht 64 jeweils durch C₂, C₃, C₄ wiedergegeben sind, wird bei einer Durchführung des Implantierens und Diffundierens der N-Typ-Verunreinigungen und P-Typ-Verunreinigungen derart, daß C₂ < C₃ < C₄ gilt, das Implantieren der P-Typ-Verunreinigungen erleichtert und die Herstellungszeit kann verringert werden (siehe 5).
Nachfolgend wird ein Resist auf der Oberfläche der P-Basisschicht 64 angebracht und ein Resist-Muster 65 mit einer Mehrzahl von parallelen örtlichen Öffnungen wird über einen photolithographischen Prozeß gebildet, und unter Verwendung dieses Resist-Musters 65 als Maske werden N-Typ-verunreinigungen in hoher Konzentration in die Oberfläche der P-Basisschicht 64 implantiert und durch Tempern eindiffundiert, und somit werden die N⁺-Emitterbereiche 66 gebildet (siehe 6).
Nachfolgend wird ein Oxidfilm 67 als Abschirmfilm auf den Oberflächen der P-Basisschicht 64 und der N⁺-Emitterbereiche 66 ausgebildet, und eine Maske zum Siliciumätzen mit örtlichen Öffnungen mit einer Breite geringer als der N⁺-Emitterbereich 66 wird auf den Oberflächen der N+-Emitterbereiche 66 aus diesem Oxidfilm 67 gebildet, und ein Ätzvorgang wird durch RIE (Reactive Ion Etching) durchgeführt, wobei die Maske für die Siliciumätzen als eine Maske verwendet wird, und somit werden die Gräben 68 gebildet, welche sich von den Oberflächen des N⁺-Emitter bereichs 66 durch die N^–-Schicht 62 erstrecken (siehe 7). Dann wird der Oxidfilm 67 durch Ätzen entfernt.
Nachfolgend wird ein thermischer Oxidfilm 69 auf der Oberfläche der Gräben 68, den P-Basisschichten 64 und den N⁺-Emitterbereichen 66 ausgebildet, und Polysilicium 70, welches mit N-Typ-Verunreinigungen dotiert ist, wird auf dem Oxidfilm 69 angebracht, der auf der Oberfläche der P-Basisschicht 64, den N⁺-Emitterbereichen 66 und den Gräben 68 ausgebildet ist, um die Gräben 68 zu füllen (siehe 8).
Danach wird das aufgebrachte Polysilicium 70 bis auf die Öffnungen der Gräben 68 zurückgeätzt, so daß das Polysilicium 70 in den Gräben 68 eingebettet bleibt (siehe 9).
Nachfolgend wird ein BPSG 71 auf der Oberfläche des Oxidfilms 69 auf der Oberfläche der P-Basisschichten 64 und der N⁺-Emitterbereiche 66 und auf den Oberflächen des Polysiliciums 70 in den Gräben 68 aufgebracht (siehe 10) .
Nachfolgend wird ein Resist auf der Oberfläche des BPSG 71 aufgebracht und ein Resist-Muster 72 mit örtlichen Öffnungen, welche die Oberfläche der P-Basisschicht 64 und Teile der N⁺-Emitterbereiche 66 zwischen benachbarten Gräben 68 und parallel zu den Gräben 68 umgeben, werden durch einen photolithographischen Prozeß gebildet, und dann wird ein Ätzvorgang an dem BPSG 71 und dem Oxidfilm unter Verwendung des Resistmusters 72 als eine Maske angewendet, um die Zwischenschichtisolierfilme 71 auf der Oberfläche des Polysiliciums 70 zu bilden, welches in den Gräben 68 eingebettet ist (siehe 11).
Danach wird Al-Si auf der Oberfläche des Elements angebracht, wo die P-Basisschichten 64, die N⁺-Emitterbereiche 66 und die Zwischenschichtisolierfilme 71 liegen, so daß die P-Basisschichten 64 und die N⁺-Emitterbereiche 66, welche durch Ätzen freigelegt worden sind, kurzgeschlossen werden, so daß die Gateverbindung mit der Emitterelektrode 73 und dem Polysilicium 70 in den Gräben 68 und das Gatekissen gleichzeitig gebildet werden (siehe 12).
Danach wird eine Drainelektrode auf der Oberfläche des P⁺-Substrats 60 gebildet.
Durch Anwendung dieser Herstellungsschritte kann ein IGBT des U-Typs dieser bevorzugten Ausführungsform zu niedrigen Kosten hergestellt werden.
Zweite bevorzugte Ausführungsform
13 ist eine Teildraufsicht auf einen IGBT des U-Typs gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung, 14 ist eine Teilschnittdarstellung entlang Linie A-A von Teilen der Zellen von 13, und 15 ist eine Teilschnittdarstellung entlang Linie B-B von Teilen der Zellen von 13. 13 ist dargestellt mit der Emitterelektrode 51 und dem hiervon entfernten Zwischenschichtisolierfilm 50. Der Bereich C zwischen den Zweipunkt-Strich-Linien, dargestellt durch die Klammern, ist ein Bereich, der mit dem Zwischenschichtisolierfilm 50 bedeckt ist.
In 13, 14 und 15 hat die Ebenenform des N⁺-Emitterbereichs 45 bei dem IGBT des U-Typs dieser bevorzugten Ausführungsform, der zwischen den Gräben 47 ausgebildet ist, eine leiterartige Form. Das heißt, die N⁺-Emitterbereiche 45 sind örtlich parallel mit den freiliegenden Oberflächen des P-Basisbereichs 44 dazwischen angeordent, die Gräben haben Öffnungen in der Oberfläche des N⁺-Emitterbereichs 45, die sich in Längsrichtung der N⁺-Emitterbereiche 45 erstrecken, und die N⁺-Emitterbereiche 45 zwischen benachbarten Gateelektroden 49 sind mit Verbindungsabschnitten 55 verbunden, wobei die freiliegenden Oberflächen des P-Basisbereichs 44 abwechselnd mit den Verbindungsabschnitten 55 angeordnet sind.
Der Aufbau der anderen Teile ist gleich wie beim IGBT des U-Typs der ersten bevorzugten Ausführungsform.
Durch Ausbilden der Ebenenform des N⁺-Emitterbereichs 45 in einer derartigen leiterartigen Form kann der Kontaktbereich, in welchem die Emitterelektrode 51 mit dem N⁺-Emitterbereich 45 und dem P-Basisbereich 44 in Kontakt gelangt, in den Verbindungsabschnitt 55 aufgenommen werden, so daß es nicht notwendig ist, Maskenfehler zu berücksichtigen, wenn die Kontaktbereiche ausgebildet werden. Das bedeutet, es ist nicht notwendig, einen Randbereich für Maskenfehler zu berücksichtigen, wenn gemäß 11 das Resistmuster 72 ausgebildet wird, so daß die Zellenabstände verkleinert werden können und die Zellen im Vergleich zu der Anordnung verkleinert werden können, bei der die N⁺-Emitterbereiche 45 einfach entlang den Gateelektroden 49 ausgebildet werden, wie in 2 gezeigt. Weiterhin können die Kontaktbereiche in einer guten Balance zur Gesamtoberfläche des Elementes angeordnet werden.
Infolgedessen kann eine höhere Elementdichte realisiert werden und die EIN-Spannung kann verringert werden und die Leistungsmerkmale der jeweiligen Zellen können in dem gesamten Element vergleichmäßigt werden.
Dritte bevorzugte Ausführungsform
16 ist eine Teilschnittdarstellung eines IGBT des U-Typs gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
In 16 hat bei dem IGBT des U-Typs dieser bevorzugten Ausführungsform die N-Schicht 43 eine höhere Dicke, so daß die Grenze zwischen der N-Schicht 43 und der N^–-Schicht 42 tiefer als das Ende des Grabens 47 ist.
Der verbleibende Aufbau ist der gleiche wie in der ersten bevorzugten Ausführungsform.
Bei dieser bevorzugten Ausführungsform wandern Löcher, die in die N^–-Schicht 42 im EIN-Zustand injiziert werden, durch die Emitterelektrode 51, jedoch wird die Bewegung der Löcher zur P-Basisschicht 44 durch die N-Schicht 43 beschränkt und die Löcher werden in der N^–-Schicht 42 im Nahbereich der Grenze zwischen der N^–-Schicht 42 und der N-Schicht 43 gesammelt, was zum Ergebnis hat, daß die N^–-Schicht 42 eine Ladungsträgerverteilung wie die Diode von 29 hat und die EIN-Spannung verringert ist, wie in der ersten bevorzugten Ausführungsform.
Bei dieser bevorzugten Ausführungsform wird die EIN-Spannung stärker verringert, da die N-Schicht 43 mit niedrigem Widerstand dicker ist.
17 ist eine graphische Darstellung der Werte der Durchbruchsspannung der EIN-Spannung bezüglich der tiefe der Grenze zwischen der N^–-Schicht 42 und der N-Schicht 43. Die Abszisse zeigt die Tiefe von der Elementoberfläche aus, d.h. der freiliegenden Oberfläche der P-Basis schicht 44 oder der Oberfläche des N⁺-Emitterbereichs 45 bis zur Grenze zwischen der N^–-Schicht 42 und der N-Schicht 43, und die linke Ordinate zeigt die Durchbruchsspannung und die rechte Ordinate die EIN-Spannung V_CE/SAT).
Was die Bedingungen dieser Simulation betrifft, so ist die Dicke von der Elementoberfläche, d. h. der freiliegenden Oberfläche der P-Basisschicht 44 oder der Oberfläche des N⁺-Emitterbereichs 45 zur Grenze zwischen der N^–-Schicht 42 und der N⁺-Pufferschicht 46 ungefähr 200 μm, die Verunreinigungskonzentration der N^–-Schicht 42 beträgt 5 × 10¹³ cm^–3, der Abstand der Gräben 47 beträgt ungefähr 4 μm und die Tiefe des Grabens 47 von der Oberfläche des N⁺-Emitterbereichs 45 aus beträgt ungefähr 8 μm.
In 17 bezeichnet A-A die Tiefe der Grenze zwischen der P-Basisschicht 44 und der N-Schicht 43 von der Elementoberfläche aus, und die Werte der Durchbruchsspannung und der EIN-Spannung auf dieser Linie sind diejenigen in dem Fall, wo die Grenzentiefe der P-Basisschicht 44 und der N-Schicht 43 und die Grenzentiefe der N^–-Schicht 42 und der N-Schicht 43 die gleichen sind, das heißt, wo keine N-Schicht 43 vorgesehen ist.
Wie aus 17 zu sehen ist, nimmt der Wert von V_CE/SAT) ab, wenn die Dicke der N-Schicht 43 ansteigt, und die EIN-Spannung nimmt entsprechend mit der Dicke der N-Schicht 43 ab. Die Durchbruchsspannung nimmt jedoch rasch ab, wenn ein gewisser kritischer Wert der Dicke der N-Schicht 43 überschritten wird. In dieser bevorzugten Ausführungsform nimmt die Durchbruchsspannung rapide ab, wenn die Grenzentiefe der N^–-Schicht 42 und der N-Schicht 43 tiefer als der Boden des Grabens 47 um ungefähr 8 μm wird. Infolgedessen kann die EIN-Spannung so niedrig wie möglich gemacht werden, indem die N-Schicht 43 dicker gemacht wird, soweit dies die Durchbruchsspannung zuläßt.
Wenn die N-Schicht 43 so angeordnet wird, daß die Grenze zwischen der N-Schicht 43 und der N^–-Schicht 42 tiefer als das Ende des Grabens 47 liegt, wie dies bei der bevorzugten Ausführungsform der Fall ist, kann dies wirksam insbesondere im Fall von Elementen angewendet werden, die in der Klasse mit hoher Durchbruchsspannung liegen.
Mit anderen Worten, wenn die Kollektorspannung im AUS-Zustand hoch ist, beeinflußt die elektrische Feldkonzentration im Nahbereich der Endkante 56 des Grabens 47 ein Absenken der Durchbruchsspannung nicht, selbst wenn das Ende des Grabens 47 erheblich von Grenze zwischen der P-Basisschicht 44 und der N-Schicht 43 vorsteht.
Auch wenn die Durchbruchsspannung hoch ist, verursacht, selbst wenn die N-Schicht 43 dicker gemacht wird, die N-Schicht 43 mit einer derartigen Dicke nicht, daß die Durchbruchsspannung rasch abnimmt und als Barriere gegen eine Bewegung der Löcher beim Ändern vom EIN-Zustand in den AUS-Zustand dient, so daß keine Effekte beim Abnehmen des Stroms beim Abschalten erzeugt werden.
Demzufolge kann der Aufbau dieser bevorzugten Ausführungsform einen IGBT des U-Typs mit einer niedrigeren EIN-Spannung schaffen.
Weiterhin kann der Aufbau dieser bevorzugten Ausführungsform, bei der die N-Schicht 43 eine hohe Dicke hat, so daß die Grenze zwischen der N-Schicht 43 und der N^–-Schicht 42 tiefer als das Ende des Grabens 47 ist, wobei die Ebenenform des N⁺-Emitterbereichs 45 die Leiterform wie in der zweiten bevorzugten Ausführungsform hat, die Zelldichte höher machen und die Leistungseigenschaften der Elemente gleichförmig machen kann.
Vierte bevorzugte Ausführungsform
18 ist eine Teilschnittdarstellung eines IGBT des U-Typs gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
In 18 ist bei diesem IGBT des U-Typs die N^–-Schicht 42 direkt in Kontakt mit der P⁺-Kollektorschicht 41 angeordnet, und die N^–-Schicht 42 hat eine Dicke größer als eine Verarmungsschicht, welche sich von der P-Basisschicht 44 aus erstreckt, wenn die Kollektorspannung angelegt wird.
Im Fall von Elementen der Klasse hoher Durchbruchsspannung von 2000 V oder darüber wird die Dicke der N^–-Schicht 42 ziemlich hoch, um die Durchbruchsspannung sicherzustellen. Infolgedessen ist die Ausbildung N^–-Schicht 42 auf dem P⁺-Substrat durch epitaxiales Aufwachsen bei der Herstellung des Elements kostenmäßig nicht vorteilhaft, da epitaxiales Aufwachsen viel Zeit benötigt. Somit können die Herstellungskosten unter Verwendung des N^–-Siliciumsubstrats verringert werden.
19 ist eine Teilschnittdarstellung eines modifizierten Beispiels der bevorzugten Ausführungsform der Halbleiteranordnung mit isoliertem Gate von 18.
Bei dem IGBT des U-Typs von 19 ist die N^–-Schicht 42 direkt in Kontakt mit der P⁺-Kollektorschicht 41 angeordnet und die Dicke der N^–-Schicht 42 ist größer als eine Verarmungsschicht, welche sich von der P-Basisschicht 44 aus erstreckt, wenn die Kollektorspan nung angelegt wird, und die Dicke der N-Schicht 43 ist hoch, so daß die Grenze zwischen der N-Schicht 43 und der N^–-Schicht 42 tiefer als das Ende des Grabens 47 ist, was die gleichen Effekte wie im Fall von 18 erzeugt.
Bei dieser bevorzugten Ausführungsform kann weiterhin durch Ausbilden der Ebenenfläche des N⁺-Emitterbereichs 45 in Leiterform wie bei der zweiten bevorzugten Ausführungsform die Zelldichte des Elements erhöht werden und die EIN-Spannung kann verringert werden und die Leistungseigenschaften einer jeden Zelle können in dem gesamten Element gleichförmig gemacht werden.
Nachfolgend wird ein Beispiel für ein Verfahren zur Herstellung des IGBT des U-Typs dieser bevorzugten Ausführungsform beschrieben.
20 ist eine Teilschnittdarstellung, welche das Element beim Herstellungsverfahren bei der Herstellung des IGBT des U-Typs dieser bevorzugten Ausführungsform zeigt. Teile, welche unterschiedlich zu dem Herstellungsverfahren der ersten Ausführungsform sind, sind hier gezeigt.
Zunächst werden Verunreinigungen des P-Typs in eine Hauptoberfläche des N^–-Siliciumsubstrats 62 implantiert und für eine Diffusion getempert, so daß die P⁺-Kollektorschicht 60 gebildet wird (siehe 20).
Nachfolgend werden Verunreinigungen des N-Typs in die andere Hauptoberfläche des N^–-Siliciumsubstrats 62 implantiert und es erfolgt eine Temperung, um die Verunreinigungen des N-Typs einzudiffundieren, um die N-Schicht 63 zu bilden. Weiterhin werden Verunreinigungen des P-Typs in die Oberfläche der N-Schicht 63 implantiert und getempert, um die P-Basisschicht 64 zu bilden (siehe 5).
Die Abläufe der Elementherstellung nach dem Vorgang des Ausbildens des N⁺-Emitterbereichs 66 in der Oberfläche der P-Basisschicht 64 sind die gleichen Abläufe wie bei und nach 6 der ersten bevorzugten Ausführungsform.
21 ist eine Teilschnittdarstellung des Elements beim Herstellungsvorgang eines modifizierten Beispiels des IGBT des U-Typs dieser bevorzugten Ausführungsform.
Obgleich ein Herstellungsverfahren, bei dem die N^–-Schicht 42 direkt benachbart der P⁺-Kollektorschicht 41 angeordnet ist, beim Herstellungsverfahren von 20 erläutert worden ist, kann die N⁺-Pufferschicht 46 zwischen der P⁺-Kollektorschicht 41 und der N^–-Schicht 42 angeordnet sein. 21 zeigt einen Herstellungsvorgang in diesem Fall.
In 21 werden Verunreinigungen des N-Typs in eine Hauptoberfläche des N^–-Siliciumsubstrats 62 implantiert und dann erfolgt eine Temperung, um die Verunreinigungen des N-Typs einzudiffundieren, und die N⁺-Schicht 61 wird gebildet. Weiterhin werden Verunreinigungen des P-Typs in die Oberfläche der N⁺-Schicht 61 implantiert und es erfolgt eine Temperung, und so wird die P⁺-Schicht 60 ausgebildet (siehe 21).
Nachfolgend werden Verunreinigungen des N-Typs in die andere Hauptoberfläche des N^–-Siliciumsubstrats 62 implantiert und es erfolgt eine Temperung, um die Verunreinigungen des N-Typs zu diffundieren, so daß die N-Schicht 63 gebildet wird. Weiterhin werden Verunreinigungen des P-Typs in die Oberfläche dieser N-Schicht 63 implantiert und es erfolgt eine Temperung, und die P-Basisschicht 64 wird gebildet (siehe 5).
Die Abläufe der Elementherstellung bei oder nach dem Vorgang zur Ausbildung des N⁺-Emitterbereichs 66 in der Oberfläche der P-Basisschicht 64 sind die gleichen Abläufe in und nach 6 der ersten Ausführungsform.
Beim Herstellungsvorgang dieser bevorzugten Ausführungsform erfolgt unter der Annahme, daß die Verunreinigungskonzentrationen in der N^–-Schicht 62, der N-Schicht 63 und der P-Basisschicht 64 C₂, C₃ und C₄ sind, ein Implantieren und Diffundieren der Verunreinigungen des N-Typs und der Verunreinigungen des P-Typs so, daß sich die Beziehung von C₂ < C₃ < C₄ ergibt, was das Implantieren der Verunreinigungen des P-Typs erleichtert und die Herstellungszeit verringert wird, wie in der ersten bevorzugten Ausführungsform.
Wie oben beschrieben, können die Herstellungskosten verringert werden, indem in dieser bevorzugten Ausführungsform das N^–-Siliciumsubstrat verwendet wird.
Fünfte bevorzugte Ausführungsform
22 ist eine Teilschnittdarstellung eines IGBT des U-Typs gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
In 22 erstreckt sich die N⁺-Pufferschicht 46 durch einen Teil der P⁺-Kollektorschicht 41, um freizuliegen, und die freiliegende Oberfläche der N⁺-Pufferschicht 46 und die Oberfläche der P⁺-Kollektorschicht 41 sind beide in Kontakt mit der Kollektorelektrode 52 und kurzgeschlossen.
Wenn der IGBT sich vom EIN-Zustand in den AUS-Zustand ändert, wandern, nachdem die Injizierung von Elektronen von der Emitterelektrode 51 unterbrochen ist und die Injizierung von Löchern von der P⁺-Kollektorschicht 41 zur N^–-Schicht 42 ebenfalls endet, Teile der Elektronen, welche in der N^–-Schicht 42 gesammelt wurden, durch die Kol-lektorelektrode 52. Wenn zu diesem Zeitpunkt die freiliegende Oberfläche der N⁺-Pufferschicht 46 und die Kollektorelektrode 52 kurzgeschlossen sind, können sich die Elektroden rasch zu der Kollektorelektrode bewegen. Die Geschwindigkeit dieser Bewegung beeinflußt die Schaltgeschwindigkeit, was die Abschaltgeschwindigkeit des IGBT des U-Typs erhöhen kann.
23 ist eine Teilschnittdarstellung eines IGBT des U-Typs als modifiziertes Beispiel dieser bevorzugten Ausführungsform.
Gezeigt ist ein Beispiel, welches bei einem Element angewendet wird, welches eine ziemlich dicke N^–-Schicht 42 gemäß der vierten bevorzugten Ausführungsform hat.
In 23 verläuft die N^–-Schicht 42 durch einen Teil der P⁺-Kollektorschicht 41 und liegt frei, und die freiliegende Oberfläche der N^–-Schicht 42 und die Oberfläche der P⁺-Kollektorschicht 41 sind beide in Kontakt mit der Kollektorelektrode 52 und kurzgeschlossen.
In diesem Fall können, wie in der bevorzugten Ausführungsform von 22, wenn der IGBT des U-Typs abschaltet, Elektronen, die sich in der N^–-Schicht 42 gesammelt haben, rasch zu der Kollektorelektrode 52 wandern. Somit kann die Abschaltgeschwindigkeit des IGBT des U-Typs erhöht werden.
Der IGBT des U-Typs, bei dem sich die N⁺-Pufferschicht 46 oder die N^–-Schicht 42 durch einen Teil der P⁺-Kollektorschicht 41 erstrecken und eine freiliegende Oberfläche wie bei dieser bevorzugten Ausführungsform haben, kann zu geringen Kosten hergestellt werden, indem das Herstellungsverfahren angewendet wird, welches das N^–-Siliciumsubstrat verwendet, wie in der vierten bevorzugten Ausführungsform beschrieben.
Nachfolgend wird ein Beispiel eines Herstellungsverfahrens des IGBT des U-Typs dieser bevorzugten Ausführungsform beschrieben.
24 ist eine Teilschnittdarstellung eines Elements in einem Herstellungsprozeß des IGBT des U-Typs dieser bevorzugten Ausführungsform. Gezeigt sind Teile, welche sich von den Herstellungsverfahren der vierten bevorzugten Ausführungsform unterscheiden.
In 24 werden zuerst Verunreinigungen des N-Typs in eine Hauptoberfläche des N^–-Siliciumsubstrats 62 implantiert und es erfolgt eine Temperung, um die Verunreinigungen des N-Typs zu diffundieren, so daß die N⁺-Schicht 61 gebildet wird. Nachfolgend wird ein Resist auf der Oberfläche der N⁺-Schicht 61 angeordnet und ein Resistmuster 80 mit teilweisen Öffnungen wird durch Photolithographieprozeß gebildet und Verunreinigungen des P-Typs werden in hoher Konzentration in die Oberfläche der N⁺-Schicht 61 implantiert, wobei das Resistmuster 80 als Maske verwendet wird, wonach durch Tempern eine Diffundierung erfolgt, so daß ein Teil der Oberfläche der N+-Schicht 61 als freie Oberfläche zurückbleibt und die P+-Kollektorschicht selektiv ausgebildet wird.
Die Vorgänge in und nach dem Vorgang der Ausbildung der N-Schicht 63 in der anderen Hauptoberfläche des N^–- Siliciumsubstrats 62 sind die gleichen wie in der vierten bevorzugten Ausführungsform.
25 ist eine Teilschnittdarstellung eines Elements bei einem Herstellungsverfahren in einem abgewandelten Beispiel des IGBT des U-Typs dieser bevorzugten Ausführungsform.
Bei dem Herstellungsverfahren von 25 wird die P⁺-Kollektorschicht direkt in einer Hauptoberfläche des N^–-Siliciumsubstrats 62 ausgebildet.
In 25 wird zunächst ein Resist auf einer Hauptoberfläche des N^–-Siliciumsubstrats 62 angebracht, ein Resistmuster 80 mit teilweisen Öffnungen wird durch Photolithographie gebildet und Verunreinigungen des P-Typs werden in hoher Konzentration in eine Hauptoberfläche des N^–-Siliciumsubstrats 62 unter Verwendung des Resistmusters 80 als Maske implantiert und durch Tempern eindiffundiert, wobei ein Teil der Oberfläche des N^–-Siliciumsubstrats 62 als Belichtungsfläche verbleibt, und somit wird die P⁺-Kollektorschicht selektiv gebildet.
Die Abläufe bei und nach dem Ablauf der Ausbildung der N-Schicht 63 in der anderen Hauptoberfläche des N^–-Siliciumsubstrats 62 sind die gleichen wie in der vierten bevorzugten Ausführungsform.
Die IGBTs des U-Typs, bei welchen die N⁺-Pufferschicht 46 oder die N^–-Schicht 42 durch einen Teil der P⁺-Kollektorschicht 41 verlaufen und eine freie Oberfläche haben, können durch dieses Herstellungsverfahren mit geringen Kosten gefertigt werden.
Obgleich die vorliegende Erfindung in obiger Beschreibung unter Bezug auf einen IGBT des U-Typs mit N-Kanal beschrieben worden ist, versteht sich, daß die vorliegende Erfindung auch bei IGBTs des U-Typs mit P-Kanal angewendet werden kann.
Obgleich die Erfindung im Detail beschrieben worden ist, ist die vorangehende Beschreibung rein illustrativ und nicht einschränkend. Es versteht sich, daß eine Vielzahl von Abwandlungen und Änderungen gemacht werden kann, ohne vom Umfang der Erfindung abzuweichen.

Claims

Eine Halbleiteranordnung mit isoliertem Gate, mit: einer ersten Halbleiterschicht (41) eines ersten Leitfähigkeitstyps mit ersten und zweiten Hauptoberflächen; einer zweiten Halbleiterschicht (42) eines zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration, welche über der ersten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist; einer vierten Halbleiterschicht (44) des ersten Leitfähigkeitstyps in engem Kontakt auf der oberen Oberfläche einer dritten Halbleiterschicht; einer fünften Halbleiterschicht (45) des zweiten Leitfähigkeitstyps, welche selektiv in einer Oberfläche der vierten Halbleiterschicht angeordnet ist, einem Graben (47) mit einer Öffnung in einer Oberfläche der fünften Halbleiterschicht und mit einer Tiefe, welche sich durch zumindest die vierte Halbleiterschicht von der Oberfläche der fünften Halbleiterschicht aus erstreckt; einem isolierenden Film (48), der an einer Innenwand des Grabens angeordnet ist, einer Steuerelektrode (49) in dem Graben, welche durch den Isolierfilm hindurch der vierten Halbleiterschicht gegenüberliegt; einer ersten Hauptelektrode (51), die an der Oberfläche der vierten und fünften Halbleiterschichten angeordnet ist; und einer zweiten Hauptelektrode (52), die an der zweiten Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, gekennzeichnet durch: eine dritte Halbleiterschicht (43) des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht und welche in engem Kontakt auf der oberen Oberfläche der zweiten Halbleiterschicht ist.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 1, wobei der Graben eine Tiefe hat, welche sich auch durch die dritte Halbleiterschicht erstreckt, um die zweite Halbleiterschicht zu erreichen.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 1, wobei der Graben eine Tiefe hat, welche in der dritten Halbleiterschicht verbleibt.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 3, wobei eine Dicke der dritten Halbleiterschicht zwischen einem Boden des Grabens und der zweiten Halbleiterschicht nicht größer als eine kritische Dicke ist, bei der ein rasches Abnehmen der Durchbruchspannung der Halbleiteranordnung mit isoliertem Gate im Zusammenhang mit einem Anwachsen der Dicke auftritt.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 1, wobei die zweite Halbleiterschicht sich durch die erste Halbleiterschicht erstreckt und teilweise in der zweiten Hauptoberfläche der ersten Halbleiterschicht freiliegt.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 1, wobei eine sechste Halbleiterschicht (46) des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 6, wobei sich die sechste Halbleiterschicht durch die erste Halbleiterschicht erstreckt und teilweise in der zweiten Hauptoberfläche der ersten Halbleiterschicht freiliegt.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 1, wobei der Graben eine Mehrzahl von Einzelgräben beinhaltet, welche Seite an Seite angeordnet sind und wobei ein Teil der freiliegenden Oberfläche der vierten Halbleiterschicht zwischen einander benachbarten Einzelgräben liegt.
Die Halbleiteranordnung mit isoliertem Gate nach Anspruch 8, wobei die freiliegende Oberfläche der vierten Halbleiterschicht in eine Mehrzahl von einzelnen freiliegenden Oberflächen durch einen Teil der fünften Halbleiterschicht unterteilt ist, wobei die Mehrzahl von einzelnen freiliegenden Oberflächen abwechselnd mit Teilen der fünften Halbleiterschicht entlang des Grabens angeordnet sind.
Ein Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gate, mit: einem Substratausbildungsschritt zum Ausbilden eines Halbleitersubstrates, welches erste und zweite Hauptoberflächen definiert und eine erste Halbleiterschicht (41) eines ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht (42) eines zweiten Leitfähigkeitstyps mit niedriger Verunreinigungskonzentration hat, wobei die erste Halbleiterschicht in der ersten Hauptoberfläche freiliegt und die zweite Halbleiterschicht in der zweiten Hauptoberfläche freiliegt; einem ersten Implantierungsschritt zum Implantieren und Diffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Verunreinigungskonzentration höher als die Verunreinigungskonzentration der zweiten Halbleiterschicht in die zweite Hauptoberfläche des Halbleitersubstrates, um eine dritte Halbleiterschicht (43) des zweiten Leitfähigkeitstyps in einem Oberflächenabschnitt der zweiten Halbleiterschicht zu bilden; einem zweiten Implantierungsschritt zum Implantieren und Diffundieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine Oberfläche der dritten Halbleiterschicht, um eine vierte Halbleiterschicht (44) des ersten Leitfähigkeitstyps in einem Oberflächenabschnitt der dritten Halbleiterschicht zu bilden; einem dritten Implantierungsschritt zum Ausbilden eines Resist-Musters, welches selektiv eine Öffnung in einer Oberfläche der vierten Halbleiterschicht auf der Oberfläche der vierten Halbleiterschicht hat und Implantieren und Diffundieren einer Verunreinigung des zweiten Leitfähigkeitstyps unter Verwendung des Resist-Musters als Maske zum selektiven Ausbilden einer fünften Halbleiterschicht (45) des zweiten Leitfähigkeitstyps in einem Oberflächenabschnitt der vierten Halbleiterschicht; einem ersten Entfernungsschritt zum Bilden eines Abschirmfilmes mit einer Öffnung, welche einen Teil einer Oberfläche der fünften Halbleiterschicht auf der Oberfläche der vierten Halbleiterschicht und der Oberfläche der fünften Halbleiterschicht umgibt und selektives Entfernen des Halbleitersubstrates unter Verwendung des Abschirmfilmes als Maske, um einen Graben (47) zu bilden mit einer Tiefe, welche sich wenigstens durch die vierte Halbleiterschicht erstreckt und nachfolgendes Entfernen des Abschirmfilms; einem ersten Schritt des Ausbildens eines isolierenden Films (48) auf Oberflächen des Grabens, der vierten Halbleiterschicht und der fünften Halbleiterschicht; einem ersten Bereitstellungsschritt zum Schaffen eines Leiters auf dem isolierenden Film, um den Graben auszufüllen; einem zweiten Entfernungsschritt zum gleichfömigen Entfernen des bereitgestellten Leiters zur Öffnung des Grabens hin, um den Leiter in dem Graben als eine Steuerelektrode (49) zu belassen; einem zweiten Bereitstellungsschritt zum Bereitstellen einer Isolierschicht (50) auf der Oberfläche des Isolierfilmes und einer Oberfläche des in dem Graben eingebetteten Leiters; einem dritten Entfernungsschritt zum Ausbilden eines Resist-Musters mit einer Öffnung, welche die Oberfläche der vierten Halbleiterschicht und einen Teil der Oberfläche der fünften Halbleiterschicht umgibt auf einer Oberfläche des Isolierfilmes und selektives Entfernen der Isolierschicht und des isolierenden Filmes unter Verwendung des Resist-Musters als Maske; einem Schritt des Bereitstellens eines Leiters auf den Oberflächen der vierten und fünften Halbleiterschichten, welche durch den dritten Entfernungsschritt freigelegt wurden, um eine erste Hauptelektrode (51) zu bilden; und einem Schritt des Bereitstellens eines Leiters auf der ersten Hauptoberfläche des Halbleitersubstrates, um eine zweite Hauptelektrode (52) zu bilden.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei in dem ersten Entfernungsschritt der Graben mit einer Tiefe ausgebildet wird, welche sich auch durch die dritte Halbleiterschicht erstreckt.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei der Graben mit einer Tiefe ausgebildet wird, welche in dem ersten Entfernungsschritt in der dritten Halbleiterschicht verbleibt.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 12, wobei im er sten Entfernungsschritt der Graben mit einer Tiefe so ausgebildet wird, daß eine Dicke der dritten Halbleiterschicht zwischen dem Boden des Grabens und der zweiten Halbleiterschicht nicht größer als eine kritische Dicke ist, bei der eine rapide Abnahme der Durchbruchsspannung der Halbleiteranordnung mit isoliertem Gate im Zusammenhang mit einem Anstieg der Dicke auftritt.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei der Substratausbildungsschritt die folgenden Schritte aufweist: Vorbereiten eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps mit zwei Hauptoberflächen, und Bereitstellen einer Halbleiterschicht des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration durch epitaxiales Aufwachsen auf einer der Hauptoberflächen des Halbleitersubstratkörpers, um die zweite Halbleiterschicht zu bilden.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei der Substratausbildungsschritt die folgenden Schritte aufweist: Vorbereiten eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration und mit zwei Hauptoberflächen, Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine der Hauptoberflächen des Halbleitersubstratkörpers, und Diffundieren der implantierten Verunreinigung in die eine Hauptoberfläche, um die erste Halbleiterschicht des ersten Leitfähigkeitstyps zu bilden.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 15, wobei der Schritt des Implantierens der Verunreinigung des ersten Leitfähigkeitstyps die folgenden Schritte aufweist: Ausbilden eines Resist-Musters mit einer selektiv ausgebildeten Öffnung auf der einen Hauptoberfläche des Halbleitersubstratkörpers, und selektives Implantieren der Verunreinigung des ersten Leitfähigkeitstyps in die eine Hauptoberfläche des Halbleitersubstratkörpers unter Verwendung des Resist-Musters, welches auf der einen Hauptoberfläche als Maske ausgebildet wird.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei das in dem Substratausbildungsschritt ausgebildete Halbleitersubstrat eine sechste Halbleiterschicht (46) des zweiten Leitfähigkeitstyps mit einer hohen Verunreinigungskonzentration zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht aufweist.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 17, wobei der Substratausbildungsschritt die folgenden Schritte aufweist: Vorbereiten eines Halbleitersubstratkörpers des ersten Leitfähigkeitstyps mit zwei Hauptoberflächen, und sequenzielles Ausbilden der sechsten Halbleiterschicht und der zweiten Halbleiterschicht durch epitaxiales Aufwachsen auf eine der Hauptoberflächen des Halbleitersubstratkörpers.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 17, wobei der Substratausbildungsschritt die folgenden Schritte aufweist: Vorbereiten eines Halbleitersubstratkörpers des zweiten Leitfähigkeitstyps mit einer geringen Verunreinigungskonzentration mit zwei Hauptoberflächen, Ausbilden der sechsten Halbleiterschicht durch Implantieren einer Verunreinigung des zweiten Leitfähigkeitstyps und dann durch Diffundieren in eine der Hauptoberflächen des Halbleitersubstratkörpers, und Implantieren und dann Diffundieren einer Verunreinigung des ersten Leitfähigkeitstyps in eine Oberfläche der sechsten Halbleiterschicht, um die erste Halbleiterschicht zu bilden.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 19, wobei der Schritt des Ausbildens der ersten Halbleiterschicht die folgenden Schritte aufweist: Ausbilden eines Resist-Musters mit einer selektiv ausgebildeten Öffnung auf der Oberfläche der sechsten Halbleiterschicht, selektives Implantieren der Verunreinigung des ersten Leitfähigkeitstyps in die Oberfläche der sechsten Halbleiterschicht unter Verwendung des auf der Oberfläche der sechsten Halbleiterschicht ausgebildeten Resist-Musters als Maske, und Diffundieren der Verunreinigung, welche selektiv in die Oberfläche der sechsten Halbleiterschicht implantiert worden ist.
Das Verfahren zur Herstellung der Halbleiteranordnung mit isoliertem Gate nach Anspruch 10, wobei, wenn die Verunreinigungskonzentrationen in der zweiten Halbleiterschicht, der dritten Halbleiterschicht und der vierten Halbleiterschicht jeweils als C₂, C₃ und C₄ genommen werden, werden der erste Implantierungsschritt und der zweite Implantierungssschritt so durchgeführt, daß die Beziehung C₂ < C₃ < C₄ erfüllt ist.