JPH0685433B2 - 縦型構造のｍｏｓ制御サイリスタ - Google Patents
縦型構造のｍｏｓ制御サイリスタInfo
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- JPH0685433B2 JPH0685433B2 JP4129678A JP12967892A JPH0685433B2 JP H0685433 B2 JPH0685433 B2 JP H0685433B2 JP 4129678 A JP4129678 A JP 4129678A JP 12967892 A JP12967892 A JP 12967892A JP H0685433 B2 JPH0685433 B2 JP H0685433B2
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Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子に関
し、特に縦型構造のＭＯＳ制御サイリスタにおいて、縦
型ｐチャネルＭＯＳＦＥＴ及び縦型ｎチャネルＭＯＳＦ
ＥＴを共通ゲートにて形成しかつ主サイリスタがベース
抵抗効果もしくはＪＦＥＴ効果或いは静電誘導効果にて
動作しうるチャネル構造を有する縦型構造のＭＯＳ制御
サイリスタに関する。
し、特に縦型構造のＭＯＳ制御サイリスタにおいて、縦
型ｐチャネルＭＯＳＦＥＴ及び縦型ｎチャネルＭＯＳＦ
ＥＴを共通ゲートにて形成しかつ主サイリスタがベース
抵抗効果もしくはＪＦＥＴ効果或いは静電誘導効果にて
動作しうるチャネル構造を有する縦型構造のＭＯＳ制御
サイリスタに関する。
【０００２】
【従来の技術】ＭＯＳ制御サイリスタの基本的構造は図
８に図示されている。図８の構造はＧ．Ｅ．社のTemple
により提案された構造である。図８において、１はアノ
ード電極、２はアノード領域、３はｎバツフア層、５は
高抵抗層、６はｐベース層、７は同一導電型層、８はカ
ソード領域、９はカソード電極、10はＭＯＳゲート電
極、11は反対導電型層である。11の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ、ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ (11)ｐ(6) ｎ-(5) ｎ+ (3) ｐ
+ (2) からなる主サイリスタはオンオフ制御される構造
となっている。図８の構造ではｐベース層６中に蓄積さ
れたキャリアとしての正孔はＧＴＯのように外部ゲート
に引き出されるのではなくカソード電極９に短絡されて
いる反対導電型層11に対してｐチャネルＭＯＳＦＥＴを
介して短絡される。云わばカソード短絡構造がｐチャネ
ルＭＯＳＦＥＴによってｐベース層６とカソード領域８
との間に実現されている。一方、ｎチャネルＭＯＳＦＥ
Ｔの役割はカソード領域８と同一導電型層７から電子を
第２ベース層として働くｎ- 高抵抗層５にｎＭＯＳＦＥ
Ｔのチャネルを介して注入することによって、主サイリ
スタをターン・オンさせることにある。
８に図示されている。図８の構造はＧ．Ｅ．社のTemple
により提案された構造である。図８において、１はアノ
ード電極、２はアノード領域、３はｎバツフア層、５は
高抵抗層、６はｐベース層、７は同一導電型層、８はカ
ソード領域、９はカソード電極、10はＭＯＳゲート電
極、11は反対導電型層である。11の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ、ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ (11)ｐ(6) ｎ-(5) ｎ+ (3) ｐ
+ (2) からなる主サイリスタはオンオフ制御される構造
となっている。図８の構造ではｐベース層６中に蓄積さ
れたキャリアとしての正孔はＧＴＯのように外部ゲート
に引き出されるのではなくカソード電極９に短絡されて
いる反対導電型層11に対してｐチャネルＭＯＳＦＥＴを
介して短絡される。云わばカソード短絡構造がｐチャネ
ルＭＯＳＦＥＴによってｐベース層６とカソード領域８
との間に実現されている。一方、ｎチャネルＭＯＳＦＥ
Ｔの役割はカソード領域８と同一導電型層７から電子を
第２ベース層として働くｎ- 高抵抗層５にｎＭＯＳＦＥ
Ｔのチャネルを介して注入することによって、主サイリ
スタをターン・オンさせることにある。
【０００３】従来の別のＭＯＳ制御サイリスタとして
は、例えば、Asea Brown Boveri 社の研究グループによ
り発表されている。即ち、例えば、エフ・バウアー氏ら
による"Current-Handling and Switching Performance
of MOS-Controlled Thyristor(MCT) Structures"と題す
る論文, ＩＥＥＥ ＥＤＬ Vol.12,No.6, June 1991に
開示されている。構造的特徴は各チャネル毎にはｎＭＯ
ＳＦＥＴが設けられていない点と、ｎバツフア層３が設
けられていない点である。云わば広いｐベース層６の中
にカソード短絡のためのｐＭＯＳＦＥＴをカソード８の
周辺に配置した構造が作り込まれている点である。構造
的に図８に比べてマルチチャネル化が容易であるが、タ
ーン・オンのためのｎＭＯＳＦＥＴを別途作り込む必要
がある。例えばシー・ロンシスベール氏らによる "HIGH
POWER MOS-CONTROLLED-THYRISTOR USING THE PARALLEL
CONTACTING TECHNOLOGY FOR DEVICES ON THE SAME WAF
ER" と題する論文, EPE FIRENZE, 1991, PP.267-269 に
開示されている構造にはｎＭＯＳＦＥＴの集積化構成が
示されている。この構造的特徴はｐベース層６の周辺部
分においてｎ+ 領域を設け、ｐベース層６の端部におけ
る表面領域においてｎチャネルＭＯＳＦＥＴを形成して
いる点である。
は、例えば、Asea Brown Boveri 社の研究グループによ
り発表されている。即ち、例えば、エフ・バウアー氏ら
による"Current-Handling and Switching Performance
of MOS-Controlled Thyristor(MCT) Structures"と題す
る論文, ＩＥＥＥ ＥＤＬ Vol.12,No.6, June 1991に
開示されている。構造的特徴は各チャネル毎にはｎＭＯ
ＳＦＥＴが設けられていない点と、ｎバツフア層３が設
けられていない点である。云わば広いｐベース層６の中
にカソード短絡のためのｐＭＯＳＦＥＴをカソード８の
周辺に配置した構造が作り込まれている点である。構造
的に図８に比べてマルチチャネル化が容易であるが、タ
ーン・オンのためのｎＭＯＳＦＥＴを別途作り込む必要
がある。例えばシー・ロンシスベール氏らによる "HIGH
POWER MOS-CONTROLLED-THYRISTOR USING THE PARALLEL
CONTACTING TECHNOLOGY FOR DEVICES ON THE SAME WAF
ER" と題する論文, EPE FIRENZE, 1991, PP.267-269 に
開示されている構造にはｎＭＯＳＦＥＴの集積化構成が
示されている。この構造的特徴はｐベース層６の周辺部
分においてｎ+ 領域を設け、ｐベース層６の端部におけ
る表面領域においてｎチャネルＭＯＳＦＥＴを形成して
いる点である。
【０００４】図８に示した先行技術としてのＭＯＳ制御
サイリスタにおいては主サイリスタは従来の四層構造の
サイリスタもしくはＳＣＲとしての構造を有している。
一方、この主サイリスタ部分を静電誘導サイリスタとし
て構成し、制御素を絶縁制御とする場合の動作駆動方法
は西沢, 玉蟲, 後沢により特開平１−２７８１１９号公
報 (出願日昭和63年４月30日) に開示され、周辺部を集
積化した場合には絶縁制御（ＭＯＳ−Controlled) 静電
誘導サイリスタと称する旨記載されている。絶縁制御Ｓ
Ｉサイリスタはゲートの電流増幅率が高いため、小さな
ゲート信号で動作可能である。ゲートキヤパシタのみ集
積化されたＭＯＳ制御ＳＩサイリスタは６００Ｖ−３Ａ
級まで試作され、ゲートキヤパシタＣG のみで動作でき
ることが、西沢による論文, "SI Thyristors Hold Prom
ise for Improved DC Power Transmission," PCI & Mot
or' Coｎ88, Munich, West Germany 1988, June6-8, 或
いは西沢, 玉蟲による論文 "Recent Development and F
uture Potential of the Power Static Inductioｎ(SI)
Devices," Proceedings of the Third International
Conference oｎPower Electronics and Variable-Speed
Drives, Vol.291,PP.21-24, July 1988 において開示
されている。
サイリスタにおいては主サイリスタは従来の四層構造の
サイリスタもしくはＳＣＲとしての構造を有している。
一方、この主サイリスタ部分を静電誘導サイリスタとし
て構成し、制御素を絶縁制御とする場合の動作駆動方法
は西沢, 玉蟲, 後沢により特開平１−２７８１１９号公
報 (出願日昭和63年４月30日) に開示され、周辺部を集
積化した場合には絶縁制御（ＭＯＳ−Controlled) 静電
誘導サイリスタと称する旨記載されている。絶縁制御Ｓ
Ｉサイリスタはゲートの電流増幅率が高いため、小さな
ゲート信号で動作可能である。ゲートキヤパシタのみ集
積化されたＭＯＳ制御ＳＩサイリスタは６００Ｖ−３Ａ
級まで試作され、ゲートキヤパシタＣG のみで動作でき
ることが、西沢による論文, "SI Thyristors Hold Prom
ise for Improved DC Power Transmission," PCI & Mot
or' Coｎ88, Munich, West Germany 1988, June6-8, 或
いは西沢, 玉蟲による論文 "Recent Development and F
uture Potential of the Power Static Inductioｎ(SI)
Devices," Proceedings of the Third International
Conference oｎPower Electronics and Variable-Speed
Drives, Vol.291,PP.21-24, July 1988 において開示
されている。
【０００５】更に、ゲートキヤパシタＣG 及び／或いは
ターンオフ用ｐチャネルＭＯＳトランジスタのみを集積
化するＭＯＳ制御ＳＩサイリスタの構成の一例は西沢,
鈴木により特開平３−２９２７７０号公報或いは特開平
３−２９２７６９号公報に開示されている。
ターンオフ用ｐチャネルＭＯＳトランジスタのみを集積
化するＭＯＳ制御ＳＩサイリスタの構成の一例は西沢,
鈴木により特開平３−２９２７７０号公報或いは特開平
３−２９２７６９号公報に開示されている。
【０００６】しかしながら、静電誘導サイリスタが大電
流容量となった場合には、ゲートキヤパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキヤパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキヤパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキヤパシタ容量が大
きい方が、ゲート駆動信号はゲートカソード間に加わり
有利となるが、ゲートカソード間容量ＣGKに比べてゲー
トキヤパシタＣG を大きく形成することが難しい。小容
量の場合においては、６００Ｖ−３Ａ級まではゲートキ
ヤパシタのみで動作することは既に確認されたことは上
述の通りである。
流容量となった場合には、ゲートキヤパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキヤパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキヤパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキヤパシタ容量が大
きい方が、ゲート駆動信号はゲートカソード間に加わり
有利となるが、ゲートカソード間容量ＣGKに比べてゲー
トキヤパシタＣG を大きく形成することが難しい。小容
量の場合においては、６００Ｖ−３Ａ級まではゲートキ
ヤパシタのみで動作することは既に確認されたことは上
述の通りである。
【０００７】従って、大容量のサイリスタを安定にター
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のdi／
dtに優れ, ターン・オン時間ｔgtが短縮される構造が望
ましい。
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のdi／
dtに優れ, ターン・オン時間ｔgtが短縮される構造が望
ましい。
【０００８】そこで、このようなターン・オン特性の改
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４−１１４１３９号に記載
されている通りである。
善されたプレーナ構造のＭＯＳ制御サイリスタについて
は、村岡, 玉蟲により特願平４−１１４１３９号に記載
されている通りである。
【０００９】しかるに、ＭＯＳ制御サイリスタに比べ電
流容量は劣るが同様に絶縁ゲート制御によって動作する
電力用半導体素子であるＩＧＢＴ(Insulated Gate Bipo
larTransistor) は集積化密度の点で、ＭＯＳ制御サイ
リスタに比べ優れている。図９はＩＧＢＴの模式的断面
構造図である。１′はｐエミツタ電極、８′はｐコレク
タ層、９′はＩＧＢＴのコレクタ電極、11′はＩＧＢＴ
のｎエミツタ層、17はＩＧＢＴのｐベース層である。他
の３, ５, 10, 14, 15の各領域は図10と同様である。図
８及び図９において、Ｌは単位セルの実質的な寸法幅を
示している。ＭＣＴ (図８) のＬはＩＧＢＴ (図９) の
Ｌに比べてｐベース層６の拡散領域の幅分だけ大きな寸
法として形成されることがわかる。このＬの値は単位セ
ルを実現するために必要な幅と考えることができる。微
細化の寸法ルールを一定とした場合には図８のＬの値は
図９のＬ値に比べて、約７／５＝1.4 倍も大きい。ター
ン・オン特性を改善するためのチャネル構造を有するプ
レーナ構造のＭＯＳ制御サイリスタ (特願平４−１１４
１３９号) においても事情は同じである。従って、従来
のＭＯＳ制御サイリスタの単位セルを実現するために必
要な幅Ｌを低減化し、集積化密度を向上させることが、
更にターンオン特性を改善し、かつオン電圧を下げるた
めには望ましい。
流容量は劣るが同様に絶縁ゲート制御によって動作する
電力用半導体素子であるＩＧＢＴ(Insulated Gate Bipo
larTransistor) は集積化密度の点で、ＭＯＳ制御サイ
リスタに比べ優れている。図９はＩＧＢＴの模式的断面
構造図である。１′はｐエミツタ電極、８′はｐコレク
タ層、９′はＩＧＢＴのコレクタ電極、11′はＩＧＢＴ
のｎエミツタ層、17はＩＧＢＴのｐベース層である。他
の３, ５, 10, 14, 15の各領域は図10と同様である。図
８及び図９において、Ｌは単位セルの実質的な寸法幅を
示している。ＭＣＴ (図８) のＬはＩＧＢＴ (図９) の
Ｌに比べてｐベース層６の拡散領域の幅分だけ大きな寸
法として形成されることがわかる。このＬの値は単位セ
ルを実現するために必要な幅と考えることができる。微
細化の寸法ルールを一定とした場合には図８のＬの値は
図９のＬ値に比べて、約７／５＝1.4 倍も大きい。ター
ン・オン特性を改善するためのチャネル構造を有するプ
レーナ構造のＭＯＳ制御サイリスタ (特願平４−１１４
１３９号) においても事情は同じである。従って、従来
のＭＯＳ制御サイリスタの単位セルを実現するために必
要な幅Ｌを低減化し、集積化密度を向上させることが、
更にターンオン特性を改善し、かつオン電圧を下げるた
めには望ましい。
【００１０】
【発明が解決しようとする課題】本発明の目的は単位セ
ルを実現するために必要な幅が減少化され、集積化密度
が向上する縦型構造のＭＯＳ制御サイリスタを提供する
ことにある。
ルを実現するために必要な幅が減少化され、集積化密度
が向上する縦型構造のＭＯＳ制御サイリスタを提供する
ことにある。
【００１１】更に本発明の目的の１つは、ターン・オン
性能が改善され、かつオン電圧が低減化される縦型構造
のＭＯＳ制御サイリスタを提供することにある。
性能が改善され、かつオン電圧が低減化される縦型構造
のＭＯＳ制御サイリスタを提供することにある。
【００１２】更に具体的に本発明の目的の１つは、縦型
構造のＭＯＳ制御サイリスタにおいて、ターン・オフ用
縦型ｐチャネルＭＯＳＦＥＴとターン・オン用の縦型ｎ
チャネルＭＯＳＦＥＴが集積化構成され、かつカソード
領域と第２ベース (高抵抗層) 間にチャネル構造を有
し、チャネル内を流れる電流をベースもしくはゲート電
位によってベース抵抗効果、ＪＦＥＴ効果もしくは静電
誘導効果によって制御しうる縦型構造のＭＯＳ制御サイ
リスタを提供することにある。
構造のＭＯＳ制御サイリスタにおいて、ターン・オフ用
縦型ｐチャネルＭＯＳＦＥＴとターン・オン用の縦型ｎ
チャネルＭＯＳＦＥＴが集積化構成され、かつカソード
領域と第２ベース (高抵抗層) 間にチャネル構造を有
し、チャネル内を流れる電流をベースもしくはゲート電
位によってベース抵抗効果、ＪＦＥＴ効果もしくは静電
誘導効果によって制御しうる縦型構造のＭＯＳ制御サイ
リスタを提供することにある。
【００１３】
【課題を解決するための手段】本発明においては「縦型
構造のＭＯＳ制御サイリスタ」とは主サイリスタのＭＯ
Ｓ制御を行なうｎチャネルＭＯＳＦＥＴ及びｐチャネル
ＭＯＳＦＥＴの両方が実質的に縦型構造に形成されてい
るＭＯＳ制御サイリスタをいう。
構造のＭＯＳ制御サイリスタ」とは主サイリスタのＭＯ
Ｓ制御を行なうｎチャネルＭＯＳＦＥＴ及びｐチャネル
ＭＯＳＦＥＴの両方が実質的に縦型構造に形成されてい
るＭＯＳ制御サイリスタをいう。
【００１４】上記目的を達成するために、本発明におい
ては、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴをともに縦型
構造に形成し、しかも共通のＭＯＳゲート電極とし、か
つ第１の主表面に実質的に垂直に堀り込まれた溝の側壁
部に両ＭＯＳＦＥＴのゲート酸化膜を形成している。Ｍ
ＯＳゲート電極は、ｎ+ カソードと短絡する反対導電型
層の一部から同一電導型層、ｐベース (ゲート) 領域及
びｎ- 高抵抗層の一部にかけて横断するように、側壁部
のＭＯＳゲート酸化膜上を実質的に垂直方向に延在され
て形成されている。
ては、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴをともに縦型
構造に形成し、しかも共通のＭＯＳゲート電極とし、か
つ第１の主表面に実質的に垂直に堀り込まれた溝の側壁
部に両ＭＯＳＦＥＴのゲート酸化膜を形成している。Ｍ
ＯＳゲート電極は、ｎ+ カソードと短絡する反対導電型
層の一部から同一電導型層、ｐベース (ゲート) 領域及
びｎ- 高抵抗層の一部にかけて横断するように、側壁部
のＭＯＳゲート酸化膜上を実質的に垂直方向に延在され
て形成されている。
【００１５】更にカソードと第２ベース (高抵抗層) 間
にｐベース (ゲート) によって制御されるチャネル構造
を設けてもよい。
にｐベース (ゲート) によって制御されるチャネル構造
を設けてもよい。
【００１６】このような構成を採用することによって、
プレーナ構造のＭＯＳ制御サイリスタに比べて、単位チ
ャネルを実現するのに必要な寸法幅Ｌは３／７≒43％に
低減化でき、従って集積化密度が向上することからオン
電圧が改善される。
プレーナ構造のＭＯＳ制御サイリスタに比べて、単位チ
ャネルを実現するのに必要な寸法幅Ｌは３／７≒43％に
低減化でき、従って集積化密度が向上することからオン
電圧が改善される。
【００１７】更にチャネル構造を採用することによっ
て、ターン・オン時のdi／dtを高く設定でき、ターン・
オン時間ｔgtも高速化できる。
て、ターン・オン時のdi／dtを高く設定でき、ターン・
オン時間ｔgtも高速化できる。
【００１８】従って、本発明の構成は以下に示すとおり
であ。
であ。
【００１９】即ち、本発明は半導体基板の第１の主表面
にカソード領域、第２の主表面にアノード領域を具え、
前記カソード領域が形成された第１の主表面近傍に前記
カソード領域に隣接してベース領域、ｐチャネルＭＯＳ
ＦＥＴ、ｎチャネルＭＯＳＦＥＴが形成された縦型構造
のＭＯＳ制御サイリスタにおいて、
にカソード領域、第２の主表面にアノード領域を具え、
前記カソード領域が形成された第１の主表面近傍に前記
カソード領域に隣接してベース領域、ｐチャネルＭＯＳ
ＦＥＴ、ｎチャネルＭＯＳＦＥＴが形成された縦型構造
のＭＯＳ制御サイリスタにおいて、
【００２０】前記カソード領域に接触して形成された前
記カソード領域と反対導電型の領域と前記ベース領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ベース領域はそれぞれ前記
同一導電型の層をチャネルとする実質的に縦型構造のｐ
チャネルＭＯＳＦＥＴ主電極を形成し、
記カソード領域と反対導電型の領域と前記ベース領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ベース領域はそれぞれ前記
同一導電型の層をチャネルとする実質的に縦型構造のｐ
チャネルＭＯＳＦＥＴ主電極を形成し、
【００２１】前記同一導電型の層と高抵抗層との間には
両者を主電極とし前記ベース領域をチャネルとする実質
的に縦型構造のｎチャネルのＭＯＳＦＥＴが形成され、
両者を主電極とし前記ベース領域をチャネルとする実質
的に縦型構造のｎチャネルのＭＯＳＦＥＴが形成され、
【００２２】前記カソード領域から前記高抵抗層に向か
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御する前記
ベース領域が形成されており、
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御する前記
ベース領域が形成されており、
【００２３】前記ベース領域において、前記ベース領域
の電位はベース抵抗効果によって変化され、
の電位はベース抵抗効果によって変化され、
【００２４】前記縦型ｐチャネルＭＯＳＦＥＴと縦型ｎ
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面に対して実質的に垂直に堀り込まれた溝
の側壁面上において絶縁層を介して前記反対導電型領域
の１部から前記同一導電型領域及び前記ベース領域上を
横断して前記高抵抗層領域の上部まで延在して形成さ
れ、カソード電極は前記カソード領域と前記反対導電型
領域を短絡して形成されることを特徴とする、
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面に対して実質的に垂直に堀り込まれた溝
の側壁面上において絶縁層を介して前記反対導電型領域
の１部から前記同一導電型領域及び前記ベース領域上を
横断して前記高抵抗層領域の上部まで延在して形成さ
れ、カソード電極は前記カソード領域と前記反対導電型
領域を短絡して形成されることを特徴とする、
【００２５】縦型構造のＭＯＳ制御サイリスタとしての
構成を有する。
構成を有する。
【００２６】或いはまた、本発明は、半導体基板の第１
の主表面にカソード領域、第２の主表面にアノード領域
を具え、前記カソード領域が形成された第１の主表面近
傍に前記カソード領域に隣接してゲート領域、ｐチャネ
ルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴが形成された
縦型構造のＭＯＳ制御サイリスタにおいて、
の主表面にカソード領域、第２の主表面にアノード領域
を具え、前記カソード領域が形成された第１の主表面近
傍に前記カソード領域に隣接してゲート領域、ｐチャネ
ルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴが形成された
縦型構造のＭＯＳ制御サイリスタにおいて、
【００２７】前記カソード領域に接触して形成された前
記カソード領域と反対導電型の領域と前記ゲート領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ゲート領域はそれぞれ前記
同一導電型の層をチャネルとする実質的に縦型構造のｐ
チャネルＭＯＳＦＥＴ主電極を形成し、
記カソード領域と反対導電型の領域と前記ゲート領域の
間には前記カソード領域と同一導電型の層が介在され、
前記反対導電型の領域と前記ゲート領域はそれぞれ前記
同一導電型の層をチャネルとする実質的に縦型構造のｐ
チャネルＭＯＳＦＥＴ主電極を形成し、
【００２８】前記同一導電型の層と高抵抗層との間には
両者を主電極とし前記ゲート領域をチャネルとする実質
的に縦型構造のｎチャネルのＭＯＳＦＥＴが形成され、
両者を主電極とし前記ゲート領域をチャネルとする実質
的に縦型構造のｎチャネルのＭＯＳＦＥＴが形成され、
【００２９】前記カソード領域から前記高抵抗層に向か
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御するチャ
ネル領域が形成され、
う基板に垂直方向の前記カソード領域近傍には前記カソ
ード領域から注入される電子の導通状態を制御するチャ
ネル領域が形成され、
【００３０】前記チャネル領域は前記ゲート領域によっ
て挟まれ実質的に空乏化され、前記ゲート領域の電位に
よって前記チャネル内の電位がＪ−ＦＥＴ効果もしくは
静電誘導効果によって変化され、
て挟まれ実質的に空乏化され、前記ゲート領域の電位に
よって前記チャネル内の電位がＪ−ＦＥＴ効果もしくは
静電誘導効果によって変化され、
【００３１】前記縦型ｐチャネルＭＯＳＦＥＴと縦型ｎ
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面に対して実質的に垂直に堀り込まれた溝
の側壁面上において絶縁層を介して前記反対導電型領域
の１部から前記同一導電型領域及び前記ゲート領域上を
横断して前記高抵抗層領域の上部まで延在して形成さ
れ、カソード電極は前記カソード領域と前記反対導電型
領域を短絡して形成されることを特徴とする、
チャネルＭＯＳＦＥＴのゲート電極は共通に形成され前
記第１の主表面に対して実質的に垂直に堀り込まれた溝
の側壁面上において絶縁層を介して前記反対導電型領域
の１部から前記同一導電型領域及び前記ゲート領域上を
横断して前記高抵抗層領域の上部まで延在して形成さ
れ、カソード電極は前記カソード領域と前記反対導電型
領域を短絡して形成されることを特徴とする、
【００３２】縦型構造のＭＯＳ制御サイリスタとしての
構成を有する。
構成を有する。
【００３３】
【作用】本発明による縦型構造のＭＯＳ制御サイリスタ
は、主サイリスタ部分は、四層構造のサイリスタもしく
は静電誘導サイリスタもしくは、ベース層が薄く形成さ
れた領域は静電誘導効果によって動作され、比較的厚く
形成された領域はＧＴＯもしくはＳＣＲ等と同様の動作
をする。表面近傍に縦型に形成されたｎチャネルＭＯＳ
ＦＥＴはｎ+ カソード領域から同一導電型層を介する電
子の注入量を制御する。第２ベース (高抵抗層) への電
子注入が生ずると、アノード領域から高抵抗層への正孔
注入が促進され、ｐベース領域が正に帯電され、カソー
ド領域からｐベース領域６もしくはチャネル領域12へ向
けて電子の注入が開始される。ｐベース領域６もしくは
チャネル領域12を介して第２ベース (高抵抗層) ５への
電子の注入が始まれば、ｎチャネルＭＯＳＦＥＴはもは
やオン状態が保持されていなくてもよい。何故ならば、
カソードからｐベース領域もしくはチャネル12を介して
注入される電子数が圧倒的に多くなるからである。但
し、ｎチャネルＭＯＳＦＥＴがオン状態のままであって
も何ら差支えはない。この場合、通常ＭＯＳゲート昇面
にｎ反転層が単位セル当たり、２チャネル縦型に構成さ
れる。主サイリスタがラツチアツプ状態にある時、カソ
ードからの電子電流はｐベース層６もしくはチャネル領
域(12)及びｐベース層６を介してアノード領域２からア
ノード電極１へ流れ、一方、アノード領域12からの正孔
電流はｐベース層６もしくはｐベース層６及びチャネル
領域(12)を介してカソード領域８からカソード電極９へ
と流れる。
は、主サイリスタ部分は、四層構造のサイリスタもしく
は静電誘導サイリスタもしくは、ベース層が薄く形成さ
れた領域は静電誘導効果によって動作され、比較的厚く
形成された領域はＧＴＯもしくはＳＣＲ等と同様の動作
をする。表面近傍に縦型に形成されたｎチャネルＭＯＳ
ＦＥＴはｎ+ カソード領域から同一導電型層を介する電
子の注入量を制御する。第２ベース (高抵抗層) への電
子注入が生ずると、アノード領域から高抵抗層への正孔
注入が促進され、ｐベース領域が正に帯電され、カソー
ド領域からｐベース領域６もしくはチャネル領域12へ向
けて電子の注入が開始される。ｐベース領域６もしくは
チャネル領域12を介して第２ベース (高抵抗層) ５への
電子の注入が始まれば、ｎチャネルＭＯＳＦＥＴはもは
やオン状態が保持されていなくてもよい。何故ならば、
カソードからｐベース領域もしくはチャネル12を介して
注入される電子数が圧倒的に多くなるからである。但
し、ｎチャネルＭＯＳＦＥＴがオン状態のままであって
も何ら差支えはない。この場合、通常ＭＯＳゲート昇面
にｎ反転層が単位セル当たり、２チャネル縦型に構成さ
れる。主サイリスタがラツチアツプ状態にある時、カソ
ードからの電子電流はｐベース層６もしくはチャネル領
域(12)及びｐベース層６を介してアノード領域２からア
ノード電極１へ流れ、一方、アノード領域12からの正孔
電流はｐベース層６もしくはｐベース層６及びチャネル
領域(12)を介してカソード領域８からカソード電極９へ
と流れる。
【００３４】ターン・オフ時には、縦型に構成されたｐ
チャネルＭＯＳＦＥＴがオン状態とされ、一方、縦型ｎ
チャネルＭＯＳＦＥＴはオフ状態とされる。ｐベース層
６内に蓄積されていた正孔は縦型ｐチャネルＭＯＳＦＥ
Ｔのチャネル領域７′を介して反対導電型層(11)へ流入
し、カソード電極９に短絡される。これによって、カソ
ード(8) ・ｐベース(6) もしくはチャネル(12)間のｎ+
ｎｐ接合もしくはｎ+ｎｐ- 接合の拡散電位が上昇し、
カソード領域８からの電子注入が停止される。即ち、ｐ
ベース層６の電位が高くなることによって、ｐベース層
６もしくはチャネル領域12内の電位が上昇してカソード
領域８からの電子注入が阻止される。これによって、主
サイリスタは阻止状態となる。主サイリスタを阻止状態
に保持するためには縦型ｐチャネルＭＯＳＦＥＴをオン
状態に保持するとともに、ｐベース層６もしくはチャネ
ル領域12はノーマリ・オフのチャネルとして形成されて
いなければならない。かつ、また、縦型ｎチャネルＭＯ
ＳＦＥＴをオフ状態に保持する必要がある。主サイリス
タを導通状態に保持するためには、縦型ｐチャネルＭＯ
ＳＦＥＴをオフ状態に保持するとともに、ｐベース層６
もしくはチャネル領域12を導通ベースもしくはチャネル
とする必要がある。この場合、縦型ｎチャネルＭＯＳＦ
ＥＴはターン・オンのトリガ時に導通さえすればよいと
考えてもよいが、ウエハ全体に広く電子電流を流す方
が、オン抵抗が下がることから、オン状態が保持される
方が望ましい。
チャネルＭＯＳＦＥＴがオン状態とされ、一方、縦型ｎ
チャネルＭＯＳＦＥＴはオフ状態とされる。ｐベース層
６内に蓄積されていた正孔は縦型ｐチャネルＭＯＳＦＥ
Ｔのチャネル領域７′を介して反対導電型層(11)へ流入
し、カソード電極９に短絡される。これによって、カソ
ード(8) ・ｐベース(6) もしくはチャネル(12)間のｎ+
ｎｐ接合もしくはｎ+ｎｐ- 接合の拡散電位が上昇し、
カソード領域８からの電子注入が停止される。即ち、ｐ
ベース層６の電位が高くなることによって、ｐベース層
６もしくはチャネル領域12内の電位が上昇してカソード
領域８からの電子注入が阻止される。これによって、主
サイリスタは阻止状態となる。主サイリスタを阻止状態
に保持するためには縦型ｐチャネルＭＯＳＦＥＴをオン
状態に保持するとともに、ｐベース層６もしくはチャネ
ル領域12はノーマリ・オフのチャネルとして形成されて
いなければならない。かつ、また、縦型ｎチャネルＭＯ
ＳＦＥＴをオフ状態に保持する必要がある。主サイリス
タを導通状態に保持するためには、縦型ｐチャネルＭＯ
ＳＦＥＴをオフ状態に保持するとともに、ｐベース層６
もしくはチャネル領域12を導通ベースもしくはチャネル
とする必要がある。この場合、縦型ｎチャネルＭＯＳＦ
ＥＴはターン・オンのトリガ時に導通さえすればよいと
考えてもよいが、ウエハ全体に広く電子電流を流す方
が、オン抵抗が下がることから、オン状態が保持される
方が望ましい。
【００３５】上記においてｐベース層内を流れる電流は
ベース抵抗制御によって制御されるが、チャネル領域内
を流れる電流は主としてＪＦＥＴ効果もしくは静電誘導
効果によって制御されることは明らかである。
ベース抵抗制御によって制御されるが、チャネル領域内
を流れる電流は主としてＪＦＥＴ効果もしくは静電誘導
効果によって制御されることは明らかである。
【００３６】
【実施例】(実施例１)図１は本発明の第１の実施例とし
ての縦型構造のＭＯＳ制御サイリスタの模式的断面構造
図である。図１において、１はアノード電極、２はアノ
ード領域、３はバツフア層、５は高抵抗層、６はベース
領域、７は同一導電型層、８はカソード領域、９はカソ
ード電極、10はＭＯＳゲート電極、11は反対導電型層、
６′はｎＭＯＳチャネル領域、７′はｐＭＯＳチャネル
領域、14,15 は絶縁層である。特に14はｎチャネル及び
ｐチャネル縦型ＭＯＳＦＥＴ用のゲート絶縁膜となる。
ｐ+ 反対導電型層11はｎ+ カソード領域８とカソード電
極９によって電気的に短絡されている。ｎ反対導電型層
７のＭＯＳＦＥＴ界面近傍にｐチャネル７′が形成さ
れ、ｐベース領域６のＭＯＳ界面近傍にｎチャネル６が
形成される。ｐ+ 反対導電型層11とｐベース領域６は縦
型ｐＭＯＳＦＥＴの主電極領域を形成し、ｎ同一導電型
層７とｎ- 高抵抗層５は縦型ｎＭＯＳＦＥＴの主電極領
域を形成している。ベース領域６を流れる電子はｐベー
ス層６の電位によってベース抵抗効果によって制御され
る。
ての縦型構造のＭＯＳ制御サイリスタの模式的断面構造
図である。図１において、１はアノード電極、２はアノ
ード領域、３はバツフア層、５は高抵抗層、６はベース
領域、７は同一導電型層、８はカソード領域、９はカソ
ード電極、10はＭＯＳゲート電極、11は反対導電型層、
６′はｎＭＯＳチャネル領域、７′はｐＭＯＳチャネル
領域、14,15 は絶縁層である。特に14はｎチャネル及び
ｐチャネル縦型ＭＯＳＦＥＴ用のゲート絶縁膜となる。
ｐ+ 反対導電型層11はｎ+ カソード領域８とカソード電
極９によって電気的に短絡されている。ｎ反対導電型層
７のＭＯＳＦＥＴ界面近傍にｐチャネル７′が形成さ
れ、ｐベース領域６のＭＯＳ界面近傍にｎチャネル６が
形成される。ｐ+ 反対導電型層11とｐベース領域６は縦
型ｐＭＯＳＦＥＴの主電極領域を形成し、ｎ同一導電型
層７とｎ- 高抵抗層５は縦型ｎＭＯＳＦＥＴの主電極領
域を形成している。ベース領域６を流れる電子はｐベー
ス層６の電位によってベース抵抗効果によって制御され
る。
【００３７】図１に示した構成は、Ｕトレンチ技術と通
常のＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ等の技術を用いて形
成することができる。縦型ＭＯＳＦＥＴのチャネル長は
例えば２μｍ程度以下に形成する。ｎ+ カソード領域の
深さは例えば２μｍ程度以下とし、ｐ反対導電型層11の
厚さも２μｍ以下、ｎ同一導電型層７の深さは３μｍ以
下とする。ｐベース領域の深さは例えば２μｍ以下とす
る。縦型ｐチャネルＭＯＳＦＥＴ、縦型ｎチャネルＭＯ
ＳＦＥＴのＭＯＳ界面近傍においては所定のしきい値電
圧を達成するためにｎ同一導電型層７のチャネル領域
７′及びｐベース領域６のチャネル領域６′チャネルド
ープを行なう。絶縁膜14の厚さは例えば１０００Å以下
が望ましい。
常のＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ等の技術を用いて形
成することができる。縦型ＭＯＳＦＥＴのチャネル長は
例えば２μｍ程度以下に形成する。ｎ+ カソード領域の
深さは例えば２μｍ程度以下とし、ｐ反対導電型層11の
厚さも２μｍ以下、ｎ同一導電型層７の深さは３μｍ以
下とする。ｐベース領域の深さは例えば２μｍ以下とす
る。縦型ｐチャネルＭＯＳＦＥＴ、縦型ｎチャネルＭＯ
ＳＦＥＴのＭＯＳ界面近傍においては所定のしきい値電
圧を達成するためにｎ同一導電型層７のチャネル領域
７′及びｐベース領域６のチャネル領域６′チャネルド
ープを行なう。絶縁膜14の厚さは例えば１０００Å以下
が望ましい。
【００３８】本発明の実施例１の寸法は上記一例に限ら
れるものではなく、カソード領域８、ｐベース層６等の
厚さも薄い方が望ましいことは微細化、短チャネル化を
実現する上で明らかである。ｐベース層６の厚さ及び不
純物密度は主サイリスタの性能を決める重要なパラメー
タであり、特にターン・オンの性能を決定する重要なパ
ラメータである。ｐベース層６内の不純物密度分布は均
一に形成されても、或いはドリフトベースの如く形成さ
れていてもよい。図１の実施例の構造は、図８の従来型
ＭＯＳ制御サイリスタに比べ単位セルを約43％の領域に
形成でき、集積化密度が向上している。従って、オン電
圧が低減化される構造である。
れるものではなく、カソード領域８、ｐベース層６等の
厚さも薄い方が望ましいことは微細化、短チャネル化を
実現する上で明らかである。ｐベース層６の厚さ及び不
純物密度は主サイリスタの性能を決める重要なパラメー
タであり、特にターン・オンの性能を決定する重要なパ
ラメータである。ｐベース層６内の不純物密度分布は均
一に形成されても、或いはドリフトベースの如く形成さ
れていてもよい。図１の実施例の構造は、図８の従来型
ＭＯＳ制御サイリスタに比べ単位セルを約43％の領域に
形成でき、集積化密度が向上している。従って、オン電
圧が低減化される構造である。
【００３９】(実施例２)図２は本発明の第２の実施例と
しての縦型構造のＭＯＳ制御サイリスタの模式的断面構
造図である。図２の構造上、同一の構成要素について
は、第１の実施例と同一の参照番号を付して説明は省略
する。実施例２の構造的特徴は、以下の通りである。即
ち、ｐベース層６にチャネル領域12を設け、その幅及び
不純物密度は両側のｐ+ ゲート領域６との拡散電位によ
って該チャネル領域12が実質的に空乏化されノーマリオ
フのチャネル領域が形成されるように選定する。チャネ
ル領域12は低不純物密度の領域であればよく、ｐ- 層、
ｎ- 層もしくはｉ層として形成されている。チャネル領
域12はＪ−ＦＥＴ効果によって制御されていてもよい。
或いはまた静電誘導効果によって制御されていてもよ
い。図２の構造上、ｐベース層６は横方向にｐ+ ｐ- ｐ
+ 構造もしくはｐ+ ｎ- ｐ+ 或いはｐ+ ｉｐ+ 構造とな
っている。ｐベース層６のＭＯＳ界面近傍の領域はｎチ
ャネル領域６′が反転層として形成されるように中程度
の不純物密度ｐとなるようにチャネルドープを行なって
もよい。同様に同一導電型層７のＭＯＳ界面近傍にはｐ
チャネル領域７′が形成される。
しての縦型構造のＭＯＳ制御サイリスタの模式的断面構
造図である。図２の構造上、同一の構成要素について
は、第１の実施例と同一の参照番号を付して説明は省略
する。実施例２の構造的特徴は、以下の通りである。即
ち、ｐベース層６にチャネル領域12を設け、その幅及び
不純物密度は両側のｐ+ ゲート領域６との拡散電位によ
って該チャネル領域12が実質的に空乏化されノーマリオ
フのチャネル領域が形成されるように選定する。チャネ
ル領域12は低不純物密度の領域であればよく、ｐ- 層、
ｎ- 層もしくはｉ層として形成されている。チャネル領
域12はＪ−ＦＥＴ効果によって制御されていてもよい。
或いはまた静電誘導効果によって制御されていてもよ
い。図２の構造上、ｐベース層６は横方向にｐ+ ｐ- ｐ
+ 構造もしくはｐ+ ｎ- ｐ+ 或いはｐ+ ｉｐ+ 構造とな
っている。ｐベース層６のＭＯＳ界面近傍の領域はｎチ
ャネル領域６′が反転層として形成されるように中程度
の不純物密度ｐとなるようにチャネルドープを行なって
もよい。同様に同一導電型層７のＭＯＳ界面近傍にはｐ
チャネル領域７′が形成される。
【００４０】主サイリスタがオン状態にある時、電子電
流は主としてチャネル領域12を流れ、縦型ｎＭＯＳＦＥ
Ｔがオン状態にあればｎＭＯＳＦＥＴのチャネル部分６
も流れている。一方、正孔電流はｐベース層６もしくは
チャネル領域12を介してｎ+カソード領域８に流れるの
みである。これはｐチャネルＭＯＳＦＥＴがオフ状態に
あるからである。従って、図２の構造上電子はウエハ全
体にあたって広く流れうるが正孔電流はチャネルの中央
部分を主として流れる構造である。図２においてはｎ+
カソード領域８の幅を広げ、ｐベース層６もしくはチャ
ネル領域12との接合面積を広く設定してもよい。これに
よって、ｎ+ ｐベース接合面積を実質的に広く設定し、
正孔電流も広い領域に流すことができる。
流は主としてチャネル領域12を流れ、縦型ｎＭＯＳＦＥ
Ｔがオン状態にあればｎＭＯＳＦＥＴのチャネル部分６
も流れている。一方、正孔電流はｐベース層６もしくは
チャネル領域12を介してｎ+カソード領域８に流れるの
みである。これはｐチャネルＭＯＳＦＥＴがオフ状態に
あるからである。従って、図２の構造上電子はウエハ全
体にあたって広く流れうるが正孔電流はチャネルの中央
部分を主として流れる構造である。図２においてはｎ+
カソード領域８の幅を広げ、ｐベース層６もしくはチャ
ネル領域12との接合面積を広く設定してもよい。これに
よって、ｎ+ ｐベース接合面積を実質的に広く設定し、
正孔電流も広い領域に流すことができる。
【００４１】更に図２の構造上、バツフア層として静電
誘導バツフア層 (ｎ+ ｎ- ｎ+ …)を設けている。静電
誘導バツフア層については村岡、玉蟲による特願平４−
１１４１４０号に開示されている通りである。領域４は
バツフア短絡層であり、約２Ｌｎ (Ｌｎは電子拡散長)
以下のピツチにてアノード領域２と短絡している。
誘導バツフア層 (ｎ+ ｎ- ｎ+ …)を設けている。静電
誘導バツフア層については村岡、玉蟲による特願平４−
１１４１４０号に開示されている通りである。領域４は
バツフア短絡層であり、約２Ｌｎ (Ｌｎは電子拡散長)
以下のピツチにてアノード領域２と短絡している。
【００４２】尚、アノード側の構造については上記のバ
ツフア層を介する構造に限定されるわけではなく、ｐＮ
構造、アノードシヨート構造、ＳＩアノードシヨート構
造、ダブルゲート構造、ＭＯＳ制御構造、シヨツトキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
ツフア層を介する構造に限定されるわけではなく、ｐＮ
構造、アノードシヨート構造、ＳＩアノードシヨート構
造、ダブルゲート構造、ＭＯＳ制御構造、シヨツトキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
【００４３】第２の実施例の構造も単位セルの寸法幅は
第１の実施例と同程度に形成でき集積化密度が向上する
とともに、オン電圧が改善される。更に第２の実施例の
構造ではチャネル構造を有することから、ターン・オン
特性が更に改善され、ターン・オン時の電流の立上りdi
／dtを高く設定でき、また、ターン・オン時間ｔgtが改
善される。
第１の実施例と同程度に形成でき集積化密度が向上する
とともに、オン電圧が改善される。更に第２の実施例の
構造ではチャネル構造を有することから、ターン・オン
特性が更に改善され、ターン・オン時の電流の立上りdi
／dtを高く設定でき、また、ターン・オン時間ｔgtが改
善される。
【００４４】図３は本発明による第２の実施例の２次元
的配置構成を明らかにするための斜視図である。ＭＯＳ
ゲート電極10は互いに平行に埋め込まれて配線され、所
定の位置で互いに電気的に金属等とのコンタクトによっ
て共通になされている（図示せず) 。一方、カソード電
極９はＭＯＳゲート電極10とは交叉して表面部分に配線
され、ｎ+ カソード領域８、ｐ反対導電型層11とともに
短絡されている。
的配置構成を明らかにするための斜視図である。ＭＯＳ
ゲート電極10は互いに平行に埋め込まれて配線され、所
定の位置で互いに電気的に金属等とのコンタクトによっ
て共通になされている（図示せず) 。一方、カソード電
極９はＭＯＳゲート電極10とは交叉して表面部分に配線
され、ｎ+ カソード領域８、ｐ反対導電型層11とともに
短絡されている。
【００４５】 (実施例３) 図４は本発明の第３の実施例としての縦型構造のＭＯＳ
制御サイリスタの模式的断面構造図である。実施例２
(図２) の構造に比べてＬの値は約５／３≒1.7倍である
が、従来型ＭＯＳ制御サイリスタに比べれば５／７≒70
％に改善されている。構造的特徴は、チャネル領域12を
２チャネル設定して実質的に単位チャネル当りの電流値
を増加する工夫を行なうとともに、ｎ+ カソード領域８
の幅を広げてｐベース層 (ｐ+ ｐ- ｐ+ ｐ- …) とｎ反
対導電型層７を介して接する面積を実質的に広げている
点にある。このような構造を実現するために、具体的に
はｐベース層６をｐ+ ゲート６の埋め込み層によって代
替して形成している。即ち、ゲート領域６はｐ+ 埋め込
み層、ｐ埋め込み層によって形成し、これらの埋込み層
の周辺には比較的低不純物密度のゲート領域16′を形成
して電界緩和層を施している。これらの埋込み層はメツ
シユもしくはラダー状もしくはストライプ状等に形成さ
れ電気的には共通になされている。埋込みゲートＳＩサ
イリスタのプロセスとＵＭＯＳ, ＤＭＯＳ, ＣＭＯＳ,
等のプロセス技術を組み合わせることによって図４の構
造は実現できる。チャネル領域12はｐベース層もしくは
ｐゲート領域６によって実質的に空乏化されていること
も実施例２と同様である。
制御サイリスタの模式的断面構造図である。実施例２
(図２) の構造に比べてＬの値は約５／３≒1.7倍である
が、従来型ＭＯＳ制御サイリスタに比べれば５／７≒70
％に改善されている。構造的特徴は、チャネル領域12を
２チャネル設定して実質的に単位チャネル当りの電流値
を増加する工夫を行なうとともに、ｎ+ カソード領域８
の幅を広げてｐベース層 (ｐ+ ｐ- ｐ+ ｐ- …) とｎ反
対導電型層７を介して接する面積を実質的に広げている
点にある。このような構造を実現するために、具体的に
はｐベース層６をｐ+ ゲート６の埋め込み層によって代
替して形成している。即ち、ゲート領域６はｐ+ 埋め込
み層、ｐ埋め込み層によって形成し、これらの埋込み層
の周辺には比較的低不純物密度のゲート領域16′を形成
して電界緩和層を施している。これらの埋込み層はメツ
シユもしくはラダー状もしくはストライプ状等に形成さ
れ電気的には共通になされている。埋込みゲートＳＩサ
イリスタのプロセスとＵＭＯＳ, ＤＭＯＳ, ＣＭＯＳ,
等のプロセス技術を組み合わせることによって図４の構
造は実現できる。チャネル領域12はｐベース層もしくは
ｐゲート領域６によって実質的に空乏化されていること
も実施例２と同様である。
【００４６】 (実施例４) 図５は本発明の第４の実施例としての縦型構造のＭＯＳ
制御サイリスタの模式的断面構造図である。図５の構造
的特徴は中央の埋込みゲート領域を中程度の不純物密度
として形成し、両側の埋込みゲート領域６を高不純物密
度に形成している点と、電界緩和のためのｐ- 層16′を
ｐチャネルＭＯＳＦＥＴ側にのみ設けている点にある。
ｐ+ 埋込みゲート領域６のＭＯＳ界面近傍にはｎチャネ
ル領域６′が形成され、ｎ同一導電型層７のＭＯＳ界面
近傍にはｐチャネル領域７′が形成される。中央の埋込
み層を中程度の不純物密度とすることによって、オン状
態における正孔電流の導通領域を広げる工夫を行なって
いる。
制御サイリスタの模式的断面構造図である。図５の構造
的特徴は中央の埋込みゲート領域を中程度の不純物密度
として形成し、両側の埋込みゲート領域６を高不純物密
度に形成している点と、電界緩和のためのｐ- 層16′を
ｐチャネルＭＯＳＦＥＴ側にのみ設けている点にある。
ｐ+ 埋込みゲート領域６のＭＯＳ界面近傍にはｎチャネ
ル領域６′が形成され、ｎ同一導電型層７のＭＯＳ界面
近傍にはｐチャネル領域７′が形成される。中央の埋込
み層を中程度の不純物密度とすることによって、オン状
態における正孔電流の導通領域を広げる工夫を行なって
いる。
【００４７】(実施例５)図６は本発明の第５の実施例と
しての縦型構造のＭＯＳ制御サイリスタの模式的断面構
造図である。図６の構造は図４に示した埋込みゲート構
造 (２チャネル) を更に拡張してマルチチャネル構造と
した構造に対応している。図６の構造が仮にｍ個のチャ
ネル12を有するとすると、ｍ個のチャネルを有する主サ
イリスタを２個のｐチャネルＭＯＳＦＥＴ及び２個のｎ
チャネルＭＯＳＦＥＴによって制御する構造となってい
る。
しての縦型構造のＭＯＳ制御サイリスタの模式的断面構
造図である。図６の構造は図４に示した埋込みゲート構
造 (２チャネル) を更に拡張してマルチチャネル構造と
した構造に対応している。図６の構造が仮にｍ個のチャ
ネル12を有するとすると、ｍ個のチャネルを有する主サ
イリスタを２個のｐチャネルＭＯＳＦＥＴ及び２個のｎ
チャネルＭＯＳＦＥＴによって制御する構造となってい
る。
【００４８】最小線幅をｋ (μｍ) とした場合、図２に
示した実施例２では３ｋ (μｍ) で主サイリスタ１チャ
ネルを形成しているのに対して、図４に示した実施例３
では５ｋ (μｍ) で主サイリスタ２チャネルを実現して
いる。同様に図６に示した実施例５では、 (２ｍ＋１)
ｋ (μｍ) でｍ (チャネル) を実現している。図１,図
２のＬ値は３ｋ (μｍ) であり、図４, 図５のＬ値は５
ｋ (μｍ) である。同様に図６の値は (２ｍ＋１) ｋ
(μｍ) である。
示した実施例２では３ｋ (μｍ) で主サイリスタ１チャ
ネルを形成しているのに対して、図４に示した実施例３
では５ｋ (μｍ) で主サイリスタ２チャネルを実現して
いる。同様に図６に示した実施例５では、 (２ｍ＋１)
ｋ (μｍ) でｍ (チャネル) を実現している。図１,図
２のＬ値は３ｋ (μｍ) であり、図４, 図５のＬ値は５
ｋ (μｍ) である。同様に図６の値は (２ｍ＋１) ｋ
(μｍ) である。
【００４９】実施例２の構造と実施例５の構造を比較す
ると、チャネル数／Ｌ値の比は となる。ｍが多くなった場合、単位Ｌ値当たりの制御チ
ャネル数が１／２ｋに収束するため有利のように見える
が、実際にはｐゲート領域６の埋込み層内のゲート抵抗
が存在するため適正なｍの値が存在する。
ると、チャネル数／Ｌ値の比は となる。ｍが多くなった場合、単位Ｌ値当たりの制御チ
ャネル数が１／２ｋに収束するため有利のように見える
が、実際にはｐゲート領域６の埋込み層内のゲート抵抗
が存在するため適正なｍの値が存在する。
【００５０】図６においてｐＭＯＳチャネル領域７′は
ｎ同一導電型層７のＭＯＳゲート界面近傍に形成され
る。またｎＭＯＳチャネル領域６′はｐゲート層６のＭ
ＯＳゲート界面近傍に形成される。
ｎ同一導電型層７のＭＯＳゲート界面近傍に形成され
る。またｎＭＯＳチャネル領域６′はｐゲート層６のＭ
ＯＳゲート界面近傍に形成される。
【００５１】(実施例６)図７は本発明による第６の実施
例としての縦型構造のＭＯＳ制御サイリスタの模式的断
面構造図を示す。図７の構造的特徴はカソード領域８を
ｎ+ ｎｎ+ …構造として形成し、チャネル領域12に対向
する部分にはｎ+ 領域を形成し、ｐ+ 埋込みゲート層６
に対向する部分に浅く形成されたｎ領域８″を配置する
点にある。ｐ+ ｐ- (or ｎ- ) ｐ+ …構造からなるｐベ
ース層６とｎ+ ｎｎ+ …構造からなるｎカソード領域
８，８″との間のキヤパシタンスの値を実質的に低減化
する工夫がなされている。
例としての縦型構造のＭＯＳ制御サイリスタの模式的断
面構造図を示す。図７の構造的特徴はカソード領域８を
ｎ+ ｎｎ+ …構造として形成し、チャネル領域12に対向
する部分にはｎ+ 領域を形成し、ｐ+ 埋込みゲート層６
に対向する部分に浅く形成されたｎ領域８″を配置する
点にある。ｐ+ ｐ- (or ｎ- ) ｐ+ …構造からなるｐベ
ース層６とｎ+ ｎｎ+ …構造からなるｎカソード領域
８，８″との間のキヤパシタンスの値を実質的に低減化
する工夫がなされている。
【００５２】本発明による縦型構造のＭＯＳ制御サイリ
スタにおいて、ｎ形とｐ形の導電型を反対にして形成し
てもよいことはもちろんである。その場合にはｎＭＯＳ
ＦＥＴ, ｐＭＯＳＦＥＴの役割も逆になり、ｐＭＯＳＦ
ＥＴがターン・オン用となり、ｎ−ＭＯＳＦＥＴがター
ン・オフ用となる。
スタにおいて、ｎ形とｐ形の導電型を反対にして形成し
てもよいことはもちろんである。その場合にはｎＭＯＳ
ＦＥＴ, ｐＭＯＳＦＥＴの役割も逆になり、ｐＭＯＳＦ
ＥＴがターン・オン用となり、ｎ−ＭＯＳＦＥＴがター
ン・オフ用となる。
【００５３】本発明による縦型構造のＭＯＳ制御サイリ
スタを実現するための製造プロセス技術としては従来の
ＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ技術、或いはＵＭＯＳ技
術を適用することができることは明らかである。更に、
埋め込みゲートＳＩサイリスタ或いは埋込みゲートＧＴ
Ｏのプロセス技術と組み合わせて適用することもできる
ことは明らかである。
スタを実現するための製造プロセス技術としては従来の
ＣＭＯＳ, ＤＭＯＳ, ｎＭＯＳ技術、或いはＵＭＯＳ技
術を適用することができることは明らかである。更に、
埋め込みゲートＳＩサイリスタ或いは埋込みゲートＧＴ
Ｏのプロセス技術と組み合わせて適用することもできる
ことは明らかである。
【００５４】
【発明の効果】本発明による縦型構造のＭＯＳ制御サイ
リスタの構成によれば、従来の横型構造のＭＯＳ制御サ
イリスタに比べ縦型構造を有することから、単位セルを
微細化して形成することが可能となり、例えば従来構造
に比べて３／７≒43％に縮小形成することができ、集積
化密度を向上することができる。その結果として、ター
ン・オン特性が改善され、オン電圧を低減化することが
できる。
リスタの構成によれば、従来の横型構造のＭＯＳ制御サ
イリスタに比べ縦型構造を有することから、単位セルを
微細化して形成することが可能となり、例えば従来構造
に比べて３／７≒43％に縮小形成することができ、集積
化密度を向上することができる。その結果として、ター
ン・オン特性が改善され、オン電圧を低減化することが
できる。
【００５５】更にチャネル構造を有する場合には、ＪＦ
ＥＴ効果もしくは静電誘導効果によってチャネル内を流
れる電流を制御することができることから、更にターン
・オン特性を改善することができる。特にターン・オン
時間を短縮化でき、ターン・オン時のdi／dtを高くする
ことができる。即ち、ターン・オン時の電流の立上りの
高いＭＯＳ制御サイリスタを得ることができる。このこ
とが集積化密度の向上と加わってプレーナ構造に比べ更
にターン・オン性能が改善される要因となっている。
ＥＴ効果もしくは静電誘導効果によってチャネル内を流
れる電流を制御することができることから、更にターン
・オン特性を改善することができる。特にターン・オン
時間を短縮化でき、ターン・オン時のdi／dtを高くする
ことができる。即ち、ターン・オン時の電流の立上りの
高いＭＯＳ制御サイリスタを得ることができる。このこ
とが集積化密度の向上と加わってプレーナ構造に比べ更
にターン・オン性能が改善される要因となっている。
【００５６】本発明に開示した主サイリスタ部分につい
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ、埋込みゲートＳＩサイリスタ、ダブルゲートＳ
Ｉサイリスタ、ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ、埋込みゲートＳＩサイリスタ、ダブルゲートＳ
Ｉサイリスタ、ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
【００５７】またｎバツフア構造としても、或いは他の
実施例において静電誘導 (ＳＩ) バツフア構造を用いて
もよい。
実施例において静電誘導 (ＳＩ) バツフア構造を用いて
もよい。
【００５８】またアノード短絡構造、ＳＩ短絡構造を用
いてもよい。
いてもよい。
【００５９】上記実施例において高抵抗層５はｎ- 層と
しているが、これに限るものではなく、ｐ- 層、ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ, ｎの
導電型が反対となった場合のｎベース (ゲート) 構造に
対しては、高抵抗層５はｐ-層が望ましい。
しているが、これに限るものではなく、ｐ- 層、ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ, ｎの
導電型が反対となった場合のｎベース (ゲート) 構造に
対しては、高抵抗層５はｐ-層が望ましい。
【図１】本発明の第１の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図２】本発明の第２の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図３】第２の実施例の２次元的構成を明らかにするた
めの斜視図
めの斜視図
【図４】本発明の第３の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図５】本発明の第４の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図６】本発明の第５の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図７】本発明の第６の実施例としての縦型構造のＭＯ
Ｓ制御サイリスタの模式的断面構成図
Ｓ制御サイリスタの模式的断面構成図
【図８】従来のＭＯＳ制御サイリスタの模式的断面構造
図
図
【図９】従来のＩＧＢＴの模式的断面構造図
１ アノード電極 １′ ＩＧＢＴのｐエミツタ電極 ２ アノード領域 ２′ ＩＧＢＴのｐエミツタ領域 ３ バツフア層 (ｎ+ ) ３′ 静電誘導バツフア層 (ｎ+ ｎ- ｎ+ ｎ- …) ４ バツフア短絡層 (ｎ+ ) ５ 高抵抗層 (ｎ- ) ６ ゲート (ベース) 領域 (ｐ, ｐ+ ) ６′ ｎＭＯＳチャネル領域 ７ 同一導電型層 ７′ ｐＭＯＳチャネル領域 ８ カソード領域 ８′ ＩＧＢＴのｐコレクタ層 ８″ 低不純物密度のカソード領域 ９ カソード電極 ９′ ＩＧＢＴのコレクタ電極 10 ＭＯＳゲート電極 11 反対導電型層 11′ ＩＧＢＴのｎエミツタ層 12 チャネル領域 14,15 絶縁膜16′ 低不純物密度のゲート (ベース) 領域 17 ＩＧＢＴのｐベース層
Claims (2)
- 【請求項１】 半導体基板の第１の主表面にカソード領
域、第２の主表面にアノード領域を具え、前記カソード
領域が形成された第１の主表面近傍に前記カソード領域
に隣接してベース領域、ｐチャネルＭＯＳＦＥＴ、ｎチ
ャネルＭＯＳＦＥＴが形成された縦型構造のＭＯＳ制御
サイリスタにおいて、 前記カソード領域に接触して形成された前記カソード領
域と反対導電型の領域と前記ベース領域の間には前記カ
ソード領域と同一導電型の層が介在され、前記反対導電
型の領域と前記ベース領域はそれぞれ前記同一導電型の
層をチャネルとする実質的に縦型構造のｐチャネルＭＯ
ＳＦＥＴ主電極を形成し、 前記同一導電型の層と高抵抗層との間には両者を主電極
とし前記ベース領域をチャネルとする実質的に縦型構造
のｎチャネルのＭＯＳＦＥＴが形成され、 前記カソード領域から前記高抵抗層に向かう基板に垂直
方向の前記カソード領域近傍には前記カソード領域から
注入される電子の導通状態を制御する前記ベース領域が
形成されており、 前記ベース領域において、前記ベース領域の電位はベー
ス抵抗効果によって変化され、 前記縦型ｐチャネルＭＯＳＦＥＴと縦型ｎチャネルＭＯ
ＳＦＥＴのゲート電極は共通に形成され前記第１の主表
面に対して実質的に垂直に堀り込まれた溝の側壁面上に
おいて絶縁層を介して前記反対導電型領域の１部から前
記同一導電型領域及び前記ベース領域上を横断して前記
高抵抗層領域の上部まで延在して形成され、カソード電
極は前記カソード領域と前記反対導電型領域を短絡して
形成されることを特徴とする、 縦型構造のＭＯＳ制御サイリスタ。 - 【請求項２】 半導体基板の第１の主表面にカソード領
域、第２の主表面にアノード領域を具え、前記カソード
領域が形成された第１の主表面近傍に前記カソード領域
に隣接してゲート領域、ｐチャネルＭＯＳＦＥＴ、ｎチ
ャネルＭＯＳＦＥＴが形成された縦型構造のＭＯＳ制御
サイリスタにおいて、 前記カソード領域に接触して形成された前記カソード領
域と反対導電型の領域と前記ゲート領域の間には前記カ
ソード領域と同一導電型の層が介在され、前記反対導電
型の領域と前記ゲート領域はそれぞれ前記同一導電型の
層をチャネルとする実質的に縦型構造のｐチャネルＭＯ
ＳＦＥＴ主電極を形成し、 前記同一導電型の層と高抵抗層との間には両者を主電極
とし前記ゲート領域をチャネルとする実質的に縦型構造
のｎチャネルのＭＯＳＦＥＴが形成され、 前記カソード領域から前記高抵抗層に向かう基板に垂直
方向の前記カソード領域近傍には前記カソード領域から
注入される電子の導通状態を制御するチャネル領域が形
成され、 前記チャネル領域は前記ゲート領域によって挟まれ実質
的に空乏化され、前記ゲート領域の電位によって前記チ
ャネル内の電位がＪ−ＦＥＴ効果もしくは静電誘導効果
によって変化され、 前記縦型ｐチャネルＭＯＳＦＥＴと縦型ｎチャネルＭＯ
ＳＦＥＴのゲート電極は共通に形成され前記第１の主表
面に対して実質的に垂直に堀り込まれた溝の側壁面上に
おいて絶縁層を介して前記反対導電型領域の１部から前
記同一導電型領域及び前記ゲート領域上を横断して前記
高抵抗層領域の上部まで延在して形成され、カソード電
極は前記カソード領域と前記反対導電型領域を短絡して
形成されることを特徴とする、 縦型構造のＭＯＳ制御サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129678A JPH0685433B2 (ja) | 1992-04-22 | 1992-04-22 | 縦型構造のｍｏｓ制御サイリスタ |
| US08/037,023 US5324966A (en) | 1992-04-07 | 1993-03-25 | MOS-controlled thyristor |
| EP93302715A EP0565349B1 (en) | 1992-04-07 | 1993-04-07 | MOS-controlled thyristor |
| DE69321642T DE69321642T2 (de) | 1992-04-07 | 1993-04-07 | MOS-kontrollierter Thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129678A JPH0685433B2 (ja) | 1992-04-22 | 1992-04-22 | 縦型構造のｍｏｓ制御サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299639A JPH05299639A (ja) | 1993-11-12 |
| JPH0685433B2 true JPH0685433B2 (ja) | 1994-10-26 |
Family
ID=15015470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129678A Expired - Fee Related JPH0685433B2 (ja) | 1992-04-07 | 1992-04-22 | 縦型構造のｍｏｓ制御サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685433B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| US5751024A (en) * | 1995-03-14 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| JP4460741B2 (ja) * | 2000-09-27 | 2010-05-12 | 株式会社東芝 | 電力用半導体素子及びその製造方法 |
| CN113675267A (zh) * | 2021-08-24 | 2021-11-19 | 电子科技大学 | 一种mos栅控晶闸管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155768A (ja) * | 1986-12-05 | 1988-06-28 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
| DE4130889A1 (de) * | 1990-09-17 | 1992-03-19 | Toshiba Kawasaki Kk | Isolierschicht-thyristor |
-
1992
- 1992-04-22 JP JP4129678A patent/JPH0685433B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155768A (ja) * | 1986-12-05 | 1988-06-28 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
| DE4130889A1 (de) * | 1990-09-17 | 1992-03-19 | Toshiba Kawasaki Kk | Isolierschicht-thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05299639A (ja) | 1993-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |