JP3200328B2 - 複合半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲートに供給され
る制御電圧によりオン、オフできる複合半導体装置にお
いて、オン時の抵抗損失が小さく、オフ時の破壊耐量を
大きくした高耐圧、大電流化に適した複合半導体装置に
関するものである。

【０００２】

【従来の技術】インバータ装置を始めとする電力変換器
の高性能化の要求から、高速、低損失の半導体スイッチ
ング素子の開発が望まれている。これに応える半導体装
置としてＩＧＢＴ（Insulated Gate Bipolar Transisto
r）がある。ＩＧＢＴはMISFET（Metal Insulator Semic
onductor Field Effect transistor）に比較し、低いオ
ン電圧を実現できる特長がある。

【０００３】またＧＴＯサイリスタ等の電流制御型素子
に比較し、高速性に優れており、ゲート回路が簡便で小
型化できる等の利点から、比較的小容量のインバータ装
置を中心広く適用されつつある。

【０００４】しかし、ＩＧＢＴは高耐圧、或は大電流化
するとオン電圧が著しく大きくなるという問題点があ
り、インバータ装置をさらに大容量化する際には限界が
あった。近年、これに換わる半導体装置として絶縁ゲー
ト電極でサイリスタを制御する新しいタイプの半導体装
置が提案されており、このような複合半導体装置は、例
えば、アイ・エス・ピー・エス・ディー（１９９２年）
第２５６−第２６０頁（Proceedings of 1992 Internat
ional Symposium on Power Semiconductor Device & IC
s,Tokyo,pp.２５６−２６０）に述べられている。

【０００５】図４は、上述の複合半導体装置の断面図
で、主表面１００に隣接するｎ-基板１０２、このｎ-基
板１０２に隣接しそれより高不純物濃度を有するｎ層１
０４、このｎ層１０４及び主表面１０６に隣接しｎ層１
０４より高不純物濃度を有するｐ1+層１０８、主表面１
００からｎ-基板１０２へ延びｎ-基板１０２より高不純
物濃度を有するｐ2+層１１０、ｐ2+層１１０に隣接し主
表面１００からｎ-基板１０２内へ延びｎ-基板１０２と
ｐ2+層１１０との間の不純物濃度を有するｐ-層１１２
が設けられている。

【０００６】さらに、主表面１００からｐ2+層１１０及
びｐ-層１１２内へ延び、ｐ2+層１１０より高不純物濃
度を有するｎ1+層１１４、ｎ1+層１１４から離れた個所
において主表面１００からｐ-層１１２内に延び、ｐ-層
１１２より高不純物濃度を有するｎ2+層１１６が設けら
れている。

【０００７】また、ｎ1+層１１４及びｐ2+層１１０に接
触するようにカソード電極１１８、ｐ1+層１０８に接触
するようにアノード電極１２０が設けられる。第１の絶
縁ゲート電極１２２は、ｎ1+層１１４とｎ2+層１１６と
の間に露出するｐ-層１１２の露出面上に絶縁膜１２４
を介して設けられ、一方第２の絶縁ゲート電極１２６は
主表面１００に露出したｎ-基板１０２に絶縁膜１２８
を介して形成されている。

【０００８】この半導体装置は、ｐ1+層１０８、ｎ-基
板１０２、ｐ-層１１２から形成されるｐｎｐトランジ
スタ（Ｑ１）と、ｎ-基板１０２、ｐ-層５０８、ｎ2+層
１１６から形成されるｎｐｎトランジスタ（Ｑ２）とで
構成されるサイリスタを内蔵している。

【０００９】また、第１の絶縁ゲート電極１２２、ｎ1+
層１１４、ｐ-層１１２、ｎ2+層１１６からなるｎチャ
ネルMISFET（Ｍ１）と第２の絶縁ゲート電極１２６、ｎ
2+層１１６、ｐ-層１１２、ｎ-基板１０２からなるｎチ
ャネルMISFET（Ｍ２）を有している。更に、寄生素子と
して、ｎ1+層１１４、ｐ2+層５０７、ｎ-層１０２、ｐ1
+層１０８からなる寄生サイリスタを含んでいる。

【００１０】次に上記装置の動作原理を述べる。まず、
半導体装置をターンオンさせるにはカソード電極１１８
に負の電位、アノード電極１２０に正の電位を印加し、
第１及び第２の絶縁ゲート電極１２２、１２６にカソー
ド電極１１８よりも正側に大きい電位を印加する。

【００１１】これにより第１及び第２の絶縁ゲート電極
１２２、１２６の下方に位置するｐ-層１１２の表面に
反転層が形成され、ｎ1+層１１４、ｎ2+層１１６及びｎ
-層１０２が短絡され、ｎチャネルMISFET（Ｍ１）及
び、ｎチャネルMISFET（Ｍ２）がオンする。

【００１２】この結果、カソード電極１１８からｎチャ
ネルMISFET（Ｍ１）及びｎチャネルMISFET（Ｍ２）を通
して注入された電子（ＭＩＳ電流）がｎ-層１０２を通
過しｐ1+層１０８に流れ込むと、ｐ1+層１０８よりホー
ルがｎ-層１０２へ注入される。

【００１３】このホール電流がｐ-層１１２に達してカ
ソード電極１１８へ流れると、ｐ-層１１２の横方向抵
抗ｒ2によって電位差が生じる。この電位差がｐ-層１１
２とｎ2+層１１６の拡散電位（シリコンにおいて室温で
は約０.７Ｖ）を超えると、ｎ2+層１１６から電子が直
接ｎ-層１０２に注入されるようになり、ｐｎｐトラン
ジスタＱ１とｎｐｎトランジスタＱ２からなるサイリス
タが点弧し、半導体装置がオン状態となる。

【００１４】一方、ターンオフするには、第１及び第２
の絶縁ゲート電極１２２、１２６の電位をカソード電極
１１８と同電位にするか或いはカソード電極１１８の電
位よりも負の電位にすることにより、第１及び第２の絶
縁ゲート電極１２２、１２６の下方に位置するｐ-層５
０８の表面の反転層が消滅し、ｎ2+層１１６からの電子
注入が遮断される。その結果、まずｐ1+層１０８からの
ホール注入がなくなり、ｎ-層１０２中の蓄積キャリア
（ホール）が一部は電子と再結合し、残りはカソード電
極１１８に掃き出されて、半導体装置はオフ状態にな
る。

【００１５】このような半導体装置の特長は、サイリス
タ動作を用いることにより、カソード電極１１８からｎ
チャネルMISFET（Ｍ１）を通して供給される電子が、ｎ
2+層１１６の横方向に広がって流れるため、導通時のオ
ン電圧（抵抗損失）を従来のＩＧＢＴに比べて小さくで
きることである。また、絶縁ゲート１２２、１２６への
電位の印加・除去によってオン・オフすることができる
ので、従来のＩＧＢＴと同様にゲート回路が極めて簡略
化される特長を有している。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置は、サイリスタのｐベース層（ｐ-層）
１１２が、ｐ2+層１１０を介してカソード電極１１８に
接続されているため、サイリスタがオンするのに必要な
電流（保持電流）が大きい。このため、サイリスタは全
領域で動作せず、オン時の抵抗損失を十分に低減できな
いという問題が有る。

【００１７】更に従来の半導体装置は、特にターンオフ
時において上記寄生サイリスタがラッチアップし易く、
遮断耐量が小さい問題が有る。すなわち従来の装置はタ
ーンオフ時において、ｐ-層１１２近傍の過剰キャリア
（ホール）が瞬時（数百ナノ秒以下）にｎ1+層１１４下
のｐ2+層１１０の抵抗ｒ1を通ってカソード電極へ流れ
易い。

【００１８】このために抵抗ｒ1での電位降下により寄
生サイリスタがラッチアップし、素子が制御不能あるい
は破壊に至る。

【００１９】本発明の目的は、従来の欠点を除去して、
オン時の抵抗損失を小さくし、オフ時の遮断耐量を大き
くして高耐圧、大電流化に適した絶縁ゲート電極を有す
る複合半導体装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明の複合半導体装置
の一つの特徴は、ＭＩＳＦＥＴでサイリスタを制御する
半導体装置において、少なくとも導通時にはカソード電
極に流れ込むホール電流の経路を遮断、もしくは狭める
手段を設けたことである。別の特徴は、ＭＩＳＦＥＴで
サイリスタを制御する半導体装置において、ターンオフ
時にはカソード電極に接続されている寄生サイリスタの
ベース層にホール電流を流さないか、あるいは低減する
手段を設けたことである。

【００２１】本発明の複合半導体装置の一つの特徴を具
体的にいえば、半導体基体の主表面に設けられた第１、
第２のＭＩＳＦＥＴと、このＭＩＳＦＥＴの直下にｎｐ
ｎｐからなるサイリスタとが積層して配置され、半導体
基体の両主表面にカソードとアノードの一対の主電極が
設けられ、第１のＭＩＳＦＥＴのソース及びベース層は
カソード電極に接続され、サイリスタのｐエミッタ層は
アノード電極に接続され、第１のＭＩＳＦＥＴのドレイ
ン層とサイリスタのｎエミッタ層が接続され、第１のＭ
ＩＳＦＥＴのドレイン層で第２のＭＩＳＦＥＴのソース
層を構成し、サイリスタのｐベース層と第２のＭＩＳＦ
ＥＴのベース層が接続され、サイリスタのｎベース層で
第２のＭＩＳＦＥＴのドレイン層を構成し、サイリスタ
のｎエミッタ層と第１のＭＩＳＦＥＴのドレイン層は第
１のＭＩＳＦＥＴのベース層を取り囲みかつ電気的に浮
動状態とし、サイリスタのｐベース層と第２のＭＩＳＦ
ＥＴのベース層はサイリスタのｎエミッタ層と第１のＭ
ＩＳＦＥＴのドレイン層を取り囲みかつ電気的に浮動状
態となる構成としたことにある。

【００２２】さらに別の特徴を具体的にいえば、上記構
成の半導体装置において、第２のＭＩＳＦＥＴのベース
層をドレイン層とし、第２のＭＩＳＦＥＴのドレイン層
をベース層とし、これと隣接配置されたカソード電極に
接続したソース層よりなる第３のＭＩＳＦＥＴを設けた
ことにある。

【００２３】

【作用】本発明の半導体装置によれば、カソード電極に
接続された第１のＭＩＳＦＥＴのベース層を、サイリス
タのｎエミッタ層と第１のＭＩＳＦＥＴのドレイン層で
取り囲む構成としたことにより、アノード側のｐエミッ
タ層から注入されたホールが上記第１のＭＩＳＦＥＴの
ベース層に殆ど流れ込まなくなるため、寄生サイリスタ
がラッチアップする問題がない。即ち半導体装置の遮断
耐量を大きくできる。また、ホール電流の通路がほぼ遮
断されるので伝導度変調効果により、極めて低いオン電
圧が実現できる。

【００２４】

【実施例】以下、本発明図面に示した一実施例に基づき
詳細に説明する。図１は本発明に係わる半導体装置の第
１の実施例の構成を示すもので、単位セルの断面図であ
る。

【００２５】図１において、一対の主表面１ａ，１ｂを
有する半導体基体（ｎ-層）１は、ｎ-層１に隣接しそれ
より高不純物濃度を有するｎ層４と、ｎ層４より高不純
物濃度を有するｐ+層５と、ｎ-層１に隣接しこれより高
不純物濃度を有するｐ-層１０と、ｐ-層１０に隣接しこ
れより高不純物濃度を有するｎ+層１１を有する。

【００２６】さらに、主表面１ａとｎ+層１１に隣接し
て設けられたｐ層１２と、主表面１ａからｐ層１２内に
延びこれより高不純物濃度を有するｐ+層１４と、主表
面１ａからｐ層１２及びｐ+層１４内に延び大部分がｐ+
層１４に隣接しこれより高不純物濃度を有するｎ+層１
５と、ｎ+層１５から離れ主表面１ａからｐ層１２内、
に延びｎ+層１１に隣接し、ｐ層１２より高不純物濃度
を有するｎ+層１３とをこの半導体基体は備えている。

【００２７】半導体基体の主表面１ａには、ｎ+層１５
とｐ+層１４に低抵抗接触したカソード電極２、ｎ+層１
５とｎ+層１３との間に露出するｐ層１２の表面上に絶
縁膜９を介して載置した第１の絶縁ゲート電極６、ｎ+
層１３とｎ-層１との間に露出するｐ層１２の表面上と
主表面１ａに露出するｎ-層１の表面上に絶縁膜９を介
して載置した第２の絶縁ゲート電極８が設けられ、さら
に半導体基体の主表面１ｂには、ｐ+層５に低抵抗接触
したアノード電極３が設けられている。

【００２８】この半導体装置は、ｎ+層１１、ｐ-層１
０、ｎ-層１、ｐ+層５で構成されるｎｐｎｐのサイリス
タを内蔵している。更に第１の絶縁ゲート電極６と、ｎ
+層１５、ｐ層１２、ｎ+層１３からなる第１のｎチャネ
ルＭＩＳＦＥＴと、第２の絶縁ゲート電極８と、ｎ+層
１３、ｐ層１２、ｎ-層１からなる第２のｎチャネルＭ
ＩＳＦＥＴから構成されている。

【００２９】以下、本発明半導体装置の動作原理を述べ
る。

【００３０】まず、半導体装置をターンオンするには、
カソード電極２に負の電位、アノード電極３に正の電位
を印加し、絶縁ゲート電極６、８にカソード電極２より
も正に大きい電位を加える。これにより、絶縁ゲート電
極６、８の下の表面１６、１７に反転層（チャネル）が
形成され、ｎ+層１５とｎ+層１３及びｎ-層１がそれぞ
れ反転層を介して接続される。

【００３１】この結果、カソード電極２から第１及び第
２のＭＩＳＦＥＴを通して注入された電子がｎ-層１を
通過してｐ+層５に流れ込み、これによりｐ+層５からホ
ールがｎ-層１に注入される。このホール電流がｐ-層１
０に流れ込むと、ｐ-層１０の電位が持ち上がる。

【００３２】この電位がｐ-層１０とｎ+層１１の拡散電
位（シリコンでは室温で約０．７Ｖ）を超えると、ｎ+
層１１、ｐ-層１０、ｎ-層１、ｐ+層５からなるｎｐｎ
ｐのサイリスタが点弧する。尚、ｐ-層１０は、ｎ+層１
１とｎ+層１３により、カソード電極２と電気的に分離
されており浮動状態となっているため、僅かなホール電
流の流入で容易にその電位は上がる。このためサイリス
タが容易に点弧し、従来装置のように保持電流が大きい
問題がない。

【００３３】一方、ターンオフするには、絶縁ゲート電
極６、８の電位をカソード電極２と同電位にするか、或
いはカソード電極２よりも負の電位にすることで、絶縁
ゲート電極６、８下の反転層が消滅し、ｎ+層１５から
ｎ+層１３及びｎ-層１への電子注入の経路が遮断され
る。この結果、ｐ+層５からのホール注入もなくなり、
半導体装置はオフ状態となる。

【００３４】本半導体装置は、ｐ+層５からｎ-層１に注
入されたホールが、ｎ+層１１及びｎ+層１３の障壁によ
り直接にはｐ層１２、ｐ+層１４に流れ込まないので、
ホールがｎ-層１内に多量に溜る。このため、電荷中性
条件を満たすためにｎ-層１内に多量の電子もｎ+層１１
から注入され、結果として電導度変調が強く働き、ｎ-
層１の抵抗値が十分に低減され、極めて低いオン電圧が
実現できる。

【００３５】更に、ホール電流がｐ層１２に殆ど流れ込
まないので、従来装置のような寄生サイリスタがラッチ
アップすることによる遮断性能低下の問題がない。即ち
大電流の遮断が容易に可能になる。また、少なくとも第
１のＭＩＳＦＥＴの下にサイリスタのｎ+層１１及びｐ-
層１０を設けているので、従来装置に比べて平面的に無
駄なエリアが少なくて済み、この点においても同一のチ
ップサイズで十分に低いオン電圧が実現できる効果があ
る。

【００３６】換言すれば、同一のオン電圧を実現するに
は従来装置に比べて十分小さなチップサイズで済む利点
がある。

【００３７】また、本半導体装置は、絶縁ゲート電極へ
の電位の印加・除去によって容易にオン、オフすること
ができ、チャネルＭＩＳＦＥＴの飽和特性を利用してい
るのでサイリスタ動作であるにも係わらず、限流作用を
持つと言う特徴がある。通常図１のセルを半導体基体に
数百〜数万個集積化して並列動作させるようにして製品
化される。

【００３８】このとき各セルが限流作用を持っていると
１つのセルに電流が集中することなく、均一に各セルが
電流を分担するため、電流集中による半導体装置の破壊
防止できる。即ち、従来装置よりも大きな電流を極めて
簡略化されたゲート回路で半導体装置を破壊することな
くオン、オフ制御できる利点がある。

【００３９】図２は本発明の他の実施例を示す単位セル
の断面図である。この半導体装置と図１のそれの相違
は、主表面１ａに隣接したｐ+層１４ｂを設け、このｐ+
層１４ｂと低抵抗接触するカソード電極２ｂを設けるこ
とにより、ｐ+層１４ｂ、ｎ-層１、ｐ層１２、ゲート電
極８からなるｐチャネルＭＩＳＦＥＴを構成した点にあ
る。

【００４０】前記図１の実施例では、半導体装置がター
ンオフする場合にも、ホール電流が流れでる経路がない
ので、ｎ-層１内に溜ったホールは電子と再結合して消
滅するしかなく、このためターンオフに要する時間が若
干遅くなる問題がある。図２の実施例では、ターンオフ
時にゲートを負電位にすることで第３のＭＩＳＦＥＴが
オンするので、ｎ-層１内の特にサイリスタのｐベース
層（ｐ-層）１０近傍のホール電流を素早くカソード電
極に引き抜くことができる。従って、高速にターンオフ
できる特徴がある。

【００４１】図３は本発明の他の実施例を示す単位セル
の断面図である。この半導体装置の図２の実施例との相
違点は、主表面１ａからｎ-層１内に延びｎ-層１より高
不純物濃度のｐ-層１９と、ｐ+層１４ｂとｐ-層１９と
の間に位置し両者の中間の不純物濃度を有するｎ層２０
を設けた点にある。図２の実施例では、ｐ+層１４ｂの
み設けてあったので、半導体装置が導通状態の時であっ
てもｎ-層１内のホールが該ｐ+層１４ｂを通してカソー
ド電極に流れ出るために、ｎ-層１内に溜るホール密度
が低下する。従って、電導度変調が図１の実施例に比べ
て弱まり、オン電圧が増加する問題があった。

【００４２】しかし、図３の実施例ではｎ層２０がホー
ル電流がｐ+層１４ｂに流れ込むのを防ぐ障壁として作
用するために、この問題がなくなる。しかもターンオフ
時には、ゲート電極８に負の電圧を印加することによ
り、ｐチャネルＭＩＳＦＥＴ１８、２１がオンするの
で、ホール電流がｐ+層１４ｂを通ってカソード電極に
素早く抜けるため、高速ターンオフが実現できる特徴が
ある。

【００４３】即ち、この構成ではオン時にはｎ-層１に
ホールが溜り易く、オフ時にはカソード電極に抜け易い
ため、オン、オフの協調が良く、低オン電圧と高速スイ
ッチングが実現できる。

【００４４】

【発明の効果】本発明によれば、ＭＩＳＦＥＴでサイリ
スタを制御する半導体装置において、少なくとも導通時
にはカソード電極に流れ込むホール電流の経路を遮断、
もしくは狭める手段を設けることにより、オン時の抵抗
損失が小さく、オフ時の遮断耐量が大きい、高耐圧・大
電流化に適した半導体装置が実現できる効果がある。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す断面図で
ある。

【図２】本発明の半導体装置の他の実施例を示す断面図
である。

【図３】本発明の半導体装置の他の実施例を示す断面図
である。

【図４】従来の半導体装置の構成を示す断面図である。

【符号の説明】

１…半導体基体（ｎ-層）、２…カソード電極、３…ア
ノード電極、５…ｐ+層、６…絶縁ゲート電極、７…絶
縁膜、８…絶縁ゲート電極、９…絶縁膜、１０…ｐ-
層、１１…ｎ+層、１３…ｎ+層、１４…ｐ+層、１５…
ｐ+層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/744 H01L 29/74 H01L 29/749

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ｎｐｎｐからなるサイリスタをＭＩＳＦ
   ＥＴで制御する複合半導体装置において、カソード電極
   に接続される第１のＭＩＳＦＥＴのソース及びベース層
   を、電気的に浮動状態のサイリスタのｎエミッタ層及び
   前記ＭＩＳＦＥＴのドレイン層で取り囲み、少なくとも
   導通時にはカソード電極に流れ込むホール電流の経路を
   遮断、もしくは狭める手段を設けたことを特徴とする複
   合半導体装置。
2. 【請求項２】 請求項１において、サイリスタ領域に隣
   接して設けた第２のＭＩＳＦＥＴによりホール電流をカ
   ソード電極に導く手段を備え、カソード電極に接続され
   ている寄生サイリスタのベース層にホール電流を流さな
   い、もしくは低減する手段を設けたことを特徴とする複
   合半導体装置。
3. 【請求項３】 ＭＩＳＦＥＴでサイリスタを制御する複
   合半導体装置において、主表面に設けられた第１、第２
   のＭＩＳＦＥＴと、このＭＩＳＦＥＴの直下に設けられ
   たｎｐｎｐからなるサイリスタとが積層して配置され、
   半導体基体の両主表面にカソードとアノードの一対の主
   電極が設けられ、前記第１のＭＩＳＦＥＴのソース及び
   ベース層はカソード電極に接続され、サイリスタのｐエ
   ミッタ層はアノード電極に接続され、前記第１のＭＩＳ
   ＦＥＴのドレイン層とサイリスタのｎエミッタ層が接続
   され、前記第１のＭＩＳＦＥＴのドレイン層で第２のＭ
   ＩＳＦＥＴのソース層を構成し、サイリスタのｐベース
   層と前記第２のＭＩＳＦＥＴのベース層が接続され、サ
   イリスタのｎベース層で前記第２のＭＩＳＦＥＴのドレ
   イン層を構成し、サイリスタのｎエミッタ層と前記第１
   のＭＩＳＦＥＴのドレイン層は前記第１のＭＩＳＦＥＴ
   のベース層を取り囲みかつ電気的に浮動状態とし、サイ
   リスタのｐベース層と第２のＭＩＳＦＥＴのベース層は
   サイリスタのｎエミッタ層と第１のＭＩＳＦＥＴのドレ
   イン層を取り囲みかつ電気的に浮動状態となる構成とし
   たことを特徴とする複合半導体装置。
4. 【請求項４】 特許請求の範囲第３項において、第２の
   ＭＩＳＦＥＴのベース層をドレイン層とし、第２のＭＩ
   ＳＦＥＴのドレイン層をベース層とし、これと隣接配置
   されたカソード電極に接続したソース層よりなる第３の
   ＭＩＳＦＥＴを設けたこと複合半導体装置。