JP3300563B2 - 絶縁ゲート型電力用半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲートによりター
ンオフ制御を行なう絶縁ゲート型電力用半導体装置に関
する。

【０００２】

【従来の技術】高耐圧、大電流の電力用素子におけるゲ
ート駆動には、電圧制御型のものと、電流駆動型のもの
とがあるが、前者の方が望ましい。これは電圧制御型の
方が電流駆動型に比べ、より小電流でゲート駆動が行な
えるからである。

【０００３】図３０は、従来の絶縁ゲート型サイリスタ
の素子構造を示す断面図である。このサイリスタでは、
高抵抗のｎ型ベース層７０１の表面にｐ型ベース層７０
２が形成され、このｐ型ベース層７０２内にはｎ型エミ
ッタ層７０３が形成されている。また、ｎ型ベース層７
０１の裏面には高濃度のｐ型エミッタ層７０４が形成さ
れている。ｎ型エミッタ層７０３上にはカソード電極７
０５が、ｐ型エミッタ層７０４にはアノード電極７０６
が設けられている。

【０００４】ｎ型エミッタ層７０３から所定距離離れた
位置のｐ型ベース層７０２の表面にはｎ型ドレイン層７
０７が形成されている。このｎ型ドレイン層７０７とｎ
型エミッタ層７０３の間のｐ型ベース層７０２上には、
ゲート絶縁膜７０９を介してゲート電極７１０が配設さ
れている。このゲート電極７１０はターンオフ用であっ
て、このｎ型エミッタ層７０３をソースとし、領域ＣＨ
１をチャネル領域とするｎ型のターンオフ用ＭＯＳＦＥ
Ｔが構成されている。

【０００５】ｎ型ドレイン層７０７にコンタクトするド
レイン電極７０８は、同時にｐ型ベース層７０２にもコ
ンタクトしており、ｐ型ベース層７０２とｎ型ドレイン
層７０７がこのドレイン電極７０８により短絡してい
る。

【０００６】また、ｎ型ベース層７０１とｎ層エミッタ
層７０３の間のｐ型ベース層７０２上には、ゲート絶縁
膜７１１を介してゲート電極７１２が配設されている。
このゲート電極７１２はターンオン用であって、このｎ
型エミッタ層７０３をソースとし、領域ＣＨ２をチャネ
ル領域とするｎ型のターンオン用ＭＯＳＦＥＴが構成さ
れている。

【０００７】このような構造の絶縁ゲート型サイリスタ
の動作原理は以下の通りである。まず、素子をターンオ
ンするには、ターンオン用ゲート電極７１２にカソード
に対して正の電圧を引加する。これにより、ターンオン
用ゲート電極７１２直下のｎチャネル領域ＣＨ２が導通
状態となって、ｎ型エミッタ層７０３からｎ型ベース層
７０１に電子が注入され、それに見合う正孔がｐ型エミ
ッタ層７０４から注入されて、サイリスタがターンオン
する。

【０００８】一方、ターンオフするには、ターンオフ用
ゲート電極７１０にカソードに対して正の電圧を引加す
る。これにより、ターンオフ用ゲート電極７１０直下の
ｎチャネル領域ＣＨ１が導通状態となる。

【０００９】この結果、ｐ型ベース層７０２から直接ｎ
型エミッタ層７０３に流れ込んでいた正孔電流の一部
が、図に破線で示すようにドレイン電極７０８から吸い
出され、ｎ型ドレイン層７０７、ｎチャネル領域ＣＨ１
を通って、ｎ型エミッタ層７０３からカソード電極７０
５にバイパスするようになる。この正孔電流のバイパス
によってやがてｎ型エミッタ層７０３からｐ型ベース層
７０２への電子注入が止まり、このサイリスタはターン
オフする。

【００１０】しかしながら、この従来構造の絶縁ゲート
型サイリスタにあっては、十分なターンオフ能力が得ら
れないという問題があった。これは、図３０に破線で示
した正孔電流バイパス経路の抵抗に原因がある。

【００１１】すなわち、正孔電流バイパス経路の抵抗
は、主要にはｐ型ベース層７０２の抵抗Ｒ１，Ｒ２とタ
ーンオフ用ゲート電極７１０下のｎチャネルＣＨ１のオ
ン抵抗であり、これらの抵抗（バイパス経路抵抗）とバ
イパス電流により決まる電圧降下が、ｎ型エミッタ層７
０３とｐ型ベース層７０２のビルトイン電圧以上になる
と、ｎ型エミッタ層７０３からの電子注入が止まらなく
なる。

【００１２】特に、発明者等の研究によれば、上記バイ
パス経路抵抗のうちｐ型ベース層７０２の横方向拡散部
分における抵抗Ｒ２が非常に大きいことが明らかとなっ
た。したがって、従来構造の素子ではアノード電流（主
電流）が大きくなると、ターンオフできなくなる。

【００１３】さらに、急速なターンオフ制御を行なう
と、ｐ型ベース層７０２に蓄積されている正孔を排出し
きれず、ターンオフできなくなるという問題もあった。
さらにまた、このような素子構造を配列形成した絶縁ゲ
ート型電力用半導体装に以下のような問題がある。

【００１４】すなわち、ゲート駆動のばらつきなどによ
ってｎ型エミッタ層のターンオフ動作がばらつき、これ
により、一部のｎ型エミッタ層に装置の全電流が集中し
て電子注入止まらなくなる。このような問題はアノード
電流（主電流）が大きなくると顕著になる。換言すれ
ば、大きなアノード電流を流すとターンオフできなくな
るという問題が生じる。

【００１５】図３１は、従来の縦型の絶縁ゲート型サイ
リスタの素子構造を示す断面図である（B.J.Baliga et.
al,ISPSD91,p138-141)。また、図３２は同サイリスタの
等価回路図である。

【００１６】図３１に示すように、ｐ型エミッタ層８０
１に接してｎ型ベース層８０２が形成されており、この
ｎ型ベース層８０２内にｐ型ベース層８０３およびｎ型
エミッタ層８０４が拡散形成されている。ｐ型エミッタ
層８０１にはアノード電極８０５が設けられ、ｎ型エミ
ッタ層８０４にはカソード電極８０６が設けられてい
る。

【００１７】また、ｎ型エミッタ層８０４とｎ型ベース
層８０２との間のｐ型ベース層８０３上には、ゲート絶
縁膜８１１を介してターンオン用ゲート電極８０８が形
成されて、領域ＣＨ１をｎ型チャネル領域とするｎ型の
ターンオン用ＭＯＳＦＥＴが構成されている。

【００１８】ｎ型ベース層８０２の表面にはｐ型ベース
層８０３から所定距離離れてｐ型ドレイン層８０７が形
成されており、このｐ型ドレイン層８０７とｐ型ベース
層８０３との間のｎ型ベース層８０２上には、ゲート絶
縁膜８１２を介してターンオフ用ゲート電極８０９が形
成され、領域ＣＨ２をｐ型チャネル領域とするｎ型のタ
ーンオフ用ＭＯＳＦＥＴが構成されている。ターンオフ
用ゲート電極８０９はターンオン用ゲート電極８０８と
電気的に接続されている。

【００１９】図３３はこのサイリスタのゲート駆動方法
を示すタイムチャートである。この素子の動作は次の通
りである。ターンオン時には、ゲート入力端子Ｇからタ
ーンオン用ゲート電極８０８およびターンオフ用ゲート
電極８０９にカソードに対して正のゲート電圧Ｖ_G を印
加する。

【００２０】この結果、ターンオン用ゲート電極８０８
下のｎ型チャネル領域ＣＨ１が導通し、ｎ型エミッタ層
８０４からｎ型ベース層８０２へ電子が注入されて、素
子はターンオンする。

【００２１】一方、ターンオフ時には、ターンオン用ゲ
ート電極８０８およびターンオフ用ゲート電極８０９に
カソードに対して負のゲート電圧Ｖ_G を印加する。この
結果、ターンオフ用ゲート電極８０９下のｐ型チャネル
領域ＣＨ２が導通状態となり、ｐ型ベース層８０３から
ｎ型エミッタ層８０４に流れていた正孔電流の一部が、
ｐ型ドレイン層８０７からカソード電極８１０にバイパ
スするようになるので、やがてｎ型エミッタ層８０４か
らｐ型ベース層８０３への電子注入が止まって、素子は
ターンオフする。

【００２２】このような従来の絶縁ゲート付きサイリス
タでは、アノード電流が大きくなると、十分なターンオ
フ能力が得られないという問題があった。これは、ター
ンオフ能力が、ｎ型エミッタ層８０４とｐ型ベース層８
０３とからなるエミッタ接合のｐｎ接合電位（ビルトイ
ン電圧）によって大きく左右されることによる。

【００２３】すなわち、アノード電流が大きくなると、
ターンオフの際に、ｎ型エミッタ層８０４直下の正孔バ
イパス電流が大きくなり、正孔バイパス電流による電圧
降下がエミッタ接合電位を越え、ｎ型エミッタ層８０４
からの電子注入が止まらず、ラッチアップ状態のままと
なり、ゲートコントロールが不可能となる。

【００２４】

【発明が解決しようとする課題】上述の如く、従来の絶
縁ゲート型サイリスタにあっては、アノード電流が大き
くなると、バイパス電流により生じる電圧降下によって
電子注入が止まらなくなり、ターンオフできなくなると
いう問題があった。また、急速なターンオフ制御を行な
うと、ｐ型ベース層に蓄積された正孔を排出しきれず、
ターンオフできなくなるという問題もあった。

【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりもターンオフ
能力に優れた絶縁ゲート型電力用半導体装置を提供する
ことにある。

【００２６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る絶縁ゲート型電力用半導体装置（請
求項１）は、第１導電型ベース層と、この第１導電型ベ
ース層の表面に直接または間接的に接する第２導電型エ
ミッタ層と、この第２導電型エミッタ層と反対側の前記
第１導電型ベース層の表面に選択的に形成された第２導
電型ベース層と、この第２導電型ベース層の表面に選択
的に形成された第１の第１導電型エミッタ層と、前記第
２導電型ベース層の表面に前記第１の第１導電型エミッ
タ層と一体的にに形成され、かつ前記第１の第１導電型
エミッタ層より拡散深さが浅い第２の第１導電型エミッ
タ層と、前記第２導電型ベース層の表面に選択的に形成
された第１導電型ドレイン層と、前記第２導電型ベース
層の表面に前記第１導電型ドレイン層から所定距離離れ
て形成された第１導電型ソース層と、前記第１導電型ド
レイン層と前記第１導電型ソース層との間の前記第２導
電型ベース層上にゲート絶縁膜を介して形成されたター
ンオフ用ゲート電極と、前記第１導電型ベース層と前記
第２の第１導電型エミッタ層との間の前記第２導電型ベ
ース層上にゲート絶縁膜を介して形成されたターンオン
用ゲート電極と、前記第２導電型エミッタ層に設けられ
た第１の主電極と、前記第１導電型エミッタ層に設けら
れた第２の主電極と、前記第１導電型ドレイン層に設け
られたドレイン電極と、前記第２導電型ベース層に設け
られ、前記ドレイン電極と電気的に接続されたベース電
極と、前記第１導電型ソース層に設けられ、前記第２の
主電極と電気的に接続されたソース電極とを備えている
ことを特徴とする。

【００２７】本発明に係る他の絶縁ゲート型電力用半導
体装置（請求項２）は、第１導電型ベース層と、この第
１導電型ベース層の表面に直接または間接的に接する第
２導電型エミッタ層と、この第２導電型エミッタ層と反
対側の前記第１導電型ベース層の表面に選択的に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に選択的に形成された第１導電型エミッタ層と、前
記第２導電型ベース層の表面に選択的に形成された第１
導電型ドレイン層と、前記第２導電型ベース層の表面に
前記第１導電型ドレイン層から所定距離離れて形成され
た第１導電型ソース層と、前記第１導電型ドレイン層と
前記第１導電型ソース層との間の前記第２導電型ベース
層上にゲート絶縁膜を介して形成されたターンオフ用ゲ
ート電極と、前記第１導電型ベース層と前記第１導電型
エミッタ層との間の前記第２導電型ベース層上にゲート
絶縁膜を介して設けられたターンオン用ゲート電極と、
前記第２導電型エミッタ層に設けられた第１の主電極
と、前記第１導電型エミッタ層に設けられた第２の主電
極と、前記第１導電型ドレイン層に設けられたドレイン
電極と、前記第２導電型ベース層に設けられ、前記ドレ
イン電極と電気的に接続されたベース電極と、前記第１
導電型ソース層に設けられ、前記第２の主電極と電気的
に接続されたソース電極と、前記ターンオン用ゲート電
極に電気的に接続された第１の電圧入力端子と、前記タ
ーンオフ用ゲート電極に電気的に接続された第２の電圧
入力端子と、前記第１の電圧入力端子と前記ターンオン
用ゲート電極の下部のゲート絶縁膜との間に設けられた
抵抗体と、前記第１の電圧入力端子と前記第２の主電極
との間に設けられた容量体とを備えていることを特徴と
する。

【００２８】上記抵抗体の抵抗値と容量体の容量値との
積はターンオン用ゲート電極の抵抗成分と容量成分との
積より大きいことが望ましい。本発明に係る他の絶縁ゲ
ート型電力用半導体装置（請求項３）は、第１導電型ベ
ース層と、この第１導電型ベース層の表面に直接または
間接的に接する第２導電型エミッタ層と、この第２導電
型エミッタ層と反対側の前記第１導電型ベース層の表面
に選択的に形成された第２導電型ベース層と、この第２
導電型ベース層と所定距離離れて前記第１導電型ベース
層の表面に形成された第２導電型ドレイン層と、前記第
２導電型ベース層の表面に選択的に形成された第１導電
型エミッタ層と、前記第１導電型ベース層と前記第１導
電型エミッタ層との間の前記第２導電型ベース層上にゲ
ート絶縁膜を介して設けられたターンオン用ゲート電極
と、前記第２導電型ベース層と前記第２導電型ドレイン
層との間の前記第１導電型ベース層上にゲート絶縁膜を
介して設けられたターンオフ用ゲート電極と、前記第１
導電型エミッタ層に設けられた第１の主電極と、前記第
２導電型エミッタ層に設けられた第２の主電極と、前記
第２導電型ドレイン層に設けられ、前記第１の主電極と
電気的に接続されたドレイン電極と前記ターンオン用ゲ
ート電極および前記ターンオフ用ゲート電極に電気的に
接続された電圧入力端子と、この電圧入力端子と、前記
ターンオン用ゲート電極の下部のゲート絶縁膜との間に
設けられた抵抗体と、前記ターンオン用ゲート電極と第
１の主電極との間に設けられた容量体とを備えているこ
とを特徴とする。

【００２９】本発明に係る他の絶縁ゲート型電力用半導
体装置（請求項４）は、１導電型ベース層と、この第１
導電型ベース層の表面に直接または間接的に接する第２
導電型エミッタ層と、この第２導電型エミッタ層と反対
側の前記第１導電型ベース層の表面に選択的に形成され
た第２導電型ベース層と、この第２導電型ベース層の表
面に選択的に形成された第１導電型エミッタ層と、前記
第２導電型ベース層の表面に選択的に形成された第１導
電型ドレイン層と、前記第２導電型ベース層の表面に前
記第１導電型ドレイン層から所定距離離れて形成された
第１導電型ソース層と、前記第１導電型ドレイン層と前
記第１導電型ソース層との間の前記第２導電型ベース層
上にゲート絶縁膜を介して形成されたターンオフ用ゲー
ト電極と、前記第１導電型ベース層と前記第１導電型エ
ミッタ層との間の前記第２導電型ベース層上にゲート絶
縁膜を介して形成されたターンオン用ゲート電極と、前
記第２導電型エミッタ層に設けられた第１の主電極と、
前記第１導電型エミッタ層に設けられた第２の主電極
と、前記第１導電型ドレイン層に設けられたドレイン電
極と、前記第２導電型ベース層に設けられ、前記ドレイ
ン電極と電気的に接続されたベース電極と、前記第１導
電型ソース層に設けられ、前記第２の主電極と電気的に
接続されたソース電極と、前記ターンオン用ゲート電極
および前記ターンオフ用ゲート電極に電気的に接続され
た電圧入力端子と、この電圧入力端子と前記ターンオフ
用ゲート電極の下部のチャネル領域との間に設けられた
容量体と、前記電圧入力端子と前記ターンオフ用ゲート
電極の下部のゲート絶縁膜との間に設けられた抵抗体と
を備えてなり、前記ターンオン用ゲート電極、その下部
の前記ゲート絶縁膜、前記第１導電型ベース層、前記第
１導電型エミッタ層および前記第２導電型ベース層から
なるターンオン用ＭＯＳＦＥＴのしきい値電圧が、前記
ターンオフ用ゲート電極、その下部の前記ゲート絶縁
膜、前記第１導電型ドレイン層、前記第１導電型ソース
層および前記第２導電型ベース層からなるターンオフ用
ＭＯＳＦＥＴのしきい値電圧より大きいことを特徴とす
る。

【００３０】

【作用】本発明（請求項１）によれば、ターンオフの際
に、ターンオフ用ゲート電極に所定レベル以上の電圧を
印加して、ターンオフ用ゲート電極下の第２導電型ベー
ス層の表面にチャネルを形成すれば、第２導電型エミッ
タ層の多数キャリアと同極性の素子内のキャリアは、第
１導電型ベース層、第２導電型ベース層、ベース電極
（＝ドレイン電極）、第１導電型ドレイン層、上記チャ
ネル、第１導電型ソース層、ソース電極、第２の主電極
（カソード電極）というバイパス経路で素子外に排出さ
れる。すなわち、バイパス経路における第２導電型ベー
ス層は従来のそれよりも短くなる。このため、上記バイ
パス経路における第２導電型ベース層の抵抗は、従来の
バイパス経路におけるそれよりも小さくなる。

【００３１】さらに、本発明によれば、ターンオン用Ｍ
ＯＳＦＥＴを構成する第１導電型エミッタ層の一部（第
２の第１導電型エミッタ層）が浅く形成されているの
で、第２導電型ベース層の横方拡散部分における抵抗が
著しく低減される。

【００３２】したがって、本発明によれば、バイパス経
路における第２導電型ベース層の（横方向）抵抗の低減
および第２導電型ベース層の横方向拡散部分における抵
抗の低減により、従来に比べて、ターンオフ特性を大幅
に改善（例えば、遮断電流の増大）できるようになる。

【００３３】本発明（請求項２）によれば、第１の電圧
入力端子とターンオン用ゲート電極の下部のチャネル領
域との間には抵抗体、第１の電圧入力端子と第２の主電
極のとの間には容量体が設けられているので、第１の電
圧入力端子を介してターンオン用ゲート電極に印加され
た電圧のレベルがターンオン用ＭＯＳＦＥＴのしきい値
電圧のレベルにまで下がる時間は、抵抗体の抵抗値と容
量体の容量値との積（時定数）に相当する時間だけ従来
よりも遅くなる。

【００３４】ここで、ターンオン用ＭＯＳＦＥＴは、タ
ーンオン用ゲート電極と、その下部のゲート絶縁膜、第
１導電型ベース層、第１導電型エミッタ層、第２導電型
ベース層からなるＭＯＳＦＥＴである。

【００３５】そして、本発明に係る素子構造の駆動方法
では、ターンオフ時にターンオフ用ＭＯＳＦＥＴおよび
ターンオン用ＭＯＳＦＥＴの両方がともにオン状態（Ｉ
ＧＢＴモード）である期間が存在するが、その期間は上
記時定数に相当する時間だけ従来よりも長くなる。

【００３６】したがって、ターンオフ用ＭＯＳＦＥＴが
オン状態になってもターンオン用ＭＯＳＦＥＴは急激に
はオフ状態にはならないので、従来よりも第２導電型ベ
ース層に蓄積されるキャリア量が低減し、ターンオフ特
性が改善される。

【００３７】本発明（請求項３）によれば、電圧入力端
子と前記ターンオン用ゲート電極の下部のチャネル領域
との間に設けられた抵抗体が設けられ、ターンオン用ゲ
ート電極と第２の主電極との間に容量体が設けられてい
る。

【００３８】このため、ターンオン用ＭＯＳＦＥＴがオ
ン状態、ターンオフ用ＭＯＳＦＥＴがオフ状態となるレ
ベルの電圧が、電圧入力端子を介してターンオン用ゲー
ト電極およびターンオフ用ゲート電極に印加されている
ときに、ターンオン用ＭＯＳＦＥＴがオフ状態、ターン
オフ用ＭＯＳＦＥＴがオン状態となるレベルの電圧を電
圧入力端子を介してターンオン用ゲート電極およびター
ンオフ用ゲート電極に印加すると、ターンオン用ＭＯＳ
ＦＥＴは、抵抗体の抵抗値と容量体の容量値との積（時
定数）に相当する時間だけ従来よりも長い間オン状態に
なっている。

【００３９】この結果、ターンオフ時にターンオフ用Ｍ
ＯＳＦＥＴおよびターンオン用ＭＯＳＦＥＴの両方がと
もにオン状態（ＩＧＢＴモード）である期間が存在する
ようになり、しかる後、ターンオン用ＭＯＳＦＥＴがオ
フ状態になり、ＩＧＢＴモードが解除される。

【００４０】したがって、本発明によれば、ＩＧＢＴモ
ードによりサイリスタのラッチアップが解除され、ＩＧ
ＢＴモードによりキャリアが排出されることにより、素
子がターンオフすることになるので、ＩＧＢＴモードに
よるキャリアの排出がない従来の場合よりもターンオフ
特性が改善される。

【００４１】本発明（請求項４）によれば、上記発明
（請求項１）と同様な作用・効果（ただし、第２の第１
導電型エミッタ層に係る作用を除く）が得られ、さらに
ターンオフ用ＭＯＳＦＥＴおよびターンオン用ＭＯＳＦ
ＥＴを単一のゲート信号により制御できるという効果も
得られる。これは以下の理由によるターンオン時には、
ターンオン用ＭＯＳＦＥＴのしきい値電圧よりも高い電
圧（ターンオン電圧）を電圧入力端子を介してターンオ
ン用ゲート電極およびターンオフ用ゲート電極に印加す
る。

【００４２】ここで、ターンオン電圧の印加時間、抵抗
体の値、容量体の値を制御することにより、ターンオン
電圧のレベルをターンオフ用ＭＯＳＦＥＴのしきい値電
圧未満にできる。したがって、ターンオン用ＭＯＳＦＥ
Ｔのみをオン状態にでき、ターンオンが可能となる。

【００４３】一方、ターンオフ時には、ターンオン用Ｍ
ＯＳＦＥＴのしきい値電圧よりも高い電圧を電圧入力端
子を介してターンオン用ゲート電極およびターンオフ用
ゲート電極に印加した後、ターンオフ用ＭＯＳＦＥＴの
しきい値電圧より大きく、かつターンオン用ＭＯＳＦＥ
Ｔのしきい値電圧より小さい電圧を電圧入力端子を介し
てターンオン用ゲート電極およびターンオフ用ゲート電
極に印加する。

【００４４】この結果、ターンオフ時には、まず、ター
ンオン用ＭＯＳＦＥＴおよびターンオフ用ＭＯＳＦＥＴ
の両方がオン状態（ＩＧＢＴモード）になった後、ター
ンオン用ＭＯＳＦＥＴがオフ状態になり、素子はターン
オフする。

【００４５】このとき、上記発明（請求項３）の場合と
同様に、ＩＧＢＴモードによりサイリスタのラッチアッ
プが解除され、ＩＧＢＴモードによりキャリアが排出さ
れるので、ターンオフ特性が改善される。

【００４６】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００４７】図中、１０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層１０１の表面にはｐ型ベー
ス層１０２が形成されている。このｐ型ベース層１０２
の表面には高濃度の第１のｎ型エミッタ層１０３とそれ
より拡散深さの浅い高濃度の第２のｎ型エミッタ層１０
３ａとが互いに接して形成（一体形成）されており、こ
れらｎ型エミッタ層１０３，１０３ａにはカソード電極
１０５が配設されている。

【００４８】また、ｐ型ベース層１０２上のｎ型エミッ
タ層１０３に隣接する位置には、ドレイン電極１０８が
ｐ型ベース層１０２にコンタクトして設けられ、高濃度
のｎ型ドレイン層１０７がドレイン電極１０８によりｐ
型ベース層１０２と短絡されている。

【００４９】また、このｎ型ドレイン層１０７から所定
距離離れたｐ型ベース層１０２の表面には高濃度のｎ型
ソース層１１３が形成され、このｎ型ソース層１１３と
ｎ型ドレイン層１０７との間のｐ型ベース層１０２上に
は、ゲート絶縁膜１０９を介して、ターンオフ用ゲート
電極１１０が配設されている。これらゲート電極１１
０、ｎ型ドレイン層１０７、ｎ型ソース層１１３などに
よってターンオフ用ＭＯＳＦＥＴが構成されている。ｎ
型ソース層１１３はカソード電極１０５に接続されてい
る。

【００５０】また、ｎ型ベース層１０１と第２のｎ型エ
ミッタ層１０３ａとの間のｐ型ベース層１０２上には、
ゲート絶縁膜１１１を介して、ターンオン用ゲート電極
１１２が配設され、これらゲート電極１１２、ｎ型ベー
ス層１０１、第２のｎ型エミッタ層１０３ａなどによっ
てターンオン用ＭＯＳＦＥＴが構成されている。

【００５１】なお、ｐ型ベース層１０２内には、図示の
如く、ターンオフ用ＭＯＳＦＥＴのチャネル領域ＣＨ１
およびターンオン用ＭＯＳＦＥＴのチャネル領域ＣＨ２
にかからないように、高濃度のｐ型ベース層１０２ａ，
１０２ｂとが形成されていても良い。

【００５２】一方、ｎ型ベース層１０１の裏面には、高
濃度のｐ型エミッタ層１０４が形成されており、このｐ
型エミッタ層１０４にはアノード電極１０６が配設され
ている。

【００５３】なお、ｎ型ベース層１０１に直接接するｐ
型エミッタ層１０４を形成する代わりに、ｎ型ベース層
１０１とｐ型エミッタ層１０４との間にｎ型バッファ層
を設け、ｎ型ベース層１０１に間接的に接するｐ型エミ
ッタ層１０４を形成しても良い。

【００５４】本実施例の絶縁ゲート型サイリスタは、図
３に示すようなタイムチャートに従ったゲート駆動方法
によりスイッチング動作させることができる。すなわ
ち、ターンオン時、ターンオフ用ゲート電極１１０は零
または負バイアスとして、ターンオン用ゲート電極１１
２に正電圧が印加される。

【００５５】これにより、第２のｎ型エミッタ層１０３
ａからターンオン用ゲート電極１１２下のｎチャネル領
域ＣＨ２を介してｎ型ベース層１０１に電子が注入さ
れ、これに見合った量の正孔がｐ型エミッタ層１０４か
らｎ型ベース層１０１に注入されて、サイリスタがター
ンオンする。

【００５６】一方、ターンオフ時は、ターンオン用ゲー
ト電極１１２を零または負バイアスとして、ターンオフ
用ゲート電極１１０にカソードに対して正の電圧が印加
される。

【００５７】このときの正孔電流のバイパス経路を破線
で示している。正孔電流の一部は図示のように、ｎ型エ
ミッタ層１０３のすぐ近くでドレイン電極１０８に吸い
出され、このドレイン電極１０８からｎ型ドレイン層１
０７、ゲート電極１１０下のｎチャネル領域ＣＨ１、ｎ
型ソース層１１３を通って、カソード電極１０５に排出
される。

【００５８】本実施例では、図３０の従来構造と比較し
て明らかなように、正孔電流バイパス経路においてｐ型
ベース層１０２での排出距離が減少するので、ｐ型ベー
ス層１０２の抵抗が小さくなる。特に、ｎ型エミッタ層
１０３ａの拡散深さが浅いために、ｐ型ベース層１０２
の横方向拡散部分の抵抗が著しく低減される。

【００５９】さらに、第１のｎ型エミッタ層１０３を高
濃度のｐ型ベース層１０２ａで完全に包みこむように高
濃度のｐ型ベース層１０２ａを形成すると、バイパス抵
抗がいっそう低減され効果的である。

【００６０】以上の作用により、バイパスされる正孔電
流による電圧降下が従来構造に比べて小さくなり、より
優れたターンオフ特性（例えば、大きな遮断電流）が得
られる。

【００６１】また、本実施例の絶縁ゲート型サイリスタ
は、図４に示すようなタイムチャートに従ったゲート駆
動方法により、図３に示したゲート駆動方法よりも、さ
らにターンオフ電流を増加させることができる。

【００６２】すなわち、ターンオン用ＭＯＳＦＥＴをオ
ン状態にするために、ターンオン用ゲート電極１１２に
カソードに対して正の電圧を印加した後、時間Δｔ１後
にターンオフ用ゲート電極１１０にカソードに対して正
の電圧を印加する。

【００６３】なお、ターンオン用ＭＯＳＦＥＴのゲート
電極１１２は、ターンオンからターンオフまでの間ずっ
と正の電圧を印加しておいても良く、ターンオフ用ゲー
ト電極１１０は、ターンオフ期間の間ずっと正の電圧を
印加しておいても良い。

【００６４】図１には、ターンオン用ゲート電極１１３
に正の電圧を印加してターンオン用ＭＯＳＦＥＴをオン
状態（導通状態）にしたときの電子電流が実線で、そし
て、ターンオフ用ゲート電極に正の電圧を印加してター
ンオフ用ＭＯＳＦＥＴをオン状態にしたときの正孔電流
のバイパス経路が破線で示されている。

【００６５】正孔電流は、図示のように、ｎ型エミッタ
層１０３のすぐ近くでドレイン電極１０８に吸い出さ
れ、ｎ型ドレイン層１０７、ターンオフ用ゲート電極１
１０下部のｎチャネル領域ＣＨ１、ｎ型ソース層１１３
を通りカソード電極１０５から素子外へ排出される。

【００６６】このような電流の経路はＩＧＢＴのそれと
同じであり、トランジスタ状態であるので、ターンオフ
用ゲート電極１１０に正の電圧を印加した後、一定時間
後（Δｔ２後）に、ターンオン用ＭＯＳＦＥＴを非導通
状態にすると、電子の注入が停止して素子はオフする。

【００６７】このようなゲート駆動方法によれば、ター
ンオフ時の電子電流の流れを均一にできるため、従来の
ゲート電極法の場合に比べて、電子電流の導通領域の縮
小によるターンオフ電流の低下が遥かに少なくなる。

【００６８】また、電子電流の流れを均一にできること
から、本実施例の素子構造を複数配列形成して得られる
絶縁ゲート型電力用半導体装置によれば、ターンオフ動
作のばらつきによる一部の素子への電流集中を防止で
き、従来より大きなアノード電流を流すことができる。

【００６９】このゲート駆動方法では、ＩＧＢＴモード
によりサイリスタのラッチアップが解除され、ＩＧＢＴ
モードによりキャリアが排出されることにより、素子は
ターンオフする。

【００７０】ＩＧＢＴモードの期間では、上述のよう
に、ターンオン用ＭＯＳＦＥＴによりｎ型エミッタ層１
０３からｎ型ベース層１０１に電子が注入されており、
ターンオン用ＭＯＳＦＥＴのチャネルＣＨ２の近傍で電
子濃度が高いため、ｐ型エミッタ層１０４からｎ型ベー
ス層１０１に注入される正孔はその電子濃度の高いとこ
ろ、つまり、チャネル領域ＣＨ２付近のｐ型ベース層１
０２に流れ込む。

【００７１】このため、従来構造のようなｎ型エミッタ
層の拡散形状では、正孔電流のバイパス経路において、
ｐ型ベース層の横方向拡散部分の抵抗Ｒ２による電位降
下が非常に大きくなってしまう。

【００７２】しかし、本実施例では、ｎ型エミッタ層１
０３ａの拡散深さが浅いために、ｐ型ベース層１０２の
横方向拡散部分の抵抗Ｒ２が著しく低減されることか
ら、図４で示したゲート駆動方法によってさらに大きな
ターンオフ電流を得ることができるようになる。 （第２の実施例）図２は、本発明の第２の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。以
下の図において、前出した図と同一符号は同一部分また
は相当部分を示し、詳細な説明は省略する。

【００７３】本実施例の特徴は、カソード電極１０５が
第１のｎ型エミッタ層１０３のみにコンタクトするよう
に設けられており、第２のｎ型エミッタ層１０３ａには
コンタクトしていないことにある。

【００７４】このため、ターンオフ時、ターンオフ用Ｍ
ＯＳＦＥＴとターンオン用ＭＯＳＦＥＴとを同時に導通
状態とするＩＧＢＴ期間において、電子電流はカソード
電極１０５から第１のｎ型エミッタ層１０３、第２のｎ
型エミッタ層１０３ａ、チャネル領域ＣＨ２を通ってｎ
型ベース層１０１へと注入される。

【００７５】その際、第２のｎ型エミッタ層１０３ａの
拡散抵抗によって、第２のｎ型エミッタ層１０３ａの電
位が上昇するため、ｐ型ベース層１０２と第２のｎ型エ
ミッタ層１０３ａとにより構成されるエミッタ接合は正
バイアスされにくくなり、その結果、さらに大きな電流
をターンオフできるようになる。 （第３の実施例）図５は、本発明の第３の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００７６】本実施例では、ｐ型ベース層１０２が２つ
の領域、つまり、第１のｐ型ベース層１０２ａと第２の
ｐ型ベース層１０２ｂとに分離形成され、第１のｐ型ベ
ース層１０２ａ内には第１のｎ型エミッタ層１０３、第
２のｎ型エミッタ層１０３ａおよびベース電極１０８ａ
が形成され、第２のｐ型ベース層１０３ｂにはｎ型ドレ
イン層１０７、ｎ型ソース層１１３およびドレイン電極
１０８ｂが形成されている。ここで、ベース電極１０８
ａとドレイン電極１０８ｂとは一体形成されて電気的に
接続されている。

【００７７】本実施例によれば、例えば、ターンオフ用
ＭＯＳＦＥＴのチャネル領域ＣＨ１を平面上で櫛形状に
形成することが可能となる。これにより、ターンオフ用
ＭＯＳＦＥＴのチャネル幅を十分大きくすることがで
き、正孔電流のバイパス経路の抵抗が低減され、さらに
優れたターンオフ特性が得られる。 （第４の実施例）図６は、本発明の第４の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００７８】本実施例では、ｐ型ベース層１０２表面で
ｎ型エミッタ層１０３に隣接し、かつ第１のドレイン電
極１０８と反対側の位置に、第２のドレイン電極１１７
が設けられ、この第２のドレイン電極１１７によりｐ型
ベース層１０２と短絡される第２のｎ型ドレイン層１１
６が形成されている。

【００７９】さらに、この第２のｎ型ドレイン層１１６
とｎ型ベース層１０１との間にターンオン用ゲート電極
１１２が設けられて、ターンオン用ＭＯＳＦＥＴが構成
される。

【００８０】本実施例によれば、ターンオフ時のＩＧＢ
Ｔ期間において、図中に点線で示すように、正孔電流が
第２のドレイン電極１１７から排出されるため、ｎ型エ
ミッタ層１０３直下のｐ型ベース層１０２は正孔排出経
路とならない。したがって、さらに優れたターンオフ特
性が得られる。 （第５の実施例）図７は、本発明の第５の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００８１】本実施例は、図６の絶縁ゲート型サイリス
タの変形例であり、図６において、ｐ型ベース層１０２
を第１のｐ型ベース層１０２と第２のｐ型ベース層１１
５に分け、第２のｐ型ベース層１１５にターンオフ用Ｍ
ＯＳＦＥＴを形成した構造になっている。本実施例で
も、第４の実施例と同様に優れたターンオフ特性が得ら
れる。 （第６の実施例）図８は、本発明の第６の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００８２】本実施例は、図７の絶縁ゲート型サイリス
タの変形例であり、その特徴は、第１のベース電極１０
２の表面で、ｎ型エミッタ層１０３に隣接し、かつ第１
のドレイン電極１０８ａと反対側の位置にベース電極１
１７が設けられ、このベース電極１１７と第１および第
２のドレイン電極１０８ａ，１０８ｂとが電気的に接続
されていることにある。

【００８３】本実施例によれば、ＩＧＢＴ期間のとき
に、ベース電極１０８ａおよびドレイン電極１１７に正
孔電流が流れ、正孔電流のバイパス経路が二つに増え、
正孔電流による電圧降下が減少するので、より優れたタ
ーンオフ特性が得られる。 （第７の実施例）図９は、本発明の第７の実施例に係る
絶縁ゲート型サイリスタの構造を示す断面図である。

【００８４】本実施例の絶縁ゲート型サイリスタが第６
の実施例のそれと主として異なる点は、ｐ型ベース層１
０２の表面に二つのｎ型ドレイン層１１６ａ，１１６ｂ
を形成し、これらｎ型ドレイン層１１６ａ，１１６ｂに
それぞれドレイン電極１１７を設け、さらにｎ型ドレイ
ン層１１６ｂとｎ型ベース層１０１との間のｐ型ベース
層１０２上にゲート絶縁膜１２１を介してターンオンゲ
ート電極１２２を設けて第２のターンオン用ＭＯＳＦＥ
Ｔを形成したたことにある。

【００８５】本実施例でも、従来よりも優れたターンオ
フ特性が得られ、さらに第２のターンオン用ＭＯＳＦＥ
Ｔにより優れたターンオン特性も得られる。 （第８の実施例）図１０は、本発明の第８の実施例に係
る絶縁ゲート型サイリスタの構造を示す断面図である。

【００８６】本実施例は、図６の絶縁ゲート型サイリス
タの変形例であり、ｎ型ドレイン層１１６を二つのｎ型
ドレイン層１１６ａ，１１６ｂに分け、さらに、ゲート
絶縁膜１１８、ターンオフ用ゲート電極１１９を付加し
て、第２のターンオフ用ＭＯＳＦＥＴを形成したことに
ある。

【００８７】本実施例によれば、正孔電流のバイパス経
路が増えるので、より優れたターンオフ特性が得られ
る。 （第９の実施例）図１１は、本発明の第９の実施例に係
る絶縁ゲート型サイリスタの構造を示す断面図である。

【００８８】本実施例では、ｐ型ベース層１０２から所
定距離離れたｎ型ベース層１０１の表面にｐ型層１２０
が形成され、このｐ型層１２０にドレイン電極１０８と
電気的に接続された電極１２１が設けられる。

【００８９】すなわち、本実施例では、ターンオン用ゲ
ート電極１１２、ｎ型エミッタ層１０３およびｎ型ベー
ス層１０１により領域ＣＨ２をチャネル領域とするター
ンオン用ＭＯＳＦＥＴが構成されていると同時に、ター
ンオン用ゲート電極１１２、ｐ型ベース層１０２および
ｐ型層１２０により領域ＣＨ３をチャネル領域とするタ
ーンオフ用ＭＯＳＦＥＴが構成されている。

【００９０】本実施例によれば、ターンオフ時のＩＧＢ
Ｔ期間において、図中に点線で示すように、正孔電流が
ｐ型ベース層１０２（の横方向拡散部分）からチャネル
領域異ＣＨ３、ｐ型層１２０、電極１２１、ｎ型ドレイ
ン層１０７、チャネル領域ＣＨ２、ｎ型ソース層１１３
を通ってカソード電極１０５へと排出されるので、ｎ型
エミッタ層１０３直下のｐ型ベース層１０２は正孔排出
経路とならない。したがって、本実施例でも従来よりも
優れたターンオフ特性が得られる。 （第１０の実施例）図１２は、本発明の第１０の実施例
に係る絶縁ゲート型サイリスタの構造を示す断面図であ
る。

【００９１】図中、２０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層２０１の表面にはｐ型ベー
ス層２０２が形成されている。このｐ型ベース層２０２
の表面には高濃度のｎ型エミッタ層２０３が選択的に形
成されており、このｎ型エミッタ層２０３にはカソード
電極２０５が配設されている。

【００９２】このサイリスタ構造において、ｐ型ベース
層２０２のｎ型エミッタ層２０３に隣接する位置にドレ
イン電極２０８が設けられ、このドレイン電極２０８に
よりｐ型ベース層２０２と短絡される高濃度のｎ型ドレ
イン層２０７が形成されている。

【００９３】このｎ型ドレイン層２０７から所定距離離
れたｐ型ベース層２０２の表面にはｎ型ソース層２１３
が形成され、このｎ型ソース層２１３にはソース電極２
１４が設けられている。これらｎ型ドレイン層２０７と
ｎ型ソース層２１３との間のｐ型ベース層２上には、ゲ
ート絶縁膜２０９を介してターンオフゲート電極２１０
が配設され、領域ＣＨ１をチャネル領域とするターンオ
フ用ＭＯＳＦＥＴが構成されている。

【００９４】ソース電極２１４は、カソード電極２０５
と一体形成されてカソード電極２０５と電気的に接続さ
れている。また、ｎ型ベース層２０１とｎ型エミッタ層
２０３の間のｐ型ベース層２０２上には、ゲート絶縁膜
２１１を介してターンオンゲート電極２１２が配設さ
れ、領域ＣＨ２をチャネル領域とするターンオン用ＭＯ
ＳＦＥＴが構成されている。

【００９５】ゲート電極２１２は抵抗体２２１を介して
ターンオン電圧入力端子Ｇ１に接続され、ターンオン電
圧入力端子Ｇ１は容量体２２２を介してカソード電極２
０５に接続されている。

【００９６】抵抗体２２１の抵抗値と容量体２２２の容
量値との積（時定数）は、ターンオン用ＭＯＳＦＥＴの
ゲート抵抗とゲート容量との積より大きいことが望まし
い。また、ゲート電極２１０は抵抗体２２３を介してタ
ーンオフ電圧入力端子Ｇ２に接続され、ターンオフ電圧
入力Ｇ２は容量体２２４を介してカソード電極２０５に
接続されている。

【００９７】抵抗体２２３の抵抗値と容量体２２４の容
量値との積（時定数）は、ターンオフ用ＭＯＳＦＥＴの
ゲート抵抗とゲート容量との積より大きいことが望まし
い。一方、ｎ型ベース層２０１の裏面には、高濃度のｐ
型エミッタ層２０４が形成されており、このｐ型エミッ
タ層２０４にはアノード電極２０６が配設されている。

【００９８】なお、ｎ型ベース層２０１に直接接するｐ
型エミッタ層２０４を形成する代わりに、ｎ型ベース層
２０１とｐ型エミッタ層２０４との間にｎ型バッファ層
を設け、ｎ型ベース層２０１に間接的に接するｐ型エミ
ッタ層２０４を形成しても良い。

【００９９】図１３は、本実施例の絶縁ゲート型サイリ
スタのゲート駆動方法を示すタイムチャートである。ま
た、図１４は、従来の絶縁ゲート型サイリスタのゲート
駆動方法を示すタイムチャートである。

【０１００】ターンオン時には、ターンオン用ゲート電
極２１２に誘起される電圧Ｖ_CH2 がターンオン用ＭＯＳ
ＦＥＴのしきい値電圧Ｖ_th,on より高くなる電圧をター
ンオン電圧入力端子Ｇ１に与え、一方、ターンオフ用ゲ
ート電極２１０に誘起される電圧Ｖ_CH1 がターンオフ用
ＭＯＳＦＥＴのしきい値電圧Ｖ_th,offより低くなる電圧
を与える。

【０１０１】また、ターンオフ時には、図１３に示すよ
うに、ターンオン用ＭＯＳＦＥＴがオン状態のときに、
ターンオフ用ＭＯＳＦＥＴをオン状態にする。この結
果、ターンオン用ＭＯＳＦＥＴおよびターンオフ用ＭＯ
ＳＦＥＴの両方がともにオン状態（ＩＧＢＴモード）で
ある期間が存在する。この期間は上記時定数に相当する
時間だけ従来よりも長くなる。

【０１０２】したがって、ターンオフ用ＭＯＳＦＥＴが
オン状態になってもターンオン用ＭＯＳＦＥＴは急激に
はオフ状態にはならないので、図１４の従来のゲート駆
動方法の場合よりも、ｐ型ベース層２０２に蓄積される
正孔量が低減し、ターンオフ特性が改善される。 （第１１の実施例）図１５は、本発明の第１１の実施例
に係る縦型の絶縁ゲート型サイリスタの構造を示す断面
図である。また、図１６は同絶縁ゲート型サイリスタの
等価回路である。

【０１０３】図１５に示すように、ｐ型エミッタ層３０
１に接してｎ型ベース層３０２が形成されており、この
ｎ型ベース層３０２内にｐ型ベース層３０３が拡散形成
されている。このｐ型ベース層３０３内にはｎ型エミッ
タ層３０４が拡散形成されている。ｐ型エミッタ層３０
１にはアノード電極３０５が設けられ、ｎ型エミッタ層
３０４にはカソード電極３０６が設けられている。

【０１０４】ｎ型エミッタ層３０４とｎ型ベース層３０
２との間のｐ型ベース層３０３上には、ゲート絶縁膜３
１１を介してターンオン用ゲート電極３０８が形成され
て、領域ＣＨ２をｎ型チャネル領域とするターンオン用
ｎ型ＭＯＳＦＥＴが構成されている。

【０１０５】ｎ型ベース層３０２の表面にはｐ型ベース
層３０３から所定距離離れてｐ型ドレイン層３０７が形
成されており、このｐ型ドレイン層３０７とｐ型ベース
層３０３との間のｎ型ベース層３０２上には、ゲート絶
縁膜３１２を介してターンオフ用ゲート電極３０９が形
成され、領域ＣＨ１をｐ型チャネル領域とするｐ型のタ
ーンオフ用ＭＯＳＦＥＴが構成されている。ｐ型ドレイ
ン層３０７にはドレイン電極３１０が設けられており、
このドレイン電極３１０はカソード電極３０６に接続さ
れている。

【０１０６】ターンオン用ゲート電極３０８およびター
ンオフ用ゲート電極３０９は電圧入力端子Ｇに接続され
ている。この電圧入力端子Ｇとターンオン用ゲート電極
３０８との間には抵抗体３１３が設けられている。ま
た、ターンオン用ゲート電極３０８とカソード電極３０
６との間には容量体３１４が設けられている。

【０１０７】図１７は、本実施例の絶縁ゲート型サイリ
スタのゲート駆動方法を示すタイムチャートである。ゲ
ート電圧入力端子Ｇにゲート電圧Ｖ_G を与えると、抵抗
体３１３と容量体３１４との影響により、ターンオン用
ゲート電極３０８に印加されるゲート電圧Ｖ_G に時間遅
れが生じ、ターンオン用ｎ型ＭＯＳＦＥＴは従来よりも
遅れてオン状態になる。この遅延時間は抵抗体３１３の
抵抗値と容量体３１４の容量値との積（時定数）により
決定される。オンゲートのグラフに波線で示しているの
がターンオン用ゲート電極３０８に実際に印加されるゲ
ート電圧Ｖ_G ´である。

【０１０８】このようにターンオン用ＭＯＳＦＥＴが遅
れてオン状態になる結果、ターンオフ用ＭＯＳＦＥＴお
よびターンオン用ＭＯＳＦＥＴの両方がともにオン状態
（ＩＧＢＴモード）である期間が存在するようになる。

【０１０９】この状態では、ターンオン用ゲート電極３
０８下には電子電流が、オフゲート用電極３０９下にな
正孔電流が流れサイリスタのラッチアップが解けてい
る。したがって、本実施例によれば、ＩＧＢＴモードで
サイリスタのラッチアップが解除され、このＩＧＢＴモ
ードでキャリアが排出されて素子がターンオフするの
で、ＩＧＢＴモードがない図３０の従来の素子構造の場
合よりも、優れたターンオフ特性（例えば、可制御電流
の増大、スイッチング動作の高速化、遮断電流の増大）
が得られるようになる。 （第１２の実施例）図１８は、本発明の第１２の実施例
に係る縦型の絶縁ゲート型サイリスタの構造を示す断面
図である。

【０１１０】本実施例の特徴は、第１１の実施例の低抗
体を高抵抗膜３１５（例えば、ポリシリコン膜、エピタ
キシャルシリコン膜などの半導体層）によりゲート電極
３０８の下部のチャネル領域ＣＨ２上に形成し、、第１
１の実施例の容量体を高抵抗膜３１５とカソード電極３
０６とこれらの間の絶縁膜３１６とにより形成したこと
にある。また、ｐ型ベース層３０３上に電位検知用のベ
ース電極３１７を形成し、動作時の挙動と電位とを監視
できるようにしている。 （第１３の実施例）図１９は、本発明の第１３の実施例
に係る縦型の絶縁ゲート型サイリスタの構造を示す断面
図である。

【０１１１】本実施例の絶縁ゲート型サイリスタが第１
２の実施例と異なる点は、ｐ型ドレイン層３０７がｎ型
ベース層３０２の表面ではなく、ｎ型エミッタ層３０４
の表面に拡散形成したことにある。

【０１１２】このような素子構造であれば、ターンオフ
用ゲート電極３０９と高抵抗膜３１５との間にドレイン
電極３１０を形成することができるので、より小さな面
積で素子を形成することができ、面積効率を高くするこ
とができる。 （第１４の実施例）図２０は、本発明の第１４の実施例
に係る絶縁ゲート型サイリスタの構造を示す断面図であ
る。

【０１１３】図中、４０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層４０１内にはｐ型ベース層
４０２が形成されている。このｐ型ベース層４０２の表
面には高濃度のｎ型エミッタ層４０３が形成されてお
り、このｎ型エミッタ層４０３にはカソード電極４０５
が配設されている。

【０１１４】このサイリスタ構造において、ｎ型エミッ
タ層４０３に隣接する位置にドレイン電極４０８が設け
られ、このドレイン電極４０８によりｐ型ベース層４０
２と短絡される高濃度のｎ型ドレイン層４０７がｐ型ベ
ース層４０２の表面に形成されている。

【０１１５】ｎ型ドレイン層４０７から所定距離離れた
ｐ型ベース層４０２の表面にはｎ型ソース層４１３が形
成されており、このｎ型ソース層４１３にはソース電極
４１４が設けられている。

【０１１６】ｎ型ドレイン層４０７とｎ型ソース層４１
３との間のｐ型ベース層４０２上には、ゲート絶縁膜４
０９を介してゲート電極４１０が配設され、領域ＣＨ１
をチャネル領域とするターンオフ用ＭＯＳＦＥＴが構成
されている。

【０１１７】ソース電極４１４は、カソード電極４０５
と一体形成されてカソード電極４０５と電気的に接続さ
れている。また、ｎ型ベース層４０１とｎ型エミッタ層
４０３との間のｐ型ベース層４０２上には、ゲート絶縁
膜４１１を介してゲート電極４１２が配設され、領域Ｃ
Ｈ２をチャネル領域とするターンオン用ＭＯＳＦＥＴが
構成されている。

【０１１８】一方、ｎ型ベース層４０１の裏面には、高
濃度のｐ型エミッタ層４０４が形成されており、このｐ
型エミッタ層４０４にはアノード電極４０６が配設され
ている。

【０１１９】なお、ｎ型ベース層４０１に直接接するｐ
型エミッタ層４０４を形成する代わりに、ｎ型ベース層
４０１とｐ型エミッタ層４０４との間にｎ型バッファ層
を設け、ｎ型ベース層４０１に間接的に接するｐ型エミ
ッタ層４０４を形成しても良い。

【０１２０】上記のような素子構造において、本実施例
では、ターンオフ用ゲート電極４１０を抵抗体４１５と
容量体（不図示）とを介してターンオン用ゲート電極４
１２と同一のゲート電圧入力端子Ｇに接続させている。
本実施例では、容量体をゲート絶縁膜４０９の容量で代
用している。なお、容量体を別に設けても良い。

【０１２１】そして、ターンオン用ＭＯＳＦＥＴのしき
い値電圧Ｖ_th,on はターンオフ用ＭＯＳＦＥＴのしきい
値電圧Ｖ_th,offより大きい値に設定されている本実施例
の絶縁ゲート型サイリスタは、図２１に示すようなタイ
ムチャートに従ったゲート駆動方法によりスイッチング
動作させる。

【０１２２】なお、図２１において、Ｖ_G はゲート入力
端子４２０に印加される電圧、Ｖ_CH2 はターンオン用ゲ
ート電極４１２に誘起される電圧、そしてＶ_CH1 はター
ンオフ用ゲート電極４１０に誘起される電圧を示してい
る。

【０１２３】ターンオン時には、ゲート電圧入力端子４
２０にしきい値電圧Ｖ_th,on より大きい正電圧が所定の
時間Δｔ１だけ印加される。これにより、ターンオン用
ゲート電極４１２にはしきい値電圧Ｖ_th,on を上回る正
電圧が瞬時に印加される。しかし、図２２に示すよう
に、抵抗体４１５と容量体４０９とにより生じる時間遅
れによって、ターンオフ用ゲート電極４１０では、時間
Δｔ１内にしきい値電圧Ｖ_th,offを上回らないため、タ
ーンオン用ＭＯＳＦＥＴのみがオン状態（導通状態）と
なる。

【０１２４】その結果、ｎ型エミッタ層４０３からター
ンオン用ゲート電極４１２下のｎチャネル領域ＣＨ２を
介してｎ型ベース層４０１に電子が注入され、これに見
合った量の正孔がｐ型エミッタ層４０４からｎ型ベース
層４０１に注入されて、サイリスタはターンオンする。

【０１２５】一方、ターンオフ時には、まず、ゲート電
圧入力端子４２０にしきい値電圧Ｖ_th,on より大きい正
電圧が所定の時間Δｔ２だけ印加される。ここで、時間
Δｔ２は時間Δｔ１より長く設定されている。そして、
時間Δｔ２後には、しきい値電圧Ｖ_th,on より小さく、
かつしきい値電圧Ｖ_th,offより大きい正電圧がゲート電
圧入力端子Ｇに印加される。

【０１２６】この結果、時間Δｔ２が経過するまでター
ンオン用ゲート電極４１２およびターンオフ用ゲート電
極４１０の両方にしきい値電圧Ｖ_th,on を上回る正電圧
が印加される。

【０１２７】そして、時間Δｔ２経過後、ターンオフ用
ゲート電極４１０にはしきい値電圧Ｖ_th,offを上回る電
圧が印加されるが、ターンオン用ゲート電極４１２では
しきい値電圧Ｖ_th,on を上回らない。

【０１２８】したがって、ターンオフ時には、まずター
ンオン用ＭＯＳＦＥＴ４１２およびターンオフ用ＭＯＳ
ＦＥＴ４１０の両方がともにオン状態（導通状態）とな
った後に、一定時間後（Δｔ０後）にターンオン用ＭＯ
ＳＦＥＴがオフ状態（非導通状態）となる。

【０１２９】図２０には、ターンオン用ＭＯＳＦＥＴを
オン状態にしたときの電子電流が実線で、そして、ター
ンオフ用ＭＯＳＦＥＴをオン状態にしたときの正孔電流
のバイパス経路が破線で示されている。

【０１３０】正孔電流は、図示のように、ｎ型エミッタ
層４０３のすぐ近くでドレイン電極４０８に吸い出さ
れ、ｎ型ドレイン層４０７、ターンオフ用ゲート電極４
１０下部のｎ型チャネル領域ＣＨ１、ｎ型ソース層４１
３、ソース電極４１４を通りカソード電極４０５から素
子外へ排出される。

【０１３１】このような電流の経路はＩＧＢＴのそれと
同じであるので、ターンオフ用ＭＯＳＦＥＴを導通状態
にした後、一定時間後（Δｔ０後）に、ターンオン用Ｍ
ＯＳＦＥＴを非導通状態にすると、電子の注入が停止し
て素子はオフする。

【０１３２】このようなゲート駆動方法によれば、ター
ンオフ時にサイリスタ状態からトランジスタ状態を経て
ターンオフするため、ターンオフ時の電子電流の流れを
均一にでき、電子電流の導通領域の縮小によるターンオ
フ電流の低下が遥かに少なくなる。

【０１３３】したがって、本実施例によれば、従来より
も大きなターンオフ電流を得ることができるようにな
る。また、この実施例では、図３０の従来の素子構造と
比較して明らかなように、正孔電流バイパス経路にはｐ
型ベース層の横方向抵抗が入らないので、バイパスされ
る正孔電流による電圧降下が従来に素子構造に比べて小
さくなり、さらに高いターンオフ能力が得られる。 （第１５の実施例）図２３は、本発明の第１５の実施例
に係る絶縁ゲート型サイリスタの要部素子構造を示す平
面図である。

【０１３４】本実施例では、抵抗体４１５がゲート電極
の極細の引出し部分より構成されている。これにより、
ターンオフ用ゲート電極４１０とターンオン用ゲート電
極４１２とを一回のパターニング工程で一体形成するこ
とが可能となる。 （第１６の実施例）図２４は、本発明の第１６の実施例
に係る絶縁ゲート型サイリスタの要部素子構造を示す平
面図である。

【０１３５】本実施例では、抵抗体４１５がターンオフ
用ゲート電極４１０のイオン注入されていない部分より
構成されている。これにより、第１５の実施例と同様
に、ターンオフ用ゲート電極４１０とターンオン用ゲー
ト電極４１２とを一回のパターニング工程で一体形成す
ることが可能となる。 （第１７の実施例）図２５は、本発明の第１７の実施例
に係る絶縁ゲート型サイリスタの素子構造を示す断面図
である。

【０１３６】本実施例では、抵抗体４１５が絶縁ゲート
電極４１０上に形成された抵抗体により構成されてい
る。これにより、ターンオフ用ゲート電極４１０とター
ンオン用ゲート電極４１２とを金属材料などの低抵抗配
線で接続することが可能となる。 （第１８の実施例）図２６は、本発明の第１８の実施例
に係る絶縁ゲート型サイリスタの素子構造を示す断面図
である。

【０１３７】本実施例では、ｐ型ベース層が２つの領
域、つまり、第１のｐ型ベース層４０２ａと第２のｐ型
ベース層４０２ｂに分離形成され、第１のｐ型ベース層
４０２ａにｎ型エミッタ層４０３およびベース電極４０
８ａが形成され、第２のｐ型ベース層４０２ｂにｎ型ド
レイン層４０７およびｎ型ソース層４１３が形成されて
いる。

【０１３８】そして、ベース電極４０８ａは、ドレイン
電極４０８ｂと一体形成されてドレイン電極４０８ｂと
電気的に接続され、ソース電極４１４は第２のｐ型ベー
ス層４０２ｂとｎ型ソース層４１３の両方にコンタクト
している。

【０１３９】本実施例による絶縁ゲート型ターンオフサ
イリスタの駆動方法ならびに動作原理は、第１４の実施
例のそれらと同様である。本実施例でも、第１４の実施
例と同様な効果が得られ、さらに本実施例では、ｐ型ベ
ース層４０２が分離形成され、ｎ型ソース層４１３のラ
ッチアップが起こり難いので、ターンオフ用ＭＯＳＦＥ
Ｔのチャネルを平面上で櫛型に形成するなどの方法によ
って、ターンオフ用ＭＯＳＦＥＴのチャネル抵抗を低減
でき、ターンオフ能力をさらに高めることができる。 （第１９の実施例）図２７は、本発明の第１９の実施例
に係る絶縁ゲート型サイリスタの素子構造を示す断面図
である。

【０１４０】本実施例では、ｐ型ベース層４０２が２つ
の領域、つまり、第１のｐ型ベース層４０２ａと第２の
ｐ型ベース層４０２ｂとに分離形成されている。第１の
ｐ型ベース層４０２ａにはｎ型エミッタ層４０３、ベー
ス電極４０８ａなどが形成され、第２のｎ型ベース層４
０２ｂにはｎ型ドレイン層４０７、ｎ型ソース層４１３
などが形成されている。

【０１４１】そして、第２のｐ型ベース層４０２ｂには
ダイオード４１７を介してゲート電圧入力端子Ｇと接続
された電位制御電極４１６が設けられている。ターンオ
ン用ゲート電極４１２は所定の大きさの抵抗体４１５お
よび容量体を介してゲート入力端子Ｇに接続され、ター
ンオフ用ゲート電極４１０がカソード電極４０５に接続
されている。

【０１４２】本実施例の絶縁ゲート型サイリスタは、図
２８に示すようなタイムチャートに従ったゲート駆動方
法によりスイッチング動作させることができる。すなわ
ち、ゲート電圧入力端子Ｇには、オン状態で＋Ｖｏｎ
［Ｖ］の電圧が印加され、ターンオフ時に−Ｖｏｆｆ
［Ｖ］の電圧が印加される。

【０１４３】これにより、ターンオン時にはターンオン
用ゲート電極４１２にＶ_th,on を上回る正電圧が印加さ
れて、ターンオン用ＭＯＳＦＥＴがオン状態となる。一
方、ターンオフ時には、電位制御電極４１６によりター
ンオフ用ＭＯＳＦＥＴの基板電位が−Ｖｏｆｆ［Ｖ］の
負電位となって、カソード電極４０５に接続されて零電
位となっているターンオフ用ゲート電極４１０との間に
Ｖｏｆｆ［Ｖ］の電位差が生じ、ターンオフ用ＭＯＳＦ
ＥＴがオン状態となる。

【０１４４】さらに、ターンオン用ゲート電極４１０で
は抵抗体４１５と容量体により生じる時間遅れによっ
て、時間Δｔ０後に電圧がＶ_th,on を下回り、ターンオ
ン用ＭＯＳＦＥＴがオフ状態となる。

【０１４５】以上のような動作原理によって、ターンオ
フ時に、はじめターンオン用ＭＯＳＦＥＴとターンオフ
用ＭＯＳＦＥＴの両方がオン状態となり、一定時間経過
後（Δｔ０後）にターンオン用ＭＯＳＦＥＴがオフ状態
となる。したがって、本実施例の絶縁ゲート型サイリス
タでも、第１４の実施例の場合と同様の機構により、大
きな電流をターンオフすることができる。 （第２０の実施例）図２９は、本発明の第２０の実施例
に係る絶縁ゲート型サイリスタの素子構造を示す断面図
である。

【０１４６】本実施例は、第１９の実施例の絶縁ゲート
型サイリスタの変形例であり、主として異なる点は、電
位制御電極４１６型の下部のｐ型ベース層４０２の表面
に高濃度のｎ型層４１８が設けられていることにある。
第１９の実施例と同様にダイオード４１７を設けても良
い。

【０１４７】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例では、第１導電型をｎ
型、第２導電型をｐ型とした場合の実施例であるが、第
１導電型をｐ型、第２導電型をｎ型としても良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。

【０１４８】

【発明の効果】以上詳述したように本発明（請求項１）
によれば、バイパス経路における第２導電型ベース層の
抵抗の低減および第２導電型ベース層の横方向拡散部分
における抵抗の低減により、従来に比べて、ターンオフ
特性が大幅に改善される。

【０１４９】また、本発明（請求項２）によれば、ター
ンオフ時に、ターンオフ用ＭＯＳＦＥＴがオン状態にな
ってもターンオン用ＭＯＳＦＥＴは急激にはオフ状態に
ならないので、従来よりも第２導電型ベース層に蓄積さ
れるキャリア量が低減し、ターンオフ特性が改善され
る。

【０１５０】また、本発明（請求項３）によれば、ＩＧ
ＢＴモードによりサイリスタのラッチアップが解除さ
れ、ＩＧＢＴモードによりキャリアが排出されることに
より、素子がターンオフするので、ターンオフ特性が改
善される。

【０１５１】また、本発明（請求項４）によれば、ター
ンオフ特性が改善され、さらに、ターンオフ用ＭＯＳＦ
ＥＴおよびターンオン用ＭＯＳＦＥＴを単一のゲート信
号により制御できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図２】本発明の第２の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図３】図１の絶縁ゲート型サイリスタのゲート駆動方
法を示すタイムチャート

【図４】図１の絶縁ゲート型サイリスタの他のゲート駆
動方法を示すタイムチャート

【図５】本発明の第３の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図６】本発明の第４の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図７】本発明の第５の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図８】本発明の第６の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図９】本発明の第７の実施例に係る絶縁ゲート型サイ
リスタの構造を示す断面図

【図１０】本発明の第８の実施例に係る絶縁ゲート型サ
イリスタの構造を示す断面図

【図１１】本発明の第９の実施例に係る絶縁ゲート型サ
イリスタの構造を示す断面図

【図１２】本発明の第１０の実施例に係る絶縁ゲート型
サイリスタの構造を示す断面図

【図１３】図１２の絶縁ゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【図１４】従来の絶縁ゲート型サイリスタのゲート駆動
方法を示すタイムチャート

【図１５】本発明の第１１の実施例に係る縦型の絶縁ゲ
ート型サイリスタの構造を示す断面図

【図１６】図１５の絶縁ゲート型サイリスタの等価回路

【図１７】図１５の絶縁ゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【図１８】本発明の第１２の実施例に係る縦型の絶縁ゲ
ート型サイリスタの構造を示す断面図

【図１９】本発明の第１３の実施例に係る縦型の絶縁ゲ
ート型サイリスタの構造を示す断面図

【図２０】本発明の第１４の実施例に係る絶縁ゲート型
サイリスタの構造を示す断面図

【図２１】図１４の絶縁ゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【図２２】抵抗体と容量体との効果を示す回路図

【図２３】本発明の第１５の実施例に係る絶縁ゲート型
サイリスタの要部素子構造を示す平面図

【図２４】本発明の第１６の実施例に係る絶縁ゲート型
サイリスタの要部素子構造を示す平面図

【図２５】本発明の第１７の実施例に係る絶縁ゲート型
サイリスタの素子構造を示す断面図

【図２６】本発明の第１８の実施例に係る絶縁ゲート型
サイリスタの素子構造を示す断面図

【図２７】本発明の第１９の実施例に係る絶縁ゲート型
サイリスタの素子構造を示す断面図

【図２８】図２７の絶縁ゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【図２９】本発明の第２０の実施例に係る絶縁ゲート型
サイリスタの素子構造を示す断面図

【図３０】従来の絶縁ゲート型サイリスタの素子構造を
示す断面図

【図３１】従来の縦型の絶縁ゲート型サイリスタの素子
構造を示す断面図

【図３２】図３１の絶縁ゲート型サイリスタの等価回路
図

【図３３】図３１の絶縁ゲート型サイリスタのゲート駆
動方法を示すタイムチャート

【符号の説明】

ＣＨ１…ターンオンＭＯＳＦＥＴのチャネル領域 ＣＨ２…ターンオフＭＯＳＦＥＴのチャネル領域 Ｇ …電圧入力端子 Ｇ１…ターンオン電圧入力端子 Ｇ２…ターンオフ電圧入力端子 １０１…ｎ型ベース層（第１導電型ベース層） １０２…ｐ型ベース層（第２導電型ベース層） １０３…第１のｎ型エミッタ層（第１の第１導電型エミ
ッタ層） １０３ａ…第２のｎ型エミッタ層（第２の第１導電型エ
ミッタ層） １０４…ｐ型エミッタ層（第２導電型エミッタ層） １０５…カソード電極（第２の主電極） １０６…アノード電極（第１の主電極） １０７…ｎ型ドレイン層（第１導電型ドレイン層） １０８…ドレイン電極 １０９…ゲート絶縁膜 １１０…ターンオフ用ゲート電極 １１１…ゲート絶縁膜 １１２…ターンオン用ゲート電極 １１３…ｎ型ソース層（第１導電型ソース層） １１４…ソース電極 ２０１…ｎ型ベース層（第１導電型ベース層） ２０２…ｐ型ベース層（第２導電型ベース層） ２０３…ｎ型エミッタ層（第１導電型エミッタ層） ２０４…ｐ型エミッタ層（第２導電型エミッタ層） ２０５…カソード電極（第２の主電極） ２０６…アノード電極（第１の主電極） ２０７…ｎ型ドレイン層（第１導電型ドレイン層） ２０８…ドレイン電極 ２０９…ゲート絶縁膜 ２１０…ターンオフゲート電極 ２１１…ゲート絶縁膜 ２１２…ターンオンゲート電極 ２１３…ｎ型ソース層（第１導電型ソース層） ２１４…ソース電極 ２２１…抵抗体 ２２２…容量体 ２２３…抵抗体 ２２４…容量体 ３０１…ｐ型エミッタ層（第２導電型エミッタ層） ３０２…ｎ型ベース層（第１導電型ベース層） ３０３…ｐ型ベース層（第２導電型ベース層） ３０４…ｎ型エミッタ層（第１導電型エミッタ層） ３０５…アノード電極（第１の主電極） ３０６…カソード電極（第２の主電極） ３０７…ｐ型ドレイン層（第２導電型ドレイン層） ３０８…ターンオン用ゲート電極 ３０９…ターンオフ用ゲート電極 ３１０…ドレイン電極 ３１１…ゲート絶縁膜 ３１２…ゲート絶縁膜 ３１６…絶縁膜 ３１７…ベース電極 ４０１…ｎ型ベース層（第１導電型ベース層） ４０２…ｐ型ベース層（第２導電型ベース層） ４０３…ｎ型エミッタ層（第１導電型エミッタ層） ４０４…ｐ型エミッタ層（第２導電型エミッタ層） ４０５…カソード電極（第２の主電極） ４０６…アノード電極（第１の主電極） ４０７…ｎ型ドレイン層（第１導電型ドレイン層） ４０８…ドレイン電極 ４０９…ゲート絶縁膜 ４１０…ゲート電極 ４１１…ゲート絶縁膜 ４１２…ゲート電極 ４１３…ｎ型ソース層（第１導電型ソース層） ４１４…ソース電極 ４１５…抵抗体

フロントページの続き (56)参考文献 特開 平６−125078（ＪＰ，Ａ) 特開 平６−232387（ＪＰ，Ａ) 特開 平６−177371（ＪＰ，Ａ) 特開 平８−213588（ＪＰ，Ａ) 特開 平８−88348（ＪＰ，Ａ) 特開 平５−29606（ＪＰ，Ａ) 特開 平４−196359（ＪＰ，Ａ) 特開 昭58−46678（ＪＰ，Ａ) 特開 昭58−6169（ＪＰ，Ａ) 国際公開90／10311（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749 H01L 29/78 655

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １の第１導電型エミッタ層と、 前記第２導電型ベース層の表面に前記第１の第１導電型
   エミッタ層と一体的に形成され、かつ前記第１の第１導
   電型エミッタ層より拡散深さが浅い第２の第１導電型エ
   ミッタ層と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型ドレイン層と、 前記第２導電型ベース層の表面に前記第１導電型ドレイ
   ン層から所定距離離れて形成された第１導電型ソース層
   と、 前記第１導電型ドレイン層と前記第１導電型ソース層の
   間の前記第２導電型ベース層上にゲート絶縁膜を介して
   形成されたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第２の第１導電型エミッ
   タ層の間の前記第２導電型ベース層上にゲート絶縁膜を
   介して形成されたターンオン用ゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型エミッタ層に設けられた第２の主電極
   と、 前記第１導電型ドレイン層に設けられたドレイン電極
   と、 前記第２導電型ベース層に設けられ、前記ドレイン電極
   と電気的に接続されたベース電極と、 前記第１導電型ソース層に設けられ、前記第２の主電極
   と電気的に接続されたソース電極と を具備してなることを特徴とする絶縁ゲート型電力用半
   導体装置。
2. 【請求項２】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型ドレイン層と、 前記第２導電型ベース層の表面に前記第１導電型ドレイ
   ン層から所定距離離れて形成された第１導電型ソース層
   と、 前記第１導電型ドレイン層と前記第１導電型ソース層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て形成されたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て設けられたターンオン用ゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型エミッタ層に設けられた第２の主電極
   と、 前記第１導電型ドレイン層に設けられたドレイン電極
   と、 前記第２導電型ベース層に設けられ、前記ドレイン電極
   と電気的に接続されたベース電極と、 前記第１導電型ソース層に設けられ、前記第２の主電極
   と電気的に接続されたソース電極と、 前記ターンオン用ゲート電極に電気的に接続された第１
   の電圧入力端子と、 前記ターンオフ用ゲート電極に電気的に接続された第２
   の電圧入力端子と、 前記第１の電圧入力端子と前記ターンオン用ゲート電極
   の下部のゲート絶縁膜との間に設けられた抵抗体と、 前記第１の電圧入力端子と前記第２の主電極との間に設
   けられた容量体と を具備してなることを特徴とするＭＯＳゲート型電力用
   半導体装置。
3. 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層と所定距離離れて前記第１導電
   型ベース層の表面に形成された第２導電型ドレイン層
   と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て設けられたターンオン用ゲート電極と、 前記第２導電型ベース層と前記第２導電型ドレイン層と
   の間の前記第１導電型ベース層上にゲート絶縁膜を介し
   て設けられたターンオフ用ゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
   と、 前記第２導電型エミッタ層に設けられた第２の主電極
   と、 前記第２導電型ドレイン層に設けられ、前記第１の主電
   極と電気的に接続されたドレイン電極と 前記ターンオン用ゲート電極および前記ターンオフ用ゲ
   ート電極に電気的に接続された電圧入力端子と、 この電圧入力端子と前記ターンオン用ゲート電極の下部
   のゲート絶縁膜との間に設けられた抵抗体と、 前記ターンオン用ゲート電極と第１の主電極との間に設
   けられた容量体と を具備してなることを特徴とする絶縁ゲート型電力用半
   導体装置。
4. 【請求項４】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 この第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型ドレイン層と、 前記第２導電型ベース層の表面に前記第１導電型ドレイ
   ン層から所定距離離れて形成された第１導電型ソース層
   と、 前記第１導電型ドレイン層と前記第１導電型ソース層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て形成されたターンオフ用ゲート電極と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て形成されたターンオン用ゲート電極と、 前記第２導電型エミッタ層に設けられた第１の主電極
   と、 前記第１導電型エミッタ層に設けられた第２の主電極
   と、 前記第１導電型ドレイン層に設けられたドレイン電極
   と、 前記第２導電型ベース層に設けられ、前記ドレイン電極
   と電気的に接続されたベース電極と、 前記第１導電型ソース層に設けられ、前記第２の主電極
   と電気的に接続されたソース電極と、 前記ターンオン用ゲート電極および前記ターンオフ用ゲ
   ート電極に電気的に接続された電圧入力端子と、 この電圧入力端子と前記ターンオフ用ゲート電極の下部
   のチャネル領域との間に設けられた容量体と、 前記電圧入力端子と前記ターンオフ用ゲート電極の下部
   のゲート絶縁膜との間に設けられた抵抗体と を具備してなり、 前記ターンオン用ゲート電極、その下部の前記ゲート絶
   縁膜、前記第１導電型ベース層、前記第１導電型エミッ
   タ層および前記第２導電型ベース層からなるターンオン
   用ＭＯＳＦＥＴのしきい値電圧が、前記ターンオフ用ゲ
   ート電極、その下部の前記ゲート絶縁膜、前記第１導電
   型ドレイン層、前記第１導電型ソース層および前記第２
   導電型ベース層からなるターンオフ用ＭＯＳＦＥＴのし
   きい値電圧より大きいことを特徴とする絶縁ゲート型電
   力用半導体装置。
5. 【請求項５】前記第２導電型ベース層は、第１の第２導
   電型ベース層と、第２の第２導電型ベース層とから構成
   され、前記第１の第２導電型ベース層には、前記第１お
   よび第２の第１導電型エミッタ層、ならびに前記ベース
   電極が形成され、前記第２の第２導電型ベース層には、
   前記第１導電型ドレイン層、前記第１導電型ソース層お
   よび前記ドレイン電極が形成されていることを特徴とす
   る請求項１に記載の絶縁ゲート型電力用半導体装置。
6. 【請求項６】第１導電型ベース層と、 この第１導電型ベース層の表面に直接または間接的に接
   する第２導電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
   ース層の表面に選択的に形成された第２導電型ベース層
   と、 前記第２導電型ベース層の表面に選択的に形成された第
   １導電型エミッタ層と、 前記第１導電型エミッタ層の表面に選択的に形成された
   第２導電型ドレイン層と、 前記第１導電型ベース層と前記第１導電型エミッタ層と
   の間の前記第２導電型ベース層上にゲート絶縁膜を介し
   て設けられたターンオン用ゲート電極と、 前記第２導電型ベース層と前記第２導電型ドレイン層と
   の間の前記第１導電型エミッタ層上にゲート絶縁膜を介
   して設けられたターンオフ用ゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
   と、 前記第２導電型エミッタ層に設けられた第２の主電極
   と、 前記第２導電型ドレイン層に設けられ、前記第１の主電
   極と電気的に接続されたドレイン電極と 前記ターンオン用ゲート電極および前記ターンオフ用ゲ
   ート電極に電気的に接続された電圧入力端子と、 この電圧入力端子と前記ターンオン用ゲート電極の下部
   のゲート絶縁膜との間に設けられた抵抗体と、 前記ターンオン用ゲート電極と第１の主電極との間に設
   けられた容量体と を具備してなることを特徴とする絶縁ゲート型電力用半
   導体装置。
7. 【請求項７】前記抵抗体および容量体は、前記ゲート電
   極の一部を用いて構成されていることを特徴とする請求
   項２、３、４、または６に記載の絶縁ゲート型電力用半
   導体装置。