JPH088422A - たて型ｍｏｓ半導体装置 - Google Patents
たて型ｍｏｓ半導体装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】主セル部と主セル部に流れる電流を検出する電
流検出用のセンスセル部とを有するたて型ＭＯＳ半導体
装置において、主セル部とセンスセル部との間の相互干
渉を低減し、検出精度を高め、かつ信頼性を高める。 【構成】主セル部とセンスセル部との間に少数キャリア
捕獲用に、エミッタ電極に導電極接触したｐウェル領域
を設ける。主セル部側と、センスセル部側のｐウェル領
域をリング状に形成し、両者の間隔を５〜２０μｍに
し、主セル部とセンスセル部の間の分離耐圧をゲート酸
化膜の耐圧以下にして、センスセル部のエミッタ電極が
オープンになった時の破壊を防止する。検出電極とゲー
ト電極のオーバーラップ領域に、いずれかの欠落部を設
けて容量を低減し、ノイズ発生を低減する。
流検出用のセンスセル部とを有するたて型ＭＯＳ半導体
装置において、主セル部とセンスセル部との間の相互干
渉を低減し、検出精度を高め、かつ信頼性を高める。 【構成】主セル部とセンスセル部との間に少数キャリア
捕獲用に、エミッタ電極に導電極接触したｐウェル領域
を設ける。主セル部側と、センスセル部側のｐウェル領
域をリング状に形成し、両者の間隔を５〜２０μｍに
し、主セル部とセンスセル部の間の分離耐圧をゲート酸
化膜の耐圧以下にして、センスセル部のエミッタ電極が
オープンになった時の破壊を防止する。検出電極とゲー
ト電極のオーバーラップ領域に、いずれかの欠落部を設
けて容量を低減し、ノイズ発生を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ装置等に適
用するＭＯＳゲートを有するパワー半導体装置に関す
る。
用するＭＯＳゲートを有するパワー半導体装置に関す
る。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（以
下ＩＧＢＴと略す）や電力用ＭＯＳ電界効果トランジス
タ（以下ＭＯＳＦＥＴと記す）は、低いオン電圧で高速
のスイッチングができる電圧駆動の半導体スイッチング
素子であり、パワーエレクトロニクスの分野で広く使用
されている。ところでインバータ装置等では、電動機の
起動時突入電流、負荷短絡、アーム短絡等の事故が発生
してＩＧＢＴなどのスイッチング素子に高電圧、大電流
の極めて厳しい責務が課せられ、その際に要求される電
気特性の項目の一つに短絡耐量と呼ばれる破壊耐量があ
る。
下ＩＧＢＴと略す）や電力用ＭＯＳ電界効果トランジス
タ（以下ＭＯＳＦＥＴと記す）は、低いオン電圧で高速
のスイッチングができる電圧駆動の半導体スイッチング
素子であり、パワーエレクトロニクスの分野で広く使用
されている。ところでインバータ装置等では、電動機の
起動時突入電流、負荷短絡、アーム短絡等の事故が発生
してＩＧＢＴなどのスイッチング素子に高電圧、大電流
の極めて厳しい責務が課せられ、その際に要求される電
気特性の項目の一つに短絡耐量と呼ばれる破壊耐量があ
る。
【０００３】一方インバータ装置では、短絡事故が発生
した際にこれを検出して、電源を遮断する保護回路が組
み込まれているが、この保護回路が過電流を検出して機
能するまでには約１０〜２０μｓｅｃの時間がかかり、
この期間内にＩＧＢＴは破壊しないことが要求される。
そこで、最近の高性能なＩＧＢＴモジュールでは、前記
したインバータ装置の保護回路とは別に、短絡事故発生
時にＩＧＢＴに流れる過電流を高速で検出すると共に、
この過電流検出信号に基づくゲート制御により、前記保
護回路で電源が遮断される以前にＩＧＢＴの電流を自己
制限して素子の短絡耐量内に抑えるようにした過電流保
護方式が多く採用されている。
した際にこれを検出して、電源を遮断する保護回路が組
み込まれているが、この保護回路が過電流を検出して機
能するまでには約１０〜２０μｓｅｃの時間がかかり、
この期間内にＩＧＢＴは破壊しないことが要求される。
そこで、最近の高性能なＩＧＢＴモジュールでは、前記
したインバータ装置の保護回路とは別に、短絡事故発生
時にＩＧＢＴに流れる過電流を高速で検出すると共に、
この過電流検出信号に基づくゲート制御により、前記保
護回路で電源が遮断される以前にＩＧＢＴの電流を自己
制限して素子の短絡耐量内に抑えるようにした過電流保
護方式が多く採用されている。
【０００４】図６は、従来から実施されているＩＧＢＴ
の過電流保護回路を示すものである。図において、１は
主素子（主ＩＧＢＴ）、２は主素子１に並列接続した電
流検出用の副素子（主素子１とは別のＩＧＢＴ）、３は
電流検出用副素子２に直列接続した電流検出抵抗（Ｒ
ｓ）、４は主素子１、電流検出用副素子２のゲート駆動
回路に接続し、かつ前記電流検出抵抗３の両端に発生し
た電圧に対応してオン、オフ動作するスイッチング素子
（図では例としてＭＯＳＦＥＴを描いた）である［例え
ば特開平２−６６９７５参照］。
の過電流保護回路を示すものである。図において、１は
主素子（主ＩＧＢＴ）、２は主素子１に並列接続した電
流検出用の副素子（主素子１とは別のＩＧＢＴ）、３は
電流検出用副素子２に直列接続した電流検出抵抗（Ｒ
ｓ）、４は主素子１、電流検出用副素子２のゲート駆動
回路に接続し、かつ前記電流検出抵抗３の両端に発生し
た電圧に対応してオン、オフ動作するスイッチング素子
（図では例としてＭＯＳＦＥＴを描いた）である［例え
ば特開平２−６６９７５参照］。
【０００５】かかる構成で、負荷短絡事故などで過電流
が主素子１、電流検出用副素子２に流れ、これに伴って
電流検出抵抗３の両端に発生した電圧がスイッチング素
子４のしきい値電圧を超えると、スイッチング素子４が
オン動作して主素子１および電流検出用副素子２のゲー
ト電圧を下げ、主素子１に流れる主電流を低めるように
制限する。この場合に、電流検出抵抗３の抵抗値、スイ
ッチング素子４のしきい値電圧を適宜設定することによ
って、被保護対象の主素子に流れる主電流を短絡耐量以
内に抑えることができる。
が主素子１、電流検出用副素子２に流れ、これに伴って
電流検出抵抗３の両端に発生した電圧がスイッチング素
子４のしきい値電圧を超えると、スイッチング素子４が
オン動作して主素子１および電流検出用副素子２のゲー
ト電圧を下げ、主素子１に流れる主電流を低めるように
制限する。この場合に、電流検出抵抗３の抵抗値、スイ
ッチング素子４のしきい値電圧を適宜設定することによ
って、被保護対象の主素子に流れる主電流を短絡耐量以
内に抑えることができる。
【０００６】図７は、前記構成のＩＧＢＴ（６００Ｖ、
１００Ａ定格）に保護回路を外部接続し、電源電圧を４
００Ｖとして負荷短絡の状態で過電流制限を行った時
の、主電流ＩD と素子電圧ＶD の波形を示したものであ
る。この波形図では、ＩＧＢＴの主電流ＩD は数μｓｅ
ｃの間で電流値が制限され、かつ１００Ａに対して制限
電流を短絡耐量のほぼ２５０Ａに抑えて保護動作を行っ
ている様子を示している。
１００Ａ定格）に保護回路を外部接続し、電源電圧を４
００Ｖとして負荷短絡の状態で過電流制限を行った時
の、主電流ＩD と素子電圧ＶD の波形を示したものであ
る。この波形図では、ＩＧＢＴの主電流ＩD は数μｓｅ
ｃの間で電流値が制限され、かつ１００Ａに対して制限
電流を短絡耐量のほぼ２５０Ａに抑えて保護動作を行っ
ている様子を示している。
【０００７】ところで、前記のように被保護対象である
主素子１のＩＧＢＴに対して、電流検出用副素子２のＩ
ＧＢＴを含む過電流保護回路を独立した外部回路として
構成したものでは、チップの温度差などの点で主素子１
と副素子２の間で動作特性の比例性を持たせることが困
難であり、この温度差の問題を解決するために、両者を
同一チップ内に形成する方法が提案されている。
主素子１のＩＧＢＴに対して、電流検出用副素子２のＩ
ＧＢＴを含む過電流保護回路を独立した外部回路として
構成したものでは、チップの温度差などの点で主素子１
と副素子２の間で動作特性の比例性を持たせることが困
難であり、この温度差の問題を解決するために、両者を
同一チップ内に形成する方法が提案されている。
【０００８】例えば、USP4,783,690の場合、主電流を流
す多数のセルからなる主ＭＯＳＦＥＴの一部のセルを検
出用のセンスセル部とし、これから電流検出用の電極を
取り出す構成となっており、主素子と検出素子との温度
差の問題が解決されている。しかしながら、USP4,783,6
90の構造では、次のような問題が残っていた。 （１）主セル部とセンスセル部との間に寄生の横型ＭＯ
ＳＦＥＴが存在し、電流のリーク経路となるため、主電
流と検出用電流の比が設計通りにならない。 （２）主セル部とセンスセル部とが隣接して配置されて
いるため、例えばパワーＭＯＳＦＥＴの寄生ダイオード
への適用やＩＧＢＴへの適用等、少数キャリアが関与す
る動作やデバイスにおいては、主セル部とセンスセル部
との間での少数キャリアによる電流のリークが生じ、主
電流と検出用電流の比が設計通りにならない。
す多数のセルからなる主ＭＯＳＦＥＴの一部のセルを検
出用のセンスセル部とし、これから電流検出用の電極を
取り出す構成となっており、主素子と検出素子との温度
差の問題が解決されている。しかしながら、USP4,783,6
90の構造では、次のような問題が残っていた。 （１）主セル部とセンスセル部との間に寄生の横型ＭＯ
ＳＦＥＴが存在し、電流のリーク経路となるため、主電
流と検出用電流の比が設計通りにならない。 （２）主セル部とセンスセル部とが隣接して配置されて
いるため、例えばパワーＭＯＳＦＥＴの寄生ダイオード
への適用やＩＧＢＴへの適用等、少数キャリアが関与す
る動作やデバイスにおいては、主セル部とセンスセル部
との間での少数キャリアによる電流のリークが生じ、主
電流と検出用電流の比が設計通りにならない。
【０００９】これらの問題を解決するため、本願出願人
が特願平６−３３９８５号において、主セル部とセンス
セル部間の距離拡大などによりリーク電流を低減する方
法を提案している。図８にその一実施例であるＩＧＢＴ
の部分断面図を示す。図においてｎベース層８の表面層
に選択的にｐベース領域９が形成され、そのｐベース領
域９の表面層にｎエミッタ領域１０が形成されている。
ｎベース層８とｎエミッタ領域１０とに挟まれたｐベー
ス領域９の表面上にゲート酸化膜１１を介してＧ端子に
接続されたゲート電極１２が設けられ、さらに絶縁膜２
０を介してエミッタ電極が形成されている。この際、エ
ミッタ電極は主セル部６のエミッタ電極１４とセンスセ
ル部７のエミッタ電極１５とに分離され、それぞれＥ端
子およびＭ端子に接続されている。また半導体基板５の
裏面にはＣ端子に接続されたコレクタ電極１６が設けら
れている。ここで主セル部６とセンスセル部７との間、
厳密には両部のもっとも近いチャネル領域１３の間は、
例えば１００μｍ以上の十分な距離Ｌだけ隔離され、両
セル間の相互干渉を防いでいる。また、主セル部６とセ
ンスセル部７との間に主セル部６のエミッタ電極１４に
接続されたｐウェル１７が設けられ、少数キャリアであ
る正孔の捕獲作用をしている。
が特願平６−３３９８５号において、主セル部とセンス
セル部間の距離拡大などによりリーク電流を低減する方
法を提案している。図８にその一実施例であるＩＧＢＴ
の部分断面図を示す。図においてｎベース層８の表面層
に選択的にｐベース領域９が形成され、そのｐベース領
域９の表面層にｎエミッタ領域１０が形成されている。
ｎベース層８とｎエミッタ領域１０とに挟まれたｐベー
ス領域９の表面上にゲート酸化膜１１を介してＧ端子に
接続されたゲート電極１２が設けられ、さらに絶縁膜２
０を介してエミッタ電極が形成されている。この際、エ
ミッタ電極は主セル部６のエミッタ電極１４とセンスセ
ル部７のエミッタ電極１５とに分離され、それぞれＥ端
子およびＭ端子に接続されている。また半導体基板５の
裏面にはＣ端子に接続されたコレクタ電極１６が設けら
れている。ここで主セル部６とセンスセル部７との間、
厳密には両部のもっとも近いチャネル領域１３の間は、
例えば１００μｍ以上の十分な距離Ｌだけ隔離され、両
セル間の相互干渉を防いでいる。また、主セル部６とセ
ンスセル部７との間に主セル部６のエミッタ電極１４に
接続されたｐウェル１７が設けられ、少数キャリアであ
る正孔の捕獲作用をしている。
【００１０】
【発明が解決しようとする課題】しかし、前記特願平６
−３３９８５号の実用化の研究過程で、上記の構造が必
ずしも十分でないことが分かった。すなわち、 （１）主セル部とセンスセル部との間に寄生の横型ＭＯ
ＳＦＥＴが存在し、電流のリーク経路となるため、主電
流と検出用電流の比が設計通りにならない。 （２）主セル部とセンスセル部とが隣接して配置されて
いるため、例えばパワーＭＯＳＦＥＴの寄生ダイオード
への適用やＩＧＢＴへの適用等、少数キャリアが関与す
る動作やデバイスにおいては、主セル部とセンスセル部
との間での少数キャリアによる電流のリークが生じ、主
電流と検出用電流の比が設計通りにならない。 という二つの課題は以前として残っている。また新たに
発見された課題として、以下のものがある。 （３）少数キャリアが関与する動作時に、リーク電流防
止のための主セル部とセンスセル部の間の分離を両部の
間の距離を大きくとって配置することだけに頼った場
合、この距離が大きくなる分だけチップ面積のロスにな
り、コスト上昇に繋がる。 （４）主セル部とセンスセル部とを備えたＭＯＳ型半導
体装置において、オフ時にドレイン−ソース或いはコレ
クタ−エミッタ間に高電圧が印加された状態で電流検出
用抵抗が外れた時に、センスセル部の破壊が発生する場
合がある。この破壊現象がなぜ発生するかについて調べ
た結果を図９（ａ）、（ｂ）を用いて説明する。図９
（ａ）は主セル部６とセンスセル部７とを備えたＩＧＢ
Ｔに、オフ状態でコレクタ−エミッタ間に高電圧が印加
され、しかもセンスセル部７のエミッタ電極端子Ｍがオ
ープン状態の時の等価回路であり、図９（ｂ）はこの主
セル部６とセンスセル部７とが隣り合う部分の断面図で
ある。図９（ａ）、（ｂ）において、主セル部６、セン
スセル部７のコレクタ−エミッタ間（Ｃ−Ｅ間およびＣ
−Ｍ間）の電圧は、接合リーク電流ＩrEおよびＩrMによ
りコレクタの電位に引っ張られる。このとき、主セル部
のエミッタ電極１４は地絡されているのに対し、センス
セル部のエミッタ電極１５はオープンなため次第に上昇
して行く。この電圧の上昇により、センスセル部のエミ
ッタ電極端子Ｍ−ゲート電極端子Ｇ間の電圧が大きくな
り、この電圧がゲート酸化膜１１の絶縁耐圧を大きく超
えたときに、図９（ｂ）に○印で示した部分のゲート酸
化膜１１が破壊に至る訳である。 （５）主セル部とセンスセル部とを備えたＭＯＳ型半導
体装置において、ＭＯＳ型半導体装置がターンオンする
瞬間に検出用抵抗の両端にスパイク状のノイズ電圧が発
生する場合がある。このノイズ電圧の発生原因につい
て、図１０（ａ）、（ｂ）を用いて説明する。図１０
（ｂ）は主セル部６とセンスセル部７とを備えたＩＧＢ
Ｔに負荷を接続してオン・オフを行う場合の等価回路図
であり、電流Ｉ C の検出のための検出抵抗ＲS がセンス
セル部７のエミッタ電極端子Ｍと主セル部６のエミッタ
電極端子Ｅ間に接続されており、この検出抵抗ＲS の両
端の電圧ＶS の検出により、ＩC を知ることができる。
この図１０（ｂ）の回路を動作させた場合のゲート電圧
ＶG 、電流ＩC 、検出電圧ＶS の波形を図１０（ａ）に
示してある。本来なら電流ＩC に比例すべき検出電圧Ｖ
S がＩＧＢＴのターンオンの瞬間にスパイク状のノイズ
電圧を発生している。この原因は、図１０（ｂ）の中に
示したゲート電極１２とセンスセル部７のエミッタ電極
１５間の容量ＣGMにある。ターンオン時の急速なゲート
電圧ＶG の上昇により、次式に従い変位電流ｉGMが容量
ＣGMを通して流れる。
−３３９８５号の実用化の研究過程で、上記の構造が必
ずしも十分でないことが分かった。すなわち、 （１）主セル部とセンスセル部との間に寄生の横型ＭＯ
ＳＦＥＴが存在し、電流のリーク経路となるため、主電
流と検出用電流の比が設計通りにならない。 （２）主セル部とセンスセル部とが隣接して配置されて
いるため、例えばパワーＭＯＳＦＥＴの寄生ダイオード
への適用やＩＧＢＴへの適用等、少数キャリアが関与す
る動作やデバイスにおいては、主セル部とセンスセル部
との間での少数キャリアによる電流のリークが生じ、主
電流と検出用電流の比が設計通りにならない。 という二つの課題は以前として残っている。また新たに
発見された課題として、以下のものがある。 （３）少数キャリアが関与する動作時に、リーク電流防
止のための主セル部とセンスセル部の間の分離を両部の
間の距離を大きくとって配置することだけに頼った場
合、この距離が大きくなる分だけチップ面積のロスにな
り、コスト上昇に繋がる。 （４）主セル部とセンスセル部とを備えたＭＯＳ型半導
体装置において、オフ時にドレイン−ソース或いはコレ
クタ−エミッタ間に高電圧が印加された状態で電流検出
用抵抗が外れた時に、センスセル部の破壊が発生する場
合がある。この破壊現象がなぜ発生するかについて調べ
た結果を図９（ａ）、（ｂ）を用いて説明する。図９
（ａ）は主セル部６とセンスセル部７とを備えたＩＧＢ
Ｔに、オフ状態でコレクタ−エミッタ間に高電圧が印加
され、しかもセンスセル部７のエミッタ電極端子Ｍがオ
ープン状態の時の等価回路であり、図９（ｂ）はこの主
セル部６とセンスセル部７とが隣り合う部分の断面図で
ある。図９（ａ）、（ｂ）において、主セル部６、セン
スセル部７のコレクタ−エミッタ間（Ｃ−Ｅ間およびＣ
−Ｍ間）の電圧は、接合リーク電流ＩrEおよびＩrMによ
りコレクタの電位に引っ張られる。このとき、主セル部
のエミッタ電極１４は地絡されているのに対し、センス
セル部のエミッタ電極１５はオープンなため次第に上昇
して行く。この電圧の上昇により、センスセル部のエミ
ッタ電極端子Ｍ−ゲート電極端子Ｇ間の電圧が大きくな
り、この電圧がゲート酸化膜１１の絶縁耐圧を大きく超
えたときに、図９（ｂ）に○印で示した部分のゲート酸
化膜１１が破壊に至る訳である。 （５）主セル部とセンスセル部とを備えたＭＯＳ型半導
体装置において、ＭＯＳ型半導体装置がターンオンする
瞬間に検出用抵抗の両端にスパイク状のノイズ電圧が発
生する場合がある。このノイズ電圧の発生原因につい
て、図１０（ａ）、（ｂ）を用いて説明する。図１０
（ｂ）は主セル部６とセンスセル部７とを備えたＩＧＢ
Ｔに負荷を接続してオン・オフを行う場合の等価回路図
であり、電流Ｉ C の検出のための検出抵抗ＲS がセンス
セル部７のエミッタ電極端子Ｍと主セル部６のエミッタ
電極端子Ｅ間に接続されており、この検出抵抗ＲS の両
端の電圧ＶS の検出により、ＩC を知ることができる。
この図１０（ｂ）の回路を動作させた場合のゲート電圧
ＶG 、電流ＩC 、検出電圧ＶS の波形を図１０（ａ）に
示してある。本来なら電流ＩC に比例すべき検出電圧Ｖ
S がＩＧＢＴのターンオンの瞬間にスパイク状のノイズ
電圧を発生している。この原因は、図１０（ｂ）の中に
示したゲート電極１２とセンスセル部７のエミッタ電極
１５間の容量ＣGMにある。ターンオン時の急速なゲート
電圧ＶG の上昇により、次式に従い変位電流ｉGMが容量
ＣGMを通して流れる。
【００１１】
【数１】 ｉGM＝ＣGM×ｄＶG ／ｄｔ ［１］ そして、この電流により、、検出抵抗ＲS の両端に次式
による電圧ＶS が発生する。
による電圧ＶS が発生する。
【００１２】
【数２】 ＶS ＝ｉGM×ＲS ＝ＣGM×ＲS ×ｄＶG ／ｄｔ ［２］ すなわち、ゲート電極１２とセンスセル部のエミッタ電
極１５間の容量ＣGMとゲート電圧ＶG の上昇率に比例し
た電圧が生じることになる。本発明は以上の点に鑑みな
されたものでありその目的は、様々な動作環境下でも主
電流と検出電流との比率を一定に保ち、端子開放時の破
壊やターンオン時の破壊を防止して、過電流保護回路と
組み合わせて安定した過電流保護が行えるようにした電
流検出機能付きのＭＯＳ型半導体装置を提供することに
ある。
極１５間の容量ＣGMとゲート電圧ＶG の上昇率に比例し
た電圧が生じることになる。本発明は以上の点に鑑みな
されたものでありその目的は、様々な動作環境下でも主
電流と検出電流との比率を一定に保ち、端子開放時の破
壊やターンオン時の破壊を防止して、過電流保護回路と
組み合わせて安定した過電流保護が行えるようにした電
流検出機能付きのＭＯＳ型半導体装置を提供することに
ある。
【００１３】
【課題を解決するための手段】上記の課題解決のため、
本発明は多数のスイッチングを行うセルからなる主セル
部と電流検出用のセンスセル部とを備え、それぞれのセ
ル部が、第一導電型半導体層の一方の表面層に選択的に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層に選択的に形成された第一導電型エミ
ッタ領域と、前記第一導電型半導体層の表面露出部と第
一導電型エミッタ領域とに挟まれた第二導電型ベース領
域の表面上にゲート絶縁膜を介して形成されたゲート電
極と、前記第二導電型ベース領域と第一導電型エミッタ
領域の表面に共通に接触するエミッタ電極とを有するも
のにおいて、前記主セル部とセンスセル部との間にセン
スセル部のエミッタ電極に接続された第二導電型のウェ
ル領域を有するものとする。
本発明は多数のスイッチングを行うセルからなる主セル
部と電流検出用のセンスセル部とを備え、それぞれのセ
ル部が、第一導電型半導体層の一方の表面層に選択的に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層に選択的に形成された第一導電型エミ
ッタ領域と、前記第一導電型半導体層の表面露出部と第
一導電型エミッタ領域とに挟まれた第二導電型ベース領
域の表面上にゲート絶縁膜を介して形成されたゲート電
極と、前記第二導電型ベース領域と第一導電型エミッタ
領域の表面に共通に接触するエミッタ電極とを有するも
のにおいて、前記主セル部とセンスセル部との間にセン
スセル部のエミッタ電極に接続された第二導電型のウェ
ル領域を有するものとする。
【００１４】特に、前記センスセル部のエミッタ電極に
接続された第二導電型のウェル領域がリング状に形成さ
れていることが好ましい。また、前記主セル部とセンス
セル部との間に主セル部のエミッタ電極に接続された第
二導電型のウェル領域を有し、前記主セル部のエミッタ
電極に接続された第二導電型のウェル領域と電流検出部
の第二導電型ウェル領域とがリング状に形成されていれ
ばなお有効である。
接続された第二導電型のウェル領域がリング状に形成さ
れていることが好ましい。また、前記主セル部とセンス
セル部との間に主セル部のエミッタ電極に接続された第
二導電型のウェル領域を有し、前記主セル部のエミッタ
電極に接続された第二導電型のウェル領域と電流検出部
の第二導電型ウェル領域とがリング状に形成されていれ
ばなお有効である。
【００１５】また、前記主セル部のエミッタ電極とセン
スセル部のエミッタ電極との間の絶縁耐圧をゲート絶縁
膜の耐圧以下とするものとする。そして、前記主セル部
のエミッタ電極に接続された第二導電型ウェル領域の少
なくとも一つと、センスセル部のエミッタ電極に接続さ
れた第二導電型ウェル領域の少なくとも一つとの間の距
離が、５〜２０μｍであることが重要である。
スセル部のエミッタ電極との間の絶縁耐圧をゲート絶縁
膜の耐圧以下とするものとする。そして、前記主セル部
のエミッタ電極に接続された第二導電型ウェル領域の少
なくとも一つと、センスセル部のエミッタ電極に接続さ
れた第二導電型ウェル領域の少なくとも一つとの間の距
離が、５〜２０μｍであることが重要である。
【００１６】さらに、前記センスセル部のエミッタ電極
の下に位置する前記ゲート電極或いは前記ゲート電極上
に位置するエミッタ電極に欠落部を設けたことが有効で
ある。
の下に位置する前記ゲート電極或いは前記ゲート電極上
に位置するエミッタ電極に欠落部を設けたことが有効で
ある。
【００１７】
【作用】上記の手段を講じ前記主セル部とセンスセル部
との間にセンスセル部のエミッタ電極に接続された第二
導電型のウェル領域を設けることにより、センスセル部
から主セル部に向かって拡散してゆく少数キャリアをセ
ンスセル部のエミッタ電極に導電接触する第二導電型ウ
ェルが捕獲し、また主セル部からセンスセル部に向かっ
て拡散して行く少数キャリアを主セル部のエミッタ電極
に導電接触する第二導電型ウェルが捕獲するので、主セ
ル部とセンスセル部間の少数キャリアによるリーク電流
を大幅に低減できる。
との間にセンスセル部のエミッタ電極に接続された第二
導電型のウェル領域を設けることにより、センスセル部
から主セル部に向かって拡散してゆく少数キャリアをセ
ンスセル部のエミッタ電極に導電接触する第二導電型ウ
ェルが捕獲し、また主セル部からセンスセル部に向かっ
て拡散して行く少数キャリアを主セル部のエミッタ電極
に導電接触する第二導電型ウェルが捕獲するので、主セ
ル部とセンスセル部間の少数キャリアによるリーク電流
を大幅に低減できる。
【００１８】そして前記少数キャリア捕獲用の第二導電
型ウェルをセンスセル部を囲むリング上に形成すれば、
少数キャリアの捕獲効率を高くできる。また、この分主
セル部とセンスセル部との間の距離を小さくすることが
でき、チップ面積のロスを減らせる。また、主セル部と
センスセル部の間の分離耐圧をゲート酸化膜の絶縁破壊
耐圧以下に設定しておけば、前述の図９（ｂ）で説明し
たセンスセル部のエミッタ電極端子Ｍとゲート電極端子
Ｇとの間の電圧がゲート酸化膜の絶縁破壊耐圧に達する
前にセンスセル部のエミッタ電極端子Ｍと主セル部のエ
ミッタ電極端子Ｓ間の分離耐圧に達した時点でセンスセ
ル部側の接合リーク電流Ｉrmがセンスセル部のソース電
極から主セル部のエミッタ電極へ流れてセンスセル部の
エミッタ電極端子Ｍの電位上昇が止まるので、ゲート酸
化膜の絶縁破壊は発生しない。そして、主セル部とセン
スセル部の間の分離耐圧はそれぞれのウェルの間の距離
に大きく依存し、これを２０μｍ以下としておけば分離
耐圧を２０Ｖ以下と低く保つことができる。
型ウェルをセンスセル部を囲むリング上に形成すれば、
少数キャリアの捕獲効率を高くできる。また、この分主
セル部とセンスセル部との間の距離を小さくすることが
でき、チップ面積のロスを減らせる。また、主セル部と
センスセル部の間の分離耐圧をゲート酸化膜の絶縁破壊
耐圧以下に設定しておけば、前述の図９（ｂ）で説明し
たセンスセル部のエミッタ電極端子Ｍとゲート電極端子
Ｇとの間の電圧がゲート酸化膜の絶縁破壊耐圧に達する
前にセンスセル部のエミッタ電極端子Ｍと主セル部のエ
ミッタ電極端子Ｓ間の分離耐圧に達した時点でセンスセ
ル部側の接合リーク電流Ｉrmがセンスセル部のソース電
極から主セル部のエミッタ電極へ流れてセンスセル部の
エミッタ電極端子Ｍの電位上昇が止まるので、ゲート酸
化膜の絶縁破壊は発生しない。そして、主セル部とセン
スセル部の間の分離耐圧はそれぞれのウェルの間の距離
に大きく依存し、これを２０μｍ以下としておけば分離
耐圧を２０Ｖ以下と低く保つことができる。
【００１９】更に、センスセル部のエミッタ電極の下に
位置するゲート電極或いはセンスセル部のゲート電極上
に位置するエミッタ電極に欠落部を設けることにより、
ゲート電極とセンスセル部のエミッタ電極間の容量ＣGM
を小さくすれば、これに比例して図１０を用いて説明し
た変位電流ｉGMが小さくなり、従ってターンオン時のス
パイク状のノイズ電圧も比例して小さくなる。
位置するゲート電極或いはセンスセル部のゲート電極上
に位置するエミッタ電極に欠落部を設けることにより、
ゲート電極とセンスセル部のエミッタ電極間の容量ＣGM
を小さくすれば、これに比例して図１０を用いて説明し
た変位電流ｉGMが小さくなり、従ってターンオン時のス
パイク状のノイズ電圧も比例して小さくなる。
【００２０】
【実施例】以下に図を参照しながら、本発明の実施例に
ついて説明する。図１は、本発明の第一の実施例のＩＧ
ＢＴの部分断面図であり、主セル部６と電流検出用のセ
ンスセル部７との境界近傍が示してある。図において、
５は半導体基板であり、この基板５には、きわめて多数
のスイッチング動作の単位であるセルがが並列接続する
ように集積して作り込まれている。図の右側に主電流を
流す主セル部６が、左側には電流検出用のセンスセル部
７が描かれている。半導体基板５のｎベース層８の表面
層にｐベース領域９が選択的に形成され、そのｐベース
領域９の表面層にｎエミッタ領域１０が形成されてい
る。ｎエミッタ領域１０とｎベース層８の表面層露出部
に挟まれたｐベース領域９の表面層のチャネル領域１３
の表面上にゲート酸化膜１を介してゲート電極１２が設
けられ、ｎエミッタ領域１０とｐベース領域９の表面に
共通に接触するエミッタ電極が設けられている。エミッ
タ電極は主セル部６のエミッタ電極１４とセンスセル部
７のエミッタ電極１５とに分離されている。半導体基板
５の裏面にはコレクタ電極１６が設けられている。主セ
ル部６とセンスセル部７との間、厳密には両部のもっと
も近いチャネル領域１３の間には両部の相互干渉を防止
するため、前記のごとくＭＯＳＦＥＴから供給される電
子、およびｐコレクタ層１９からｎベース層８に注入さ
れる少数キャリアの拡散長を考慮し、例えば１００μｍ
以上の距離Ｌだけ離してレイアウトされている。そし
て、両部の間には、少数キャリア（今の場合は正孔）捕
獲用の主セル部のエミッタ電極１４に接続されたｐウェ
ル１７と、センスセル部のエミッタ電極１５に接続され
たｐウェル１８とが形成されている。これらの二つのｐ
ウェル１７、１８の間は、間隔Ｌｗを２０μｍ以下とす
る。この間隔Ｌｗは、次のようにして決められる。例え
ば、ｎベース層８の比抵抗が５０Ω・ｃｍのとき、２０
Ｖの電圧印加で広がる空乏層の幅は約２０μｍである。
従って、この間隔Ｌｗを２０μｍ以下にしておけば、２
０Ｖ以上の電圧ではセンスセル部の接合リーク電流ｉrM
が主セル側に流れ、センスセル部７のエミッタ電極１５
のそれ以上の電位上昇はなく、ゲート酸化膜１１の破壊
を免れることができる。逆にこの間隔Ｌｗが狭すぎる
と、主セル部６とセンスセル部７との分離効果が十分で
なくなる。従ってこの間隔Ｌｗは５〜２０μｍが適当で
ある。
ついて説明する。図１は、本発明の第一の実施例のＩＧ
ＢＴの部分断面図であり、主セル部６と電流検出用のセ
ンスセル部７との境界近傍が示してある。図において、
５は半導体基板であり、この基板５には、きわめて多数
のスイッチング動作の単位であるセルがが並列接続する
ように集積して作り込まれている。図の右側に主電流を
流す主セル部６が、左側には電流検出用のセンスセル部
７が描かれている。半導体基板５のｎベース層８の表面
層にｐベース領域９が選択的に形成され、そのｐベース
領域９の表面層にｎエミッタ領域１０が形成されてい
る。ｎエミッタ領域１０とｎベース層８の表面層露出部
に挟まれたｐベース領域９の表面層のチャネル領域１３
の表面上にゲート酸化膜１を介してゲート電極１２が設
けられ、ｎエミッタ領域１０とｐベース領域９の表面に
共通に接触するエミッタ電極が設けられている。エミッ
タ電極は主セル部６のエミッタ電極１４とセンスセル部
７のエミッタ電極１５とに分離されている。半導体基板
５の裏面にはコレクタ電極１６が設けられている。主セ
ル部６とセンスセル部７との間、厳密には両部のもっと
も近いチャネル領域１３の間には両部の相互干渉を防止
するため、前記のごとくＭＯＳＦＥＴから供給される電
子、およびｐコレクタ層１９からｎベース層８に注入さ
れる少数キャリアの拡散長を考慮し、例えば１００μｍ
以上の距離Ｌだけ離してレイアウトされている。そし
て、両部の間には、少数キャリア（今の場合は正孔）捕
獲用の主セル部のエミッタ電極１４に接続されたｐウェ
ル１７と、センスセル部のエミッタ電極１５に接続され
たｐウェル１８とが形成されている。これらの二つのｐ
ウェル１７、１８の間は、間隔Ｌｗを２０μｍ以下とす
る。この間隔Ｌｗは、次のようにして決められる。例え
ば、ｎベース層８の比抵抗が５０Ω・ｃｍのとき、２０
Ｖの電圧印加で広がる空乏層の幅は約２０μｍである。
従って、この間隔Ｌｗを２０μｍ以下にしておけば、２
０Ｖ以上の電圧ではセンスセル部の接合リーク電流ｉrM
が主セル側に流れ、センスセル部７のエミッタ電極１５
のそれ以上の電位上昇はなく、ゲート酸化膜１１の破壊
を免れることができる。逆にこの間隔Ｌｗが狭すぎる
と、主セル部６とセンスセル部７との分離効果が十分で
なくなる。従ってこの間隔Ｌｗは５〜２０μｍが適当で
ある。
【００２１】図２は、本発明第一の実施例のＩＧＢＴの
平面図を示している。この図では、図１の断面図におい
てゲート酸化膜１１、エミッタ電極１４、１５とその上
の部分を取り除いた状態で示しており、図の左下に示す
のがセンスセル部７であり、これを取り囲む様に少数キ
ャリア捕獲用のｐウェル１８がリング状に形成されてい
る。図の上部および右方のセルは主セル部６のセルであ
る。
平面図を示している。この図では、図１の断面図におい
てゲート酸化膜１１、エミッタ電極１４、１５とその上
の部分を取り除いた状態で示しており、図の左下に示す
のがセンスセル部７であり、これを取り囲む様に少数キ
ャリア捕獲用のｐウェル１８がリング状に形成されてい
る。図の上部および右方のセルは主セル部６のセルであ
る。
【００２２】上記のように構成すれば、センスセル部７
から主セル部６に向かって拡散する少数キャリアは、セ
ンスセル部のエミッタ電極１５に導電接触するｐウェル
１８が捕獲し、主セル部６からセンスセル部７に向かっ
て拡散する少数キャリアを主セル部のエミッタ電極１４
に導電接触するｐウェル１７が捕獲するので、主セル部
６とセンスセル部７間の少数キャリアによるリーク電流
を大幅に低減できる。そしてこの分主セル部６とセンス
セル部７との間の距離を小さくすることができ、チップ
面積のロスを減らせる。また、前記少数キャリア捕獲用
のｐウェル１７、１８をセンスセル部７を囲むリング状
に形成すれば、少数キャリアの捕獲効率を高くできる。
から主セル部６に向かって拡散する少数キャリアは、セ
ンスセル部のエミッタ電極１５に導電接触するｐウェル
１８が捕獲し、主セル部６からセンスセル部７に向かっ
て拡散する少数キャリアを主セル部のエミッタ電極１４
に導電接触するｐウェル１７が捕獲するので、主セル部
６とセンスセル部７間の少数キャリアによるリーク電流
を大幅に低減できる。そしてこの分主セル部６とセンス
セル部７との間の距離を小さくすることができ、チップ
面積のロスを減らせる。また、前記少数キャリア捕獲用
のｐウェル１７、１８をセンスセル部７を囲むリング状
に形成すれば、少数キャリアの捕獲効率を高くできる。
【００２３】図３は、本発明の第二の実施例のＩＧＢＴ
の部分断面図であり、主セル部６と電流検出用のセンス
セル部７との境界近傍が示してある。図の右側に主電流
を流す主セル部６が、左側には電流検出用のセンスセル
部７が描かれている。図において、半導体基板５のｎベ
ース層８の一方の表面層にｐベース領域９が選択的に形
成され、そのｐベース領域９の表面層にｎエミッタ領域
１０が形成されている。ゲート電極１２、主セル部６の
エミッタ電極１４、センスセル部７のエミッタ電極１
５、コレクタ電極１６が設けられているのは、図１の第
一の実施例と同じである。しかし、少数キャリア（今の
場合は正孔）捕獲用のｐウェル１７が主セル部６のｐベ
ース領域８と、ｐウェル１８がセンスセル部７のｐベー
ス領域８と接続されている。主セル部６とセンスセル部
７との間の分離領域は、両部のもっとも近いチャネル領
域１３の間になり、やはり両部の相互干渉を防止するた
め、前記のごとくＭＯＳＦＥＴから供給される電子、お
よびｐコレクタ層１９からｎベース層８に注入される少
数キャリアの拡散長を考慮し、例えば１００μｍ以上の
距離Ｌだけ離してレイアウトされている。そして、両部
の間には、少数キャリア（今の場合は正孔）捕獲用の主
セル部のエミッタ電極１４に接続されたｐウェル１７
と、センスセル部のエミッタ電極１５に接続されたｐウ
ェル１８との間は、間隔Ｌｗを２０μｍ以下とする。
の部分断面図であり、主セル部６と電流検出用のセンス
セル部７との境界近傍が示してある。図の右側に主電流
を流す主セル部６が、左側には電流検出用のセンスセル
部７が描かれている。図において、半導体基板５のｎベ
ース層８の一方の表面層にｐベース領域９が選択的に形
成され、そのｐベース領域９の表面層にｎエミッタ領域
１０が形成されている。ゲート電極１２、主セル部６の
エミッタ電極１４、センスセル部７のエミッタ電極１
５、コレクタ電極１６が設けられているのは、図１の第
一の実施例と同じである。しかし、少数キャリア（今の
場合は正孔）捕獲用のｐウェル１７が主セル部６のｐベ
ース領域８と、ｐウェル１８がセンスセル部７のｐベー
ス領域８と接続されている。主セル部６とセンスセル部
７との間の分離領域は、両部のもっとも近いチャネル領
域１３の間になり、やはり両部の相互干渉を防止するた
め、前記のごとくＭＯＳＦＥＴから供給される電子、お
よびｐコレクタ層１９からｎベース層８に注入される少
数キャリアの拡散長を考慮し、例えば１００μｍ以上の
距離Ｌだけ離してレイアウトされている。そして、両部
の間には、少数キャリア（今の場合は正孔）捕獲用の主
セル部のエミッタ電極１４に接続されたｐウェル１７
と、センスセル部のエミッタ電極１５に接続されたｐウ
ェル１８との間は、間隔Ｌｗを２０μｍ以下とする。
【００２４】図４は、本発明第二の実施例のＩＧＢＴの
平面図を示している。この図では、図３の断面図におい
てゲート酸化膜１１、エミッタ電極１４、１５とその上
の部分を取り除いた状態で示しており、図の左下に示す
のがセンスセル部７であり、これを取り囲む様に少数キ
ャリア捕獲用のｐウェル１８がリング状に形成されてい
る。その他のセルは主セル部のセルである。
平面図を示している。この図では、図３の断面図におい
てゲート酸化膜１１、エミッタ電極１４、１５とその上
の部分を取り除いた状態で示しており、図の左下に示す
のがセンスセル部７であり、これを取り囲む様に少数キ
ャリア捕獲用のｐウェル１８がリング状に形成されてい
る。その他のセルは主セル部のセルである。
【００２５】図３の構成のＩＧＢＴにおいても、センス
セル部７から主セル部６に向かって拡散する少数キャリ
アをセンスセル部のエミッタ電極１５に導電接触するｐ
ウェル１８が捕獲し、主セル部６からセンスセル部７に
向かって拡散する少数キャリアを主セル部のエミッタ電
極１４に導電接触するｐウェル１７が捕獲するので、主
セル部６とセンスセル部７間の少数キャリアによるリー
ク電流を大幅に低減できる。そしてこの分主セル部６と
センスセル部７との間の距離を小さくすることができ、
チップ面積のロスを減らせる。また、前記少数キャリア
捕獲用のｐウェル１７、１８をセンスセル部７を囲むリ
ング状に形成すれば、少数キャリアの捕獲効率を高くで
きる。
セル部７から主セル部６に向かって拡散する少数キャリ
アをセンスセル部のエミッタ電極１５に導電接触するｐ
ウェル１８が捕獲し、主セル部６からセンスセル部７に
向かって拡散する少数キャリアを主セル部のエミッタ電
極１４に導電接触するｐウェル１７が捕獲するので、主
セル部６とセンスセル部７間の少数キャリアによるリー
ク電流を大幅に低減できる。そしてこの分主セル部６と
センスセル部７との間の距離を小さくすることができ、
チップ面積のロスを減らせる。また、前記少数キャリア
捕獲用のｐウェル１７、１８をセンスセル部７を囲むリ
ング状に形成すれば、少数キャリアの捕獲効率を高くで
きる。
【００２６】また、これらの図１および図３の実施例
は、主セル部６のエミッタ電極１４に接続されたｐウェ
ル１７とセンスセル部７のエミッタ電極１５に接続され
たｐウェル１８との間の距離が十分短いので、センスセ
ル部のエミッタ電極１５がオープンになっている状態で
コレクタ電極１６に電圧が印加されても、センスセル部
７側の空乏層が主セル部６側に広がって行き、ゲート酸
化膜１０の破壊を回避できる。
は、主セル部６のエミッタ電極１４に接続されたｐウェ
ル１７とセンスセル部７のエミッタ電極１５に接続され
たｐウェル１８との間の距離が十分短いので、センスセ
ル部のエミッタ電極１５がオープンになっている状態で
コレクタ電極１６に電圧が印加されても、センスセル部
７側の空乏層が主セル部６側に広がって行き、ゲート酸
化膜１０の破壊を回避できる。
【００２７】図５（ａ）に、本発明の第三の実施例のＩ
ＧＢＴの部分平面図を、その図中のＡ−Ａ’線に沿った
矢視方向からの半導体基板５の上部の断面図を（ｂ）
に、同じくＢ−Ｂ’線に沿った矢視方向からの断面図を
（ｃ）に示す。図５（ａ）において左下部分がセンスセ
ル部７、上と右側部分が主セル部６にあたる。ゲート電
極１２を点線のハッチングで、センスセル部のエミッタ
電極１５を狭い間隔の実線ハッチングで、主セル部のエ
ミッタ電極１４を広い間隔の実線ハッチングで示してあ
る。センスセル部７と主セル部６の間が分離領域になる
が、この分離領域において、図５（ｂ）に見るように分
離領域にセンスセル部のエミッタ電極１５を伸ばした部
分では、その下にゲート電極１２を形成せず、両者のオ
ーバーラップ部分を極力少なくしている。またセンスセ
ル部７は少数キャリア捕獲ウェルに囲まれるように島状
に形成するため、どこかの部分でゲート電極１２が接続
していなければならない。そこで、図５（ｃ）に見るよ
うにＢ−Ｂ’部分では逆に、ゲート電極１２を分離領域
にも形成し、センスセル部７のエミッタ電極１５の張出
部分を小さくすることによって、オーバーラップ部分の
面積を小さくしている。このようにして、前述したゲー
ト電極１２とセンスセル部のエミッタ電極１５との間の
容量ＣGMを低減することができる。そして、その結果Ｉ
ＧＢＴがターンオンする瞬間に、変位電流が検出用抵抗
の両端に発生するスパイク状のノイズ電圧を、低減させ
ることができる。
ＧＢＴの部分平面図を、その図中のＡ−Ａ’線に沿った
矢視方向からの半導体基板５の上部の断面図を（ｂ）
に、同じくＢ−Ｂ’線に沿った矢視方向からの断面図を
（ｃ）に示す。図５（ａ）において左下部分がセンスセ
ル部７、上と右側部分が主セル部６にあたる。ゲート電
極１２を点線のハッチングで、センスセル部のエミッタ
電極１５を狭い間隔の実線ハッチングで、主セル部のエ
ミッタ電極１４を広い間隔の実線ハッチングで示してあ
る。センスセル部７と主セル部６の間が分離領域になる
が、この分離領域において、図５（ｂ）に見るように分
離領域にセンスセル部のエミッタ電極１５を伸ばした部
分では、その下にゲート電極１２を形成せず、両者のオ
ーバーラップ部分を極力少なくしている。またセンスセ
ル部７は少数キャリア捕獲ウェルに囲まれるように島状
に形成するため、どこかの部分でゲート電極１２が接続
していなければならない。そこで、図５（ｃ）に見るよ
うにＢ−Ｂ’部分では逆に、ゲート電極１２を分離領域
にも形成し、センスセル部７のエミッタ電極１５の張出
部分を小さくすることによって、オーバーラップ部分の
面積を小さくしている。このようにして、前述したゲー
ト電極１２とセンスセル部のエミッタ電極１５との間の
容量ＣGMを低減することができる。そして、その結果Ｉ
ＧＢＴがターンオンする瞬間に、変位電流が検出用抵抗
の両端に発生するスパイク状のノイズ電圧を、低減させ
ることができる。
【００２８】以上、ＩＧＢＴの実施例を説明したが、本
発明はＩＧＢＴに限らず、ＭＯＳＦＥＴやＭＯＳ制御サ
イリスタ（ＭＣＴ）等全てのたて型ＭＯＳ半導体装置に
適用可能である。
発明はＩＧＢＴに限らず、ＭＯＳＦＥＴやＭＯＳ制御サ
イリスタ（ＭＣＴ）等全てのたて型ＭＯＳ半導体装置に
適用可能である。
【００２９】
【発明の効果】本発明により、主セル部と電流検出用の
センスセル部とを設けたたて型ＭＯＳ半導体装置におい
て、主電流と検出電流との比をあらゆる状況下でも一定
に保つことができ、また電流検出用センスセル部のエミ
ッタ電極がオープン状態のときや、ターンオン時の素子
破壊を回避することができる。
センスセル部とを設けたたて型ＭＯＳ半導体装置におい
て、主電流と検出電流との比をあらゆる状況下でも一定
に保つことができ、また電流検出用センスセル部のエミ
ッタ電極がオープン状態のときや、ターンオン時の素子
破壊を回避することができる。
【図１】本発明の第一の実施例のＩＧＢＴの部分断面図
【図２】本発明の第一の実施例のＩＧＢＴの部分平面図
【図３】本発明の第二の実施例のＩＧＢＴの部分断面図
【図４】本発明の第二の実施例のＩＧＢＴの部分平面図
【図５】（ａ）は本発明第三の実施例のＩＧＢＴの部分
平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断
面図、（ｃ）は’（ａ）におけるＢ−Ｂ’線に沿った断
面図
平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断
面図、（ｃ）は’（ａ）におけるＢ−Ｂ’線に沿った断
面図
【図６】過電流保護回路図
【図７】過電流保護回路動作時の電流、電圧波形の図
【図８】従来のＩＧＢＴの部分断面図
【図９】（ａ）はセンスセルのソース電極端子オープン
時のＩＧＢＴの等価回路図、（ｂ）はそのときのＩＧＢ
Ｔの破壊点を示す断面図
時のＩＧＢＴの等価回路図、（ｂ）はそのときのＩＧＢ
Ｔの破壊点を示す断面図
【図１０】（ａ）はＶｓのスパイク状ノイズを示す波形
図、（ｂ）はＶｓのスパイク状ノイズの発生理由を説明
するためのＩＧＢＴの等価回路図
図、（ｂ）はＶｓのスパイク状ノイズの発生理由を説明
するためのＩＧＢＴの等価回路図
１ 主素子 ２ 副素子 ３ 電流検出抵抗 ４ スイッチング素子（ＭＯＳＦＥＴ） ５ 半導体基板 ６ 主セル部 ７ センスセル部 ８ ｎベース層 ９ ｐベース領域 １０ ｎエミッタ領域 １１ ゲート酸化膜 １２ ゲート電極 １３ チャネル領域 １４ 主セル部のエミッタ電極 １５ センスセル部のエミッタ電極 １６ コレクタ電極 １７ ｐウェル １８ ｐウェル １９ ｐコレクタ層 ２０ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 百田 聖自 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 藤平 龍彦 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (8)
- 【請求項１】多数のスイッチングを行うセルからなる主
セル部と電流検出用のセンスセル部とを備え、それぞれ
のセル部が、第一導電型半導体層の一方の表面層に選択
的に形成された第二導電型ベース領域と、その第二導電
型ベース領域の表面層に選択的に形成された第一導電型
エミッタ領域と、前記第一導電型半導体層の表面露出部
と第一導電型エミッタ領域とに挟まれた第二導電型ベー
ス領域の表面上にゲート絶縁膜を介して形成されたゲー
ト電極と、前記第二導電型ベース領域と第一導電型エミ
ッタ領域の表面に共通に接触するエミッタ電極とを有す
るものにおいて、前記主セル部とセンスセル部との間に
センスセル部のエミッタ電極に接続された第二導電型の
ウェル領域を有することを特徴とするたて型ＭＯＳ半導
体装置。 - 【請求項２】前記センスセル部のエミッタ電極に接続さ
れた第二導電型のウェル領域がリング状に形成されてい
ることを特徴とする請求項１に記載のたて型ＭＯＳ半導
体装置。 - 【請求項３】前記主セル部とセンスセル部との間に主セ
ル部のエミッタ電極に接続された第二導電型のウェル領
域を有することを特徴とする請求項２に記載のたて型Ｍ
ＯＳ半導体装置。 - 【請求項４】前記主セル部のエミッタ電極に接続された
第二導電型のウェル領域と電流検出部の第二導電型ウェ
ル領域とがリング状に形成されていることを特徴とする
請求項３に記載のたて型ＭＯＳ半導体装置。 - 【請求項５】前記主セル部のエミッタ電極とセンスセル
部のエミッタ電極との間の絶縁耐圧をゲート絶縁膜の耐
圧以下とすることをを特徴とする請求項１ないし４のい
ずれかに記載のたて型ＭＯＳ半導体装置。 - 【請求項６】前記主セル部のエミッタ電極に接続された
第二導電型ウェル領域の少なくとも一つと、センスセル
部のエミッタ電極に接続された第二導電型ウェル領域の
少なくとも一つとの間の距離が、５〜２０μｍであるこ
とを特徴とする請求項５に記載のたて型ＭＯＳ半導体装
置。 - 【請求項７】前記センスセル部のエミッタ電極の下に位
置する前記ゲート電極に欠落部を設けたことを特徴とす
る請求項６に記載のたて型ＭＯＳ半導体装置。 - 【請求項８】前記ゲート電極上に位置するエミッタ電極
に欠落部を設けたことを特徴とする請求項６に記載のた
て型ＭＯＳ半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13974894A JP3226075B2 (ja) | 1994-06-22 | 1994-06-22 | たて型ｍｏｓ半導体装置 |
| DE69530026T DE69530026T2 (de) | 1994-06-22 | 1995-06-19 | Vertikales MOS-Halbleiterbauelement |
| EP02003971A EP1209745B1 (en) | 1994-06-22 | 1995-06-19 | Vertical MOS semiconductor device |
| EP95304218A EP0691687B1 (en) | 1994-06-22 | 1995-06-19 | Vertical MOS semiconductor device |
| US08/492,854 US5559355A (en) | 1994-03-04 | 1995-06-20 | Vertical MOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JPH088422A true JPH088422A (ja) | 1996-01-12 |
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Family
ID=15252470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13974894A Expired - Lifetime JP3226075B2 (ja) | 1994-03-04 | 1994-06-22 | たて型ｍｏｓ半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3226075B2 (ja) |
| DE (1) | DE69530026T2 (ja) |
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|---|---|---|---|---|
| JP2004319861A (ja) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | 半導体装置 |
| JP2006351985A (ja) * | 2005-06-20 | 2006-12-28 | Toshiba Corp | 半導体装置 |
| JP2007287988A (ja) * | 2006-04-18 | 2007-11-01 | Toyota Motor Corp | 半導体装置 |
| JP2009117786A (ja) * | 2007-10-15 | 2009-05-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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| US9748370B2 (en) | 2014-03-19 | 2017-08-29 | Fuji Electric Co., Ltd. | Trench MOS semiconductor device |
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|---|---|---|---|---|
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Family Cites Families (7)
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| JP2973588B2 (ja) | 1991-06-10 | 1999-11-08 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
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| US5453390A (en) * | 1992-03-30 | 1995-09-26 | Nippondenso Co., Ltd. | Method of producing semiconductor device with current detecting function |
| JP3175852B2 (ja) * | 1992-03-30 | 2001-06-11 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JPH07146722A (ja) * | 1993-10-01 | 1995-06-06 | Fuji Electric Co Ltd | トランジスタ用過電流保護装置 |
| EP0625797B1 (en) * | 1993-05-19 | 1999-08-11 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure current sensing resistor for power MOS devices, particularly for overload self-protected power MOS devices |
-
1994
- 1994-06-22 JP JP13974894A patent/JP3226075B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-19 DE DE69530026T patent/DE69530026T2/de not_active Expired - Lifetime
- 1995-06-19 EP EP95304218A patent/EP0691687B1/en not_active Expired - Lifetime
- 1995-06-19 EP EP02003971A patent/EP1209745B1/en not_active Expired - Lifetime
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| US7932553B2 (en) | 2007-12-24 | 2011-04-26 | Denso Corporation | Semiconductor device including a plurality of cells |
| WO2009096412A1 (ja) * | 2008-01-29 | 2009-08-06 | Fuji Electric Device Technology Co., Ltd. | 半導体装置 |
| JP5340961B2 (ja) * | 2008-01-29 | 2013-11-13 | 富士電機株式会社 | 半導体装置 |
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| US10916541B2 (en) | 2008-01-29 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11749675B2 (en) | 2008-01-29 | 2023-09-05 | Fuji Electric Co., Ltd. | Semiconductor device |
| US9748370B2 (en) | 2014-03-19 | 2017-08-29 | Fuji Electric Co., Ltd. | Trench MOS semiconductor device |
Also Published As
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|---|---|
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| EP0691687A3 (en) | 1997-10-15 |
| EP1209745A2 (en) | 2002-05-29 |
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