JP3201213B2 - 半導体装置およびその制御方法 - Google Patents
半導体装置およびその制御方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D18/251—Lateral thyristors
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- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電力変換機器や電力制
御機器などに用いられる半導体スイッチング素子として
の、伝導度変調作用を有する半導体装置およびその制御
方法に関する。
御機器などに用いられる半導体スイッチング素子として
の、伝導度変調作用を有する半導体装置およびその制御
方法に関する。
【０００２】
【従来の技術】電力変換機器や電力制御機器などに用い
る電力用半導体装置には、電力損失を極力減少させるた
めにオン時の電圧降下が少ないことが要求されるので、
特に高耐圧が要求される応用分野では伝導度変調作用を
有するサイリスタや絶縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）などが適している。ＩＧＢＴを
集積回路の出力側に組み込むには、図８に示したような
横型構造が適している。図８は、ＩＧＢＴの構成および
動作を説明するための基本的な構造の断面図であって、
実際の半導体装置としてはこのような構造を単位として
複数個同一面上に並列に展開して用いる。図８におい
て、ＩＧＢＴはｐ型のシリコン基板１の上に、例えばエ
ピタキシャル法で積層したｎ型で高比抵抗のｎ- 層２の
表面層の一部に、表面からの不純物拡散によりｐ型のｐ
ベース領域９、その表面層の一部にやはり不純物拡散に
よりｎ+ ソース領域１０が形成され、ｎ- 層２とｎ+ ソ
ース領域１０とに挟まれた部分のｐベース領域９の表面
上に第二ゲート酸化膜１１を介して第二ゲート端子Ｇ２
に接続された第二ゲート電極１２が設けられる。また、
ｎ+ ソース領域１０およびｐベース領域９とに共通に第
二主端子Ｔ２に接続されたソース電極１９が接触してい
る。図の右部分には、同様に表面からの不純物拡散によ
り、ｐ+ ドレイン領域２２が形成され、そのｐ+ ドレイ
ン領域２２に第一主端子Ｔ１に接続されたドレイン電極
２３が接触している。
る電力用半導体装置には、電力損失を極力減少させるた
めにオン時の電圧降下が少ないことが要求されるので、
特に高耐圧が要求される応用分野では伝導度変調作用を
有するサイリスタや絶縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）などが適している。ＩＧＢＴを
集積回路の出力側に組み込むには、図８に示したような
横型構造が適している。図８は、ＩＧＢＴの構成および
動作を説明するための基本的な構造の断面図であって、
実際の半導体装置としてはこのような構造を単位として
複数個同一面上に並列に展開して用いる。図８におい
て、ＩＧＢＴはｐ型のシリコン基板１の上に、例えばエ
ピタキシャル法で積層したｎ型で高比抵抗のｎ- 層２の
表面層の一部に、表面からの不純物拡散によりｐ型のｐ
ベース領域９、その表面層の一部にやはり不純物拡散に
よりｎ+ ソース領域１０が形成され、ｎ- 層２とｎ+ ソ
ース領域１０とに挟まれた部分のｐベース領域９の表面
上に第二ゲート酸化膜１１を介して第二ゲート端子Ｇ２
に接続された第二ゲート電極１２が設けられる。また、
ｎ+ ソース領域１０およびｐベース領域９とに共通に第
二主端子Ｔ２に接続されたソース電極１９が接触してい
る。図の右部分には、同様に表面からの不純物拡散によ
り、ｐ+ ドレイン領域２２が形成され、そのｐ+ ドレイ
ン領域２２に第一主端子Ｔ１に接続されたドレイン電極
２３が接触している。
【０００３】この横型ＩＧＢＴは第二ゲート電極１２に
与える電圧により、オンオフ動作をさせることができ
る。このＩＧＢＴに順電圧を印加した状態で、すなわ
ち、主端子Ｔ１にＴ２に対して正の電圧を与えた状態
で、第二ゲート端子Ｇ２から正の電圧を第二ゲート電極
１２に印加すると、その直下のｐベース領域９の表面に
形成される反転層を介してｎ+ ソース領域１０から多数
キャリアの電子ｅがｎ- 層２に流入し、順バイアスされ
ているｎ- 層２、ｐ+ ドレイン領域２２間の接合を通っ
てｐ+ ドレイン領域２２に流れ込む。すなわち、ＩＧＢ
Ｔのソース電極側のｐベース領域９を含む構造は、多数
キャリアの注入を制御していると見ることができる。こ
の電流は、ｐベース領域９、ｎ- 層２およびｐ+ ドレイ
ン領域２２をそれぞれコレクタ、ベースおよびエミッタ
とするｐｎｐトランジスタのベース電流にあたるので、
このバイポーラトランジスタがオンしコレクタ電流がエ
ミッタからコレクタへ流れる。すなわちｐ+ ドレイン領
域２２からｐベース領域９へと流れ、主端子Ｔ１、Ｔ２
間が導通する。電子ｅがｐ+ ドレイン領域２２に注入さ
れると、逆に多量の正孔ｈがｐ+ ドレイン領域２２から
ｎ- 層２に注入されるので、それによる伝導度変調作用
により主端子Ｔ1 とＴ2 間のオン電圧が通常のＭＯＳＦ
ＥＴの場合よりも一層低められる。このＩＧＢＴをオフ
させるには、第二ゲート電極１２の電圧を消去して、第
二ゲート電極１２直下のｐベース領域９の表面層の反転
層を消滅させ、多数キャリアｅのｎ- 層２への流入を止
めればよい。オフ動作後にはｎ- 層２内に空乏層が広が
って阻止状態になる。
与える電圧により、オンオフ動作をさせることができ
る。このＩＧＢＴに順電圧を印加した状態で、すなわ
ち、主端子Ｔ１にＴ２に対して正の電圧を与えた状態
で、第二ゲート端子Ｇ２から正の電圧を第二ゲート電極
１２に印加すると、その直下のｐベース領域９の表面に
形成される反転層を介してｎ+ ソース領域１０から多数
キャリアの電子ｅがｎ- 層２に流入し、順バイアスされ
ているｎ- 層２、ｐ+ ドレイン領域２２間の接合を通っ
てｐ+ ドレイン領域２２に流れ込む。すなわち、ＩＧＢ
Ｔのソース電極側のｐベース領域９を含む構造は、多数
キャリアの注入を制御していると見ることができる。こ
の電流は、ｐベース領域９、ｎ- 層２およびｐ+ ドレイ
ン領域２２をそれぞれコレクタ、ベースおよびエミッタ
とするｐｎｐトランジスタのベース電流にあたるので、
このバイポーラトランジスタがオンしコレクタ電流がエ
ミッタからコレクタへ流れる。すなわちｐ+ ドレイン領
域２２からｐベース領域９へと流れ、主端子Ｔ１、Ｔ２
間が導通する。電子ｅがｐ+ ドレイン領域２２に注入さ
れると、逆に多量の正孔ｈがｐ+ ドレイン領域２２から
ｎ- 層２に注入されるので、それによる伝導度変調作用
により主端子Ｔ1 とＴ2 間のオン電圧が通常のＭＯＳＦ
ＥＴの場合よりも一層低められる。このＩＧＢＴをオフ
させるには、第二ゲート電極１２の電圧を消去して、第
二ゲート電極１２直下のｐベース領域９の表面層の反転
層を消滅させ、多数キャリアｅのｎ- 層２への流入を止
めればよい。オフ動作後にはｎ- 層２内に空乏層が広が
って阻止状態になる。
【０００４】図９に示すのは、オフ動作もＭＯＳゲート
によって制御できる横型ＭＯＳ制御サイリスタ（以下Ｍ
ＣＴと記す）の基本的な構造の断面図である。ｐ型のシ
リコン基板１の上に、例えばエピタキシャル法でｎ型高
比抵抗のｎ- 層２を積層し、そのｎ- 層２の表面層の一
部に、ｎ- 層２の表面からの不純物拡散によりｐ型のｐ
ベース領域９を形成し、そのｐベース領域９の表面層の
一部にやはり不純物拡散によりｎ型のｎベース領域１４
を形成し、そのｎベース領域１４の表面層の一部に、さ
らにｐベース領域９より不純物濃度の高いｐ+ カソード
領域１５を形成する。そして、第二主端子Ｔ２に接続さ
れたカソード電極１３をｐ+ カソード領域１５およびｎ
ベース領域１４に共通に接触して設ける。第二ゲート電
極１２をｎ- 層２とｐ+ カソード領域１５との間に挟ま
れたｎベース領域１４およびｐベース領域９の両方の表
面上に第二ゲート酸化膜１１を介して設ける。図の右部
分には、同様に表面からの不純物拡散により、ｐ+ ドレ
イン領域２２が形成され、そのｐ+ ドレイン領域２２に
第一主端子Ｔ１に接続されたドレイン電極２３が接触し
ている。
によって制御できる横型ＭＯＳ制御サイリスタ（以下Ｍ
ＣＴと記す）の基本的な構造の断面図である。ｐ型のシ
リコン基板１の上に、例えばエピタキシャル法でｎ型高
比抵抗のｎ- 層２を積層し、そのｎ- 層２の表面層の一
部に、ｎ- 層２の表面からの不純物拡散によりｐ型のｐ
ベース領域９を形成し、そのｐベース領域９の表面層の
一部にやはり不純物拡散によりｎ型のｎベース領域１４
を形成し、そのｎベース領域１４の表面層の一部に、さ
らにｐベース領域９より不純物濃度の高いｐ+ カソード
領域１５を形成する。そして、第二主端子Ｔ２に接続さ
れたカソード電極１３をｐ+ カソード領域１５およびｎ
ベース領域１４に共通に接触して設ける。第二ゲート電
極１２をｎ- 層２とｐ+ カソード領域１５との間に挟ま
れたｎベース領域１４およびｐベース領域９の両方の表
面上に第二ゲート酸化膜１１を介して設ける。図の右部
分には、同様に表面からの不純物拡散により、ｐ+ ドレ
イン領域２２が形成され、そのｐ+ ドレイン領域２２に
第一主端子Ｔ１に接続されたドレイン電極２３が接触し
ている。
【０００５】このＭＣＴを、オンさせるには主端子Ｔ１
にＴ２に対して正の電圧を与えた状態で、第二ゲート端
子Ｇ２に接続された第二ゲート電極１２に正の電圧を印
加する。そうすると第二ゲート電極１２の直下のｐベー
ス領域９の表面に反転層が形成され、その反転層を介し
てｎベース領域１４からｎ- 層２に電子ｅが流入し、ｐ
+ ドレイン領域２２に流れる。すなわち、ＭＣＴのカソ
ード電極側のｐベース領域９を含む構造は、多数キャリ
アの注入を制御していると見ることができる。この電流
は、ｐベース領域９、ｎ- 層２およびｐ+ ドレイン領域
２２をそれぞれコレクタ、ベースおよびエミッタとする
ｐｎｐトランジスタのベース電流にあたるので、このバ
イポーラトランジスタがオンしコレクタ電流がエミッタ
からコレクタへ流れる。すなわちｐ+ ドレイン領域２２
からｐベース領域９へと流れ、主端子Ｔ１、Ｔ２間が導
通する。ｐ+ ドレイン領域２２からｎ- 層２へ、少数キ
ャリアの正孔ｈが注入されて、それによる伝導度変調作
用により、導通時のオン電圧を低減出来ることは前述の
図８におけるＩＧＢＴの場合と同様である。オフ動作の
ときは、ゲート電極１２に負の電圧を印加する。それに
よってｐベース領域９の表面の反転層が消滅し、同時に
第二ゲート電極１２の直下のｎベース領域１４の表面に
反転層が形成されるため、ｐベース領域９がｐ+ カソー
ド領域１５を介してカソード電極１９と短絡され、ｎベ
ース領域１４からｎ- 層２への電子ｅの流入が停止して
ＭＣＴがオフする。
にＴ２に対して正の電圧を与えた状態で、第二ゲート端
子Ｇ２に接続された第二ゲート電極１２に正の電圧を印
加する。そうすると第二ゲート電極１２の直下のｐベー
ス領域９の表面に反転層が形成され、その反転層を介し
てｎベース領域１４からｎ- 層２に電子ｅが流入し、ｐ
+ ドレイン領域２２に流れる。すなわち、ＭＣＴのカソ
ード電極側のｐベース領域９を含む構造は、多数キャリ
アの注入を制御していると見ることができる。この電流
は、ｐベース領域９、ｎ- 層２およびｐ+ ドレイン領域
２２をそれぞれコレクタ、ベースおよびエミッタとする
ｐｎｐトランジスタのベース電流にあたるので、このバ
イポーラトランジスタがオンしコレクタ電流がエミッタ
からコレクタへ流れる。すなわちｐ+ ドレイン領域２２
からｐベース領域９へと流れ、主端子Ｔ１、Ｔ２間が導
通する。ｐ+ ドレイン領域２２からｎ- 層２へ、少数キ
ャリアの正孔ｈが注入されて、それによる伝導度変調作
用により、導通時のオン電圧を低減出来ることは前述の
図８におけるＩＧＢＴの場合と同様である。オフ動作の
ときは、ゲート電極１２に負の電圧を印加する。それに
よってｐベース領域９の表面の反転層が消滅し、同時に
第二ゲート電極１２の直下のｎベース領域１４の表面に
反転層が形成されるため、ｐベース領域９がｐ+ カソー
ド領域１５を介してカソード電極１９と短絡され、ｎベ
ース領域１４からｎ- 層２への電子ｅの流入が停止して
ＭＣＴがオフする。
【０００６】
【発明が解決しようとする課題】上述のようにＩＧＢＴ
では高入力インピーダンスの絶縁型の第二ゲート電極１
２によりオンオフを容易に制御でき、かつ、オン状態で
はｎ- 層２の伝導度変調作用を利用してオン電圧を低め
うる利点があるが、その半面ターンオフ時にそれまで伝
導度変調に貢献していた多数のキャリアをｎ- 層２から
掃きだして空乏層を広げる必要がある。このためにキャ
リアの消滅に時間が掛かって、ターンオフ時間がかなり
長くなり、それに伴ってターンオフ時のスイッチング損
失が増加するという問題がある。特に誘導性負荷の電流
を遮断する場合は、遮断前の電流を維持しようとするイ
ンダクタンスによる大きな逆起電力が素子に印加され、
これに伴う空乏層の伸びにより電子ｅの掃きだし電流が
流れる。この電流はＩＧＢＴ内部のｐベース領域９、ｎ
- 層２およびｐ+ ドレイン領域２２をそれぞれコレク
タ、ベースおよびエミッタとするｐｎｐトランジスタの
ベース電流となってｐ+ドレイン領域２２に流れ込み、
ターンオフ期間中もコレクタ電流が流れる。すなわちｐ
+ ドレイン領域２２からｎ- 層２への少数キャリアであ
る正孔ｈの注入が継続して電流が流れ、ターンオフ時間
を長くする。また、この間のスイッチング損失を大幅に
増加させる。このターンオフ時のスイッチング損失は、
スイッチングの度に生ずるわけであるから、ＩＧＢＴを
高速でスイッチングさせる必要のある高周波回路に適用
する上での大きな障害になり、ＩＧＢＴのオン電圧が小
さいため定常損失が少ないという折角の利点を帳消しに
してしまう程である。
では高入力インピーダンスの絶縁型の第二ゲート電極１
２によりオンオフを容易に制御でき、かつ、オン状態で
はｎ- 層２の伝導度変調作用を利用してオン電圧を低め
うる利点があるが、その半面ターンオフ時にそれまで伝
導度変調に貢献していた多数のキャリアをｎ- 層２から
掃きだして空乏層を広げる必要がある。このためにキャ
リアの消滅に時間が掛かって、ターンオフ時間がかなり
長くなり、それに伴ってターンオフ時のスイッチング損
失が増加するという問題がある。特に誘導性負荷の電流
を遮断する場合は、遮断前の電流を維持しようとするイ
ンダクタンスによる大きな逆起電力が素子に印加され、
これに伴う空乏層の伸びにより電子ｅの掃きだし電流が
流れる。この電流はＩＧＢＴ内部のｐベース領域９、ｎ
- 層２およびｐ+ ドレイン領域２２をそれぞれコレク
タ、ベースおよびエミッタとするｐｎｐトランジスタの
ベース電流となってｐ+ドレイン領域２２に流れ込み、
ターンオフ期間中もコレクタ電流が流れる。すなわちｐ
+ ドレイン領域２２からｎ- 層２への少数キャリアであ
る正孔ｈの注入が継続して電流が流れ、ターンオフ時間
を長くする。また、この間のスイッチング損失を大幅に
増加させる。このターンオフ時のスイッチング損失は、
スイッチングの度に生ずるわけであるから、ＩＧＢＴを
高速でスイッチングさせる必要のある高周波回路に適用
する上での大きな障害になり、ＩＧＢＴのオン電圧が小
さいため定常損失が少ないという折角の利点を帳消しに
してしまう程である。
【０００７】かかるターンオフ特性を改善するには、い
わゆるライフタイムキラーとして金、白金などの重金属
の拡散や電子線などの放射線照射により、キャリアのラ
イフタイムを短縮しキャリアの消滅を促進することも可
能である。しかし、ライフタイムキラーの導入はオン電
圧を増加させるマイナス効果が必ず伴い、また、ターン
オフ時に少数キャリアの注入が継続することについては
何ら効果がない。
わゆるライフタイムキラーとして金、白金などの重金属
の拡散や電子線などの放射線照射により、キャリアのラ
イフタイムを短縮しキャリアの消滅を促進することも可
能である。しかし、ライフタイムキラーの導入はオン電
圧を増加させるマイナス効果が必ず伴い、また、ターン
オフ時に少数キャリアの注入が継続することについては
何ら効果がない。
【０００８】ＩＧＢＴについて以上に述べた問題点は、
ＭＣＴの場合にも同様である。以上の例は、集積回路に
組み込むのに適した横型の半導体装置で、ｐ型シリコン
基板上のｎ型高比抵抗の半導体層に形成した例を示した
が、上記の動作はその構造に限られたものではなく、ｎ
型基板上の横型の半導体装置或いはたて型の半導体装置
でも全く同様である。またＩＧＢＴ、ＭＣＴに限らず少
数キャリアの注入による伝導度変調作用を持つ半導体装
置にはあてはまるものである。
ＭＣＴの場合にも同様である。以上の例は、集積回路に
組み込むのに適した横型の半導体装置で、ｐ型シリコン
基板上のｎ型高比抵抗の半導体層に形成した例を示した
が、上記の動作はその構造に限られたものではなく、ｎ
型基板上の横型の半導体装置或いはたて型の半導体装置
でも全く同様である。またＩＧＢＴ、ＭＣＴに限らず少
数キャリアの注入による伝導度変調作用を持つ半導体装
置にはあてはまるものである。
【０００９】本発明の目的は、上述の問題を解決し、伝
導度変調作用を利用して得られるオン時の低いオン電圧
という長所を減殺させること無く、ターンオフ時間を短
くし、スイッチング損失の少ない半導体装置を提供する
ことにある。
導度変調作用を利用して得られるオン時の低いオン電圧
という長所を減殺させること無く、ターンオフ時間を短
くし、スイッチング損失の少ない半導体装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第一導電型高比抵抗半導
体層の表面層の一部に形成された第二導電型ウェル領域
と、その第二導電型ウェル領域の表面層の一部に形成さ
れた第一導電型ウェル領域と、その第一導電型ウェル領
域の表面層の一部に形成された第二導電型アノード領域
と、その第二導電型アノード領域と第一導電型ウェル領
域の表面に共通に接触するアノード電極と、前記第二導
電型アノード領域と前記第一導電型高比抵抗半導体層と
に挟まれた前記第一導電型ウェル領域と前記第二導電型
ウェル領域との表面に絶縁膜を介して形成されたゲート
電極とからなるものとして、オン動作時に前記第一ゲー
ト電極直下の前記第一導電型ウェル領表面に反転層を形
成し、オフ動作時に前記ゲート電極直下の前記第二導電
型ウェル領域表面に反転層を形成するものとする。
めに、本発明の半導体装置は、第一導電型高比抵抗半導
体層の表面層の一部に形成された第二導電型ウェル領域
と、その第二導電型ウェル領域の表面層の一部に形成さ
れた第一導電型ウェル領域と、その第一導電型ウェル領
域の表面層の一部に形成された第二導電型アノード領域
と、その第二導電型アノード領域と第一導電型ウェル領
域の表面に共通に接触するアノード電極と、前記第二導
電型アノード領域と前記第一導電型高比抵抗半導体層と
に挟まれた前記第一導電型ウェル領域と前記第二導電型
ウェル領域との表面に絶縁膜を介して形成されたゲート
電極とからなるものとして、オン動作時に前記第一ゲー
ト電極直下の前記第一導電型ウェル領表面に反転層を形
成し、オフ動作時に前記ゲート電極直下の前記第二導電
型ウェル領域表面に反転層を形成するものとする。
【００１１】上記の少数キャリア注入制御構造は、少数
キャリアの注入による伝導度変調作用を利用してオン電
圧を低減している半導体装置、例えばＩＧＢＴやＭＣＴ
などの、少数キャリア注入構造である第二導電型ドレイ
ン領域に代えて適用できる。ＩＧＢＴにおけるソース電
極側やＭＣＴにおけるカソード電極側のように、第一導
電型高比抵抗層の一部に第二導電型ベース領域を有し、
その第二導電型ベース領域を含む多数キャリアの注入制
御構造を有する半導体装置において、その多数キャリア
注入制御構造と上記の少数キャリア注入制御構造とが第
一導電型高比抵抗層の同一表面上にあっても、対向する
他方の表面上にあってもよい。
キャリアの注入による伝導度変調作用を利用してオン電
圧を低減している半導体装置、例えばＩＧＢＴやＭＣＴ
などの、少数キャリア注入構造である第二導電型ドレイ
ン領域に代えて適用できる。ＩＧＢＴにおけるソース電
極側やＭＣＴにおけるカソード電極側のように、第一導
電型高比抵抗層の一部に第二導電型ベース領域を有し、
その第二導電型ベース領域を含む多数キャリアの注入制
御構造を有する半導体装置において、その多数キャリア
注入制御構造と上記の少数キャリア注入制御構造とが第
一導電型高比抵抗層の同一表面上にあっても、対向する
他方の表面上にあってもよい。
【００１２】多数キャリア注入制御構造と上記の少数キ
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合は、第一導電型高比抵抗層の他方の面
は、第二導電型層とすることも、第一導電型層とするこ
ともできる。別の形の構造として、第一導電型高比抵抗
層の一部表面層に第一導電型高比抵抗層よりは比抵抗の
低い第一導電型バッファ領域を設け、その第一導電型バ
ッファ領域内に上記の少数キャリア注入制御構造として
示した第二導電型ウェル以下の構造を作ることもでき
る。
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合は、第一導電型高比抵抗層の他方の面
は、第二導電型層とすることも、第一導電型層とするこ
ともできる。別の形の構造として、第一導電型高比抵抗
層の一部表面層に第一導電型高比抵抗層よりは比抵抗の
低い第一導電型バッファ領域を設け、その第一導電型バ
ッファ領域内に上記の少数キャリア注入制御構造として
示した第二導電型ウェル以下の構造を作ることもでき
る。
【００１３】さらに別の構造として、第二導電型ウェル
を設けた部分の下の第二導電型基板と第一導電型高比抵
抗層との界面に、第二導電型ウェルを投射した面積より
広い第一導電型の低比抵抗領域を埋め込んだ構造も有効
である。上記のような少数キャリア注入制御構造の運用
方法としては、少数キャリア注入制御構造のゲート電極
への電圧印加と、多数キャリア注入制御構造のゲート電
極への電圧印加とを同時に行ってもよいが、少数キャリ
ア注入制御構造のゲート電極への電圧印加を多数キャリ
ア注入制御構造のゲート電極への電圧印加より先行させ
るほうが良い。
を設けた部分の下の第二導電型基板と第一導電型高比抵
抗層との界面に、第二導電型ウェルを投射した面積より
広い第一導電型の低比抵抗領域を埋め込んだ構造も有効
である。上記のような少数キャリア注入制御構造の運用
方法としては、少数キャリア注入制御構造のゲート電極
への電圧印加と、多数キャリア注入制御構造のゲート電
極への電圧印加とを同時に行ってもよいが、少数キャリ
ア注入制御構造のゲート電極への電圧印加を多数キャリ
ア注入制御構造のゲート電極への電圧印加より先行させ
るほうが良い。
【００１４】第一導電型高比抵抗半導体層の第二導電型
ウェル領域が形成されていない面に接して、第一導電型
高比抵抗半導体層より不純物濃度の高い第一導電型半導
体層を設けた構造の整流素子も有効である。その整流素
子の少数キャリア注入制御構造の運用方法としては、第
一導電型高比抵抗半導体層と第二導電型ウェル領域との
間の接合が、定常的に順方向バイアスされている間はゲ
ート電極にゲート電極直下の第一導電型ウェル領域の表
面層に反転層が形成されるような電圧を印加し、上記接
合が逆バイアスされる直前にゲート電極に上記反転層が
消失しゲート電極直下の第二導電型ウェル領域の表面層
に反転層が形成されるような電圧を印加し、さらに上記
接合が逆バイアスされた後に再びゲート電極に、ゲート
電極直下の第二導電型ウェル領域の表面層の反転層が消
失し第一導電型ウェル領域の表面層に反転層が形成され
るような電圧を印加する方法が望ましい。
ウェル領域が形成されていない面に接して、第一導電型
高比抵抗半導体層より不純物濃度の高い第一導電型半導
体層を設けた構造の整流素子も有効である。その整流素
子の少数キャリア注入制御構造の運用方法としては、第
一導電型高比抵抗半導体層と第二導電型ウェル領域との
間の接合が、定常的に順方向バイアスされている間はゲ
ート電極にゲート電極直下の第一導電型ウェル領域の表
面層に反転層が形成されるような電圧を印加し、上記接
合が逆バイアスされる直前にゲート電極に上記反転層が
消失しゲート電極直下の第二導電型ウェル領域の表面層
に反転層が形成されるような電圧を印加し、さらに上記
接合が逆バイアスされた後に再びゲート電極に、ゲート
電極直下の第二導電型ウェル領域の表面層の反転層が消
失し第一導電型ウェル領域の表面層に反転層が形成され
るような電圧を印加する方法が望ましい。
【００１５】
【作用】第一導電型高比抵抗半導体層の一部の表面層に
設けた上記の少数キャリア注入制御構造のゲート電極
に、適当な電位を印加することにより、ゲート電極の直
下の第二導電型ウェル内の第一導電型ウェルの表面層に
反転層を形成するとともに、第二導電型ウェルの表面層
には反転層が形成されないようにすることによって、第
二導電型ウェルを第二導電型アノード領域に接続し、第
二導電型ウェル領域と第一導電型高比抵抗層との間のｐ
ｎ接合が順バイアスされるような電圧が加えられれば、
少数キャリアの注入が起きる。
設けた上記の少数キャリア注入制御構造のゲート電極
に、適当な電位を印加することにより、ゲート電極の直
下の第二導電型ウェル内の第一導電型ウェルの表面層に
反転層を形成するとともに、第二導電型ウェルの表面層
には反転層が形成されないようにすることによって、第
二導電型ウェルを第二導電型アノード領域に接続し、第
二導電型ウェル領域と第一導電型高比抵抗層との間のｐ
ｎ接合が順バイアスされるような電圧が加えられれば、
少数キャリアの注入が起きる。
【００１６】一方、ゲート電極に上の場合と逆の電圧を
印加することにより、ゲート電極の直下の第二導電型ウ
ェル内の第一導電型ウェル領域の表面層に反転層が形成
されないようにするとともに、第二導電型ウェル領域の
表面層に反転層を形成されて、第二導電型ウェル領域の
電位はフローティングになる。同時に第一導電型高比抵
抗層が第一導電型ウェル領域と接続され、少数キャリア
の注入は停止する。
印加することにより、ゲート電極の直下の第二導電型ウ
ェル内の第一導電型ウェル領域の表面層に反転層が形成
されないようにするとともに、第二導電型ウェル領域の
表面層に反転層を形成されて、第二導電型ウェル領域の
電位はフローティングになる。同時に第一導電型高比抵
抗層が第一導電型ウェル領域と接続され、少数キャリア
の注入は停止する。
【００１７】このように少数キャリア注入制御用のゲー
ト電極への印加電圧で少数キャリアの注入を制御できる
ようにする。これにより、オン期間では多数キャリアと
ともに少数キャリアの注入も多量に行い、伝導度変調作
用を引き起こしてオン電圧を低減する。またオフと同時
またはその直前に少数キャリアの注入を停止することに
より、少数キャリアを減らすことができ、スイッチング
損失を低減することができる。従って従来伝導度変調作
用のために設けた高比抵抗半導体層と異なる導電型のド
レイン領域に代えて、少数キャリア注入制御構造を設け
れば、低オン電圧でスイッチング損失の少ない半導体装
置が得られる。
ト電極への印加電圧で少数キャリアの注入を制御できる
ようにする。これにより、オン期間では多数キャリアと
ともに少数キャリアの注入も多量に行い、伝導度変調作
用を引き起こしてオン電圧を低減する。またオフと同時
またはその直前に少数キャリアの注入を停止することに
より、少数キャリアを減らすことができ、スイッチング
損失を低減することができる。従って従来伝導度変調作
用のために設けた高比抵抗半導体層と異なる導電型のド
レイン領域に代えて、少数キャリア注入制御構造を設け
れば、低オン電圧でスイッチング損失の少ない半導体装
置が得られる。
【００１８】上記の少数キャリア注入制御構造をＩＧＢ
Ｔのドレイン電極側の構造の代わりに設けた場合を考え
る。上記の少数キャリア注入制御構造のゲート端子に、
適当な電圧を印加することにより、ゲート電極の直下の
第一導電型ウェル領域の表面層に反転層を形成するとと
もに、第二導電型ウェル領域の表面層には反転層が形成
されないようにすることによって、第二導電型ウェル領
域を第二導電型アノード領域に接続する。この時第二の
ゲートに正の電圧が印加されれば、通常のＩＧＢＴと同
じように、少数キャリアの注入が開始され、このＩＧＢ
Ｔと同じ機能をもつ半導体装置がオンする。そしてオン
時のオン電圧も少数キャリア注入による伝導度変調作用
により低くなるのはＩＧＢＴと同じである。一方、ゲー
トに上の場合と逆の電圧を印加することにより、ゲート
電極の直下の第一導電型ウェル領域の表面層に反転層が
形成されないようにするとともに、第二導電型ウェル領
域の表面層に反転層を形成した場合には、第二導電型ウ
ェル領域の電位はフローティングになる。同時に第一導
電型高比抵抗層が第一導電型ウェル領域と接続され、少
数キャリアの注入は停止する。この時あるいは少数キャ
リアが充分減少した時点で第二ゲートの正の電圧が除か
れれば、第二導電型ベース領域の表面層に形成されてい
た反転層が消滅し、多数キャリアである電子ｅの注入が
停止して、このＩＧＢＴと同じ機能を持つ半導体装置は
オフする。しかもこの時、少数キャリアの注入は最早起
こらないので、電子ｅ正孔ｈともに急速に排出されター
ンオフ時間は短くなる。
Ｔのドレイン電極側の構造の代わりに設けた場合を考え
る。上記の少数キャリア注入制御構造のゲート端子に、
適当な電圧を印加することにより、ゲート電極の直下の
第一導電型ウェル領域の表面層に反転層を形成するとと
もに、第二導電型ウェル領域の表面層には反転層が形成
されないようにすることによって、第二導電型ウェル領
域を第二導電型アノード領域に接続する。この時第二の
ゲートに正の電圧が印加されれば、通常のＩＧＢＴと同
じように、少数キャリアの注入が開始され、このＩＧＢ
Ｔと同じ機能をもつ半導体装置がオンする。そしてオン
時のオン電圧も少数キャリア注入による伝導度変調作用
により低くなるのはＩＧＢＴと同じである。一方、ゲー
トに上の場合と逆の電圧を印加することにより、ゲート
電極の直下の第一導電型ウェル領域の表面層に反転層が
形成されないようにするとともに、第二導電型ウェル領
域の表面層に反転層を形成した場合には、第二導電型ウ
ェル領域の電位はフローティングになる。同時に第一導
電型高比抵抗層が第一導電型ウェル領域と接続され、少
数キャリアの注入は停止する。この時あるいは少数キャ
リアが充分減少した時点で第二ゲートの正の電圧が除か
れれば、第二導電型ベース領域の表面層に形成されてい
た反転層が消滅し、多数キャリアである電子ｅの注入が
停止して、このＩＧＢＴと同じ機能を持つ半導体装置は
オフする。しかもこの時、少数キャリアの注入は最早起
こらないので、電子ｅ正孔ｈともに急速に排出されター
ンオフ時間は短くなる。
【００１９】上記のような少数キャリア注入制御構造を
ＭＣＴのドレイン電極側の構造の代わりに設けた場合も
ＩＧＢＴの場合と同様、オン時のオン電圧は伝導度変調
作用によって低く保たれ、かつオフ時には少数キャリア
の注入が停止されて短いターンオフ時間が実現できる。
また第一導電型高比抵抗層の一部に第二導電型ベース領
域を有し、その第二導電型ベース領域を含む多数キャリ
アの注入制御構造を有する半導体装置において、その多
数キャリア注入制御構造と上記の少数キャリア注入制御
構造とが第一導電型高比抵抗層の同一表面上にあって
も、別の表面上にあっても、少数キャリア注入制御制御
構造の作用としては変わりがなく、オン時には少数キャ
リアを注入して伝導度変調作用によるオン電圧の低減を
もたらし、オフ時には少数キャリアの注入を停止してタ
ーンオフ時間を短くする。
ＭＣＴのドレイン電極側の構造の代わりに設けた場合も
ＩＧＢＴの場合と同様、オン時のオン電圧は伝導度変調
作用によって低く保たれ、かつオフ時には少数キャリア
の注入が停止されて短いターンオフ時間が実現できる。
また第一導電型高比抵抗層の一部に第二導電型ベース領
域を有し、その第二導電型ベース領域を含む多数キャリ
アの注入制御構造を有する半導体装置において、その多
数キャリア注入制御構造と上記の少数キャリア注入制御
構造とが第一導電型高比抵抗層の同一表面上にあって
も、別の表面上にあっても、少数キャリア注入制御制御
構造の作用としては変わりがなく、オン時には少数キャ
リアを注入して伝導度変調作用によるオン電圧の低減を
もたらし、オフ時には少数キャリアの注入を停止してタ
ーンオフ時間を短くする。
【００２０】多数キャリア注入制御構造と上記の少数キ
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合で、第一導電型高比抵抗層の他方の面
が、第二導電型層であれば、間に分離構造を設けること
によって、いわゆる集積回路のように多数の個別の機能
を持った素子を、一つの半導体チップに集積化するのに
適しており、本発明によるＩＧＢＴやＭＣＴ等の機能を
持つ素子も集積化するのに適している。
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合で、第一導電型高比抵抗層の他方の面
が、第二導電型層であれば、間に分離構造を設けること
によって、いわゆる集積回路のように多数の個別の機能
を持った素子を、一つの半導体チップに集積化するのに
適しており、本発明によるＩＧＢＴやＭＣＴ等の機能を
持つ素子も集積化するのに適している。
【００２１】多数キャリア注入制御構造と上記の少数キ
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合で、第一導電型高比抵抗層の他方の面が
第一導電型層であれば、多数の本発明によるＩＧＢＴや
ＭＣＴ等の機能を持つ素子を一つの半導体チップに並列
に配置するのに適している。別の形の構造として、第一
導電型高比抵抗層の一部表面層に第一導電型高比抵抗層
よりは比抵抗の低い第一導電型バッファ領域を設け、そ
の第一導電型バッファ領域内に上記の第二導電型ウェル
以下の構造を設ければ、第二導電型ベース領域と第二導
電型ウェル領域との間の第一導電型高比抵抗層の表面全
部に空乏層が広がってパンチスルーが起きるのを防止す
るのに有効で、高耐圧の半導体装置に適する構造であ
る。少数キャリア注入制御構造の働きは上で説明したも
のと同じである。
ャリア注入制御構造とが第一導電型高比抵抗層の同一表
面上にある場合で、第一導電型高比抵抗層の他方の面が
第一導電型層であれば、多数の本発明によるＩＧＢＴや
ＭＣＴ等の機能を持つ素子を一つの半導体チップに並列
に配置するのに適している。別の形の構造として、第一
導電型高比抵抗層の一部表面層に第一導電型高比抵抗層
よりは比抵抗の低い第一導電型バッファ領域を設け、そ
の第一導電型バッファ領域内に上記の第二導電型ウェル
以下の構造を設ければ、第二導電型ベース領域と第二導
電型ウェル領域との間の第一導電型高比抵抗層の表面全
部に空乏層が広がってパンチスルーが起きるのを防止す
るのに有効で、高耐圧の半導体装置に適する構造であ
る。少数キャリア注入制御構造の働きは上で説明したも
のと同じである。
【００２２】さらに別の構造として、第二導電型ウェル
領域を設けた部分の下の第二導電型基板と第一導電型高
比抵抗層との界面に、第二導電型ウェル領域を投影した
形より広い第一導電型の低比抵抗領域を埋め込んだ構造
も上と同じく空乏層のパンチスルーを防止する効果があ
る。第一導電型高比抵抗半導体層の第二導電型ウェル領
域が形成されていない面に接して、第一導電型高比抵抗
半導体層より不純物濃度の高い第一導電型半導体層を設
けた構造の整流素子においては、少数キャリアの注入に
より低いオン電圧が実現でき、少数キャリアの注入停止
により少数キャリアの蓄積を少なくして逆回復電流を小
さくできる。
領域を設けた部分の下の第二導電型基板と第一導電型高
比抵抗層との界面に、第二導電型ウェル領域を投影した
形より広い第一導電型の低比抵抗領域を埋め込んだ構造
も上と同じく空乏層のパンチスルーを防止する効果があ
る。第一導電型高比抵抗半導体層の第二導電型ウェル領
域が形成されていない面に接して、第一導電型高比抵抗
半導体層より不純物濃度の高い第一導電型半導体層を設
けた構造の整流素子においては、少数キャリアの注入に
より低いオン電圧が実現でき、少数キャリアの注入停止
により少数キャリアの蓄積を少なくして逆回復電流を小
さくできる。
【００２３】特に上記のような少数キャリア注入制御構
造をもつ整流素子における少数キャリア注入制御構造の
運用方法としては、第一導電型高比抵抗半導体層と第二
導電型ウェル領域との間のｐｎ接合が、定常的に順方向
バイアスされている間はゲート電極にゲート電極直下の
第一導電型ウェル領域の表面層に反転層が形成されるよ
うな電圧を印加して第二導電型ウェル領域と第二導電型
コレクタ領域とを接続し、第二導電型ウェル領域から第
一導電型高比抵抗層への正孔注入を促し、伝導度変調効
果による低オン電圧を実現する。上記ｐｎ接合が逆バイ
アスされる直前にゲート電極に、上記反転層が消失しゲ
ート電極直下の第二導電型ウェル領域の表面層に反転層
が形成されるような電圧を印加して第二導電型ウェル領
域をフローティングにし、第二導電型ウェル領域からの
少数キャリアの注入を停止し、第一導電型高比抵抗層と
第一導電型ウェル領域とを繋いで多数キャリアである電
子の排出を促進する。この段階で少数キャリアの注入が
停止しているので、少数キャリアは急速に減少する。さ
らに上記ｐｎ接合が逆バイアスされた後に再びゲート電
極に、ゲート電極直下の第二導電型ウェル領域の表面層
の反転層が消失し第一導電型ウェル領域の表面層に反転
層が形成されるような電圧を印加することによって、第
二導電型ウェル領域のフローティング状態を解消し、第
二導電型コレクタ領域と電気的に接続して、上記のｐｎ
接合の逆バイアス印加に備えることができるようにす
る。このように整流素子の逆バイアス印加より先に少数
キャリアの注入を停止する方法を取れば、少数キャリア
注入による低いオン電圧と、より一層少ない逆回復電流
を両立させることができる。
造をもつ整流素子における少数キャリア注入制御構造の
運用方法としては、第一導電型高比抵抗半導体層と第二
導電型ウェル領域との間のｐｎ接合が、定常的に順方向
バイアスされている間はゲート電極にゲート電極直下の
第一導電型ウェル領域の表面層に反転層が形成されるよ
うな電圧を印加して第二導電型ウェル領域と第二導電型
コレクタ領域とを接続し、第二導電型ウェル領域から第
一導電型高比抵抗層への正孔注入を促し、伝導度変調効
果による低オン電圧を実現する。上記ｐｎ接合が逆バイ
アスされる直前にゲート電極に、上記反転層が消失しゲ
ート電極直下の第二導電型ウェル領域の表面層に反転層
が形成されるような電圧を印加して第二導電型ウェル領
域をフローティングにし、第二導電型ウェル領域からの
少数キャリアの注入を停止し、第一導電型高比抵抗層と
第一導電型ウェル領域とを繋いで多数キャリアである電
子の排出を促進する。この段階で少数キャリアの注入が
停止しているので、少数キャリアは急速に減少する。さ
らに上記ｐｎ接合が逆バイアスされた後に再びゲート電
極に、ゲート電極直下の第二導電型ウェル領域の表面層
の反転層が消失し第一導電型ウェル領域の表面層に反転
層が形成されるような電圧を印加することによって、第
二導電型ウェル領域のフローティング状態を解消し、第
二導電型コレクタ領域と電気的に接続して、上記のｐｎ
接合の逆バイアス印加に備えることができるようにす
る。このように整流素子の逆バイアス印加より先に少数
キャリアの注入を停止する方法を取れば、少数キャリア
注入による低いオン電圧と、より一層少ない逆回復電流
を両立させることができる。
【００２４】
【実施例】以下、図８、図９を含めて共通の部分に同一
の符号を付した図を引用して本発明の実施例について述
べる。図１に示した第一の実施例では、図８の横型ＩＧ
ＢＴのｐ+ ドレイン領域２２およびドレイン電極２３の
代わりに、高比抵抗のｎ- 層２の表面層の一部に、ｐ型
不純物の拡散によりｐウェル領域３が形成され、そのｐ
ウェル領域３の内部にｎ型不純物の拡散によりｎウェル
領域４が形成される。さらに、そのｎウェル領域４の表
面層の一部にｐウェル領域３より不純物濃度の高いｐ+
アノード領域５が形成される。ｐ+ アノード領域５とｎ
ウェル領域４との表面には、主端子Ｔ１に接続されたア
ノード電極８が共通に形成される。そしてｐ+ アノード
領域５とｎ- 層２とに挟まれたｐウェル領域３とｎウェ
ル領域４の表面にはゲート酸化膜６を介してゲート電極
７が設けられる。ゲート電極７はゲート端子Ｇに接続さ
れている。図の左側のソース側のｐベース領域９、ｎ+
ソース領域１０、第二の主端子Ｔ２に接続されたソース
電極１９、第二ゲート酸化膜１１および第二ゲート端子
Ｇ２に接続された第二のゲート電極１２は図８のＩＧＢ
Ｔのソース側の場合と同じように形成される。
の符号を付した図を引用して本発明の実施例について述
べる。図１に示した第一の実施例では、図８の横型ＩＧ
ＢＴのｐ+ ドレイン領域２２およびドレイン電極２３の
代わりに、高比抵抗のｎ- 層２の表面層の一部に、ｐ型
不純物の拡散によりｐウェル領域３が形成され、そのｐ
ウェル領域３の内部にｎ型不純物の拡散によりｎウェル
領域４が形成される。さらに、そのｎウェル領域４の表
面層の一部にｐウェル領域３より不純物濃度の高いｐ+
アノード領域５が形成される。ｐ+ アノード領域５とｎ
ウェル領域４との表面には、主端子Ｔ１に接続されたア
ノード電極８が共通に形成される。そしてｐ+ アノード
領域５とｎ- 層２とに挟まれたｐウェル領域３とｎウェ
ル領域４の表面にはゲート酸化膜６を介してゲート電極
７が設けられる。ゲート電極７はゲート端子Ｇに接続さ
れている。図の左側のソース側のｐベース領域９、ｎ+
ソース領域１０、第二の主端子Ｔ２に接続されたソース
電極１９、第二ゲート酸化膜１１および第二ゲート端子
Ｇ２に接続された第二のゲート電極１２は図８のＩＧＢ
Ｔのソース側の場合と同じように形成される。
【００２５】次にこの半導体装置の動作を説明する。ま
ず、この半導体装置を導通させる場合を考える。ゲート
端子Ｇに負のしきい値以上の電圧を印加すると、ゲート
電極７の直下のｎウェル領域４の表面に反転層が形成さ
れる。この反転層を介して、ｐウェル領域３はｐ+ アノ
ード領域５と電気的に接続され、図８の通常のＩＧＢＴ
と等価な素子となる。このため、この半導体装置に順方
向の電圧、すなわち主端子Ｔ１にＴ２に対して正の電圧
をを印加した状態で、第二ゲート端子Ｇ２にしきい値以
上の正の電位を与えると、ｎ+ ソース領域１０とｎ- 層
２とに挟まれた第二ゲート電極１２直下のｐベース領域
９の表面層に反転層が形成され、ｎ+ ソース領域１０か
らｎ- 層２に多数キャリアである電子が注入される。一
方、ｐウェル領域３とｎ- 層２との間のｐｎ接合が順バ
イアスされ、ｐウェル領域３からｎ- 層２へ少数キャリ
アである正孔の注入がおこり、ｎ- 層２はいわゆる伝導
度変調作用により低抵抗化される。このオン状態は図８
の従来のＩＧＢＴとほぼ同じである。
ず、この半導体装置を導通させる場合を考える。ゲート
端子Ｇに負のしきい値以上の電圧を印加すると、ゲート
電極７の直下のｎウェル領域４の表面に反転層が形成さ
れる。この反転層を介して、ｐウェル領域３はｐ+ アノ
ード領域５と電気的に接続され、図８の通常のＩＧＢＴ
と等価な素子となる。このため、この半導体装置に順方
向の電圧、すなわち主端子Ｔ１にＴ２に対して正の電圧
をを印加した状態で、第二ゲート端子Ｇ２にしきい値以
上の正の電位を与えると、ｎ+ ソース領域１０とｎ- 層
２とに挟まれた第二ゲート電極１２直下のｐベース領域
９の表面層に反転層が形成され、ｎ+ ソース領域１０か
らｎ- 層２に多数キャリアである電子が注入される。一
方、ｐウェル領域３とｎ- 層２との間のｐｎ接合が順バ
イアスされ、ｐウェル領域３からｎ- 層２へ少数キャリ
アである正孔の注入がおこり、ｎ- 層２はいわゆる伝導
度変調作用により低抵抗化される。このオン状態は図８
の従来のＩＧＢＴとほぼ同じである。
【００２６】次に、この半導体装置をオフさせる場合を
考える。まず、半導体装置のオン状態において、ゲート
端子Ｇに正の電圧を印加し、ゲート電極７直下のｎウェ
ル領域４の表面層の反転層を消滅させるとともに、ｐウ
ェル領域３の表面層に反転層を形成させる。この場合、
ｐウェル領域３はｐ+ アノード領域５と電気的に分離さ
れる。また、第二ゲート端子Ｇ２への正の電位により生
じたｐベース領域９の表面層の反転層を通って、ｎ+ ソ
ース領域１０からｎ- 層２に注入されてきた電子ｅは、
ｐウェル領域３の表面層の反転層を通じてｎウェル領域
４に流入し、アノード電極８に到達する。このため、ｐ
ウェル領域３からｎ- 層２への正孔ｈの注入は停止す
る。正孔ｈの注入が停止すると、伝導度変調作用により
ｎ- 層２内に蓄えられていた正孔ｈは半導体層内の電界
により急速にソース電極１９に掃きだされ、残ったもの
は再結合により消滅する。この状態では、この素子はＭ
ＯＳＦＥＴとして動作する。従って、この状態或いは充
分正孔が減少した時点で第二ゲート端子Ｇ２に与えられ
ていた正の電位をオフすると、この素子はＭＯＳＦＥＴ
と同様に非常に速くターンオフし、非常に小さいスイッ
チング損失を実現できる。本発明による少数キャリア注
入制御構造を設けた半導体装置のターンオフ時間は、従
来の図８によるＩＧＢＴの１／１０であった。
考える。まず、半導体装置のオン状態において、ゲート
端子Ｇに正の電圧を印加し、ゲート電極７直下のｎウェ
ル領域４の表面層の反転層を消滅させるとともに、ｐウ
ェル領域３の表面層に反転層を形成させる。この場合、
ｐウェル領域３はｐ+ アノード領域５と電気的に分離さ
れる。また、第二ゲート端子Ｇ２への正の電位により生
じたｐベース領域９の表面層の反転層を通って、ｎ+ ソ
ース領域１０からｎ- 層２に注入されてきた電子ｅは、
ｐウェル領域３の表面層の反転層を通じてｎウェル領域
４に流入し、アノード電極８に到達する。このため、ｐ
ウェル領域３からｎ- 層２への正孔ｈの注入は停止す
る。正孔ｈの注入が停止すると、伝導度変調作用により
ｎ- 層２内に蓄えられていた正孔ｈは半導体層内の電界
により急速にソース電極１９に掃きだされ、残ったもの
は再結合により消滅する。この状態では、この素子はＭ
ＯＳＦＥＴとして動作する。従って、この状態或いは充
分正孔が減少した時点で第二ゲート端子Ｇ２に与えられ
ていた正の電位をオフすると、この素子はＭＯＳＦＥＴ
と同様に非常に速くターンオフし、非常に小さいスイッ
チング損失を実現できる。本発明による少数キャリア注
入制御構造を設けた半導体装置のターンオフ時間は、従
来の図８によるＩＧＢＴの１／１０であった。
【００２７】また、ゲート端子Ｇと第二ゲート端子Ｇ２
とを上述のように時間差をつけて制御する方法のほか
に、この半導体装置の第二ゲート端子Ｇ２の正の電位の
オフと同時にゲート端子Ｇの電圧を制御する方法も可能
である。この場合、過剰キャリアが存在するためにター
ンオフ時間は少し長くなるものの、特に誘導性負荷をタ
ーンオフする場合に見られる第二ゲートをオフした後の
空乏層の伸展に伴った電子ｅの掃きだしによる少数キャ
リアの注入を防止できるため、スイッチング損失を低減
することが可能である。この場合はゲートの電圧を同時
に制御するため制御回路を簡略化することができる。
とを上述のように時間差をつけて制御する方法のほか
に、この半導体装置の第二ゲート端子Ｇ２の正の電位の
オフと同時にゲート端子Ｇの電圧を制御する方法も可能
である。この場合、過剰キャリアが存在するためにター
ンオフ時間は少し長くなるものの、特に誘導性負荷をタ
ーンオフする場合に見られる第二ゲートをオフした後の
空乏層の伸展に伴った電子ｅの掃きだしによる少数キャ
リアの注入を防止できるため、スイッチング損失を低減
することが可能である。この場合はゲートの電圧を同時
に制御するため制御回路を簡略化することができる。
【００２８】すなわち、本発明はＩＧＢＴのドレイン部
に少数キャリア注入を制御できる構造を設けた構造とす
ることによって、導通状態ではＩＧＢＴと同じ動作をさ
せて低オン電圧を実現し、スイッチング時には、ＭＯＳ
ＦＥＴと同じ動作をさせて短いターンオフ時間と低スイ
ッチング損失が実現できる。また、通常のＩＧＢＴでは
ドレイン部のｐｎ接合の存在のためそのえん層電圧によ
り、低電流領域においてＭＯＳＦＥＴよりもオン電圧が
高い範囲が存在するが、上記の少数キャリア注入制御構
造を備えた半導体装置では、低電流領域でゲート端子の
電圧の制御により、ドレイン部にｐｎ接合の無いＭＯＳ
ＦＥＴと同じ動作をさせることで更に損失を低減するこ
とも可能である。
に少数キャリア注入を制御できる構造を設けた構造とす
ることによって、導通状態ではＩＧＢＴと同じ動作をさ
せて低オン電圧を実現し、スイッチング時には、ＭＯＳ
ＦＥＴと同じ動作をさせて短いターンオフ時間と低スイ
ッチング損失が実現できる。また、通常のＩＧＢＴでは
ドレイン部のｐｎ接合の存在のためそのえん層電圧によ
り、低電流領域においてＭＯＳＦＥＴよりもオン電圧が
高い範囲が存在するが、上記の少数キャリア注入制御構
造を備えた半導体装置では、低電流領域でゲート端子の
電圧の制御により、ドレイン部にｐｎ接合の無いＭＯＳ
ＦＥＴと同じ動作をさせることで更に損失を低減するこ
とも可能である。
【００２９】図２に示した本発明の第二の実施例は、少
数キャリア注入制御構造を図９の横型ＭＣＴに適用した
例である。すなわち、図の左側のカソード側には図９と
同じく、ｎ- 層２の表面層の一部にｐベース領域９が設
けられ、そのｐベース領域９の表面層の一部にｎベース
領域１４、さらにそのｎベース領域１４の表面層の一部
にｐ+ カソード領域１５が形成されている。ｐ+ カソー
ド領域１５とｎベース領域１４との表面には共通のカソ
ード電極１３が設けられ、主端子Ｔ２に接続されてい
る。ｐ+ カソード領域１５とｎ- 層２とに挟まれたｎベ
ース領域１４とｐベース領域９との表面に第二ゲート酸
化膜１１を介して第二ゲート電極１２が設けられ、第二
ゲート端子Ｇ２に接続されている。図の右側のアノード
側には図９に有ったｐ+ ドレイン領域２３が無く、図１
の場合と同様の、ｐウェル領域３、ｎウェル領域４、ｐ
+ アノード領域５、ゲート酸化膜６、ゲート電極７およ
びアノード電極８からなる少数キャリア注入制御構造が
設けられている。
数キャリア注入制御構造を図９の横型ＭＣＴに適用した
例である。すなわち、図の左側のカソード側には図９と
同じく、ｎ- 層２の表面層の一部にｐベース領域９が設
けられ、そのｐベース領域９の表面層の一部にｎベース
領域１４、さらにそのｎベース領域１４の表面層の一部
にｐ+ カソード領域１５が形成されている。ｐ+ カソー
ド領域１５とｎベース領域１４との表面には共通のカソ
ード電極１３が設けられ、主端子Ｔ２に接続されてい
る。ｐ+ カソード領域１５とｎ- 層２とに挟まれたｎベ
ース領域１４とｐベース領域９との表面に第二ゲート酸
化膜１１を介して第二ゲート電極１２が設けられ、第二
ゲート端子Ｇ２に接続されている。図の右側のアノード
側には図９に有ったｐ+ ドレイン領域２３が無く、図１
の場合と同様の、ｐウェル領域３、ｎウェル領域４、ｐ
+ アノード領域５、ゲート酸化膜６、ゲート電極７およ
びアノード電極８からなる少数キャリア注入制御構造が
設けられている。
【００３０】次にこの素子の動作を説明する。まず、素
子を導通させる場合を考える。ゲート端子Ｇに負のしき
い値以上の電圧を印加すると、ゲート電極７直下のｎウ
ェル領域４の表面に反転層が形成される。この反転層を
介して、ｐウェル領域３はｐ + アノード領域５と電気的
に接続され、図８の通常のＭＣＴと等価な半導体装置と
なる。このため、この半導体装置に順方向の電圧、すな
わち主端子Ｔ１にＴ２に対して正の電圧をを印加した状
態で、第二ゲート端子Ｇ２にしきい値以上の正の電位を
与えると、ｎベース領域１４とｎ- 層２とに挟まれた第
二ゲート電極１２直下のｐベース領域９の表面層に反転
層が形成され、ｎベース領域１４からｎ - 層２に多数キ
ャリアである電子ｅが注入されることになる。一方、ｐ
ウェル領域３からｎ- 層２へ少数キャリアである正孔ｈ
の注入がおこり、ｎ- 層２はいわゆる伝導度変調作用に
より低抵抗化される。このオン状態は図９の通常のＭＣ
Ｔとほぼ同じである。
子を導通させる場合を考える。ゲート端子Ｇに負のしき
い値以上の電圧を印加すると、ゲート電極７直下のｎウ
ェル領域４の表面に反転層が形成される。この反転層を
介して、ｐウェル領域３はｐ + アノード領域５と電気的
に接続され、図８の通常のＭＣＴと等価な半導体装置と
なる。このため、この半導体装置に順方向の電圧、すな
わち主端子Ｔ１にＴ２に対して正の電圧をを印加した状
態で、第二ゲート端子Ｇ２にしきい値以上の正の電位を
与えると、ｎベース領域１４とｎ- 層２とに挟まれた第
二ゲート電極１２直下のｐベース領域９の表面層に反転
層が形成され、ｎベース領域１４からｎ - 層２に多数キ
ャリアである電子ｅが注入されることになる。一方、ｐ
ウェル領域３からｎ- 層２へ少数キャリアである正孔ｈ
の注入がおこり、ｎ- 層２はいわゆる伝導度変調作用に
より低抵抗化される。このオン状態は図９の通常のＭＣ
Ｔとほぼ同じである。
【００３１】次に、この半導体装置をオフさせる場合を
考える。まず、この半導体装置のオン状態において、ゲ
ート端子Ｇに正の電圧を印加してゲート電極７直下のｎ
ウェル領域４の表面層の反転層を消滅させるとともに、
ｐウェル領域３の表面層に反転層を形成させる。こうし
てｐウェル領域３はｐ+ アノード領域５と電気的に分離
される。また、第二ゲート端子Ｇ２への正の電圧印加に
より生じたｐベース領域９の表面層の反転層を通って、
ｎベース領域１４からｎ- 層２に注入されてきた電子
は、ｐウェル領域３の表面層の反転層を通じてｎウェル
領域４に流入し、アノード電極８に到達する。このた
め、ｐウェル領域３からｎ- 層２への正孔ｈの注入は停
止する。正孔ｈの注入が停止すると、伝導度変調作用に
よりｎ- 層２内に蓄えられていた正孔ｈは半導体層内の
電界により急速にカソード電極１３に掃きだされ減少し
ていく。この状態或いは充分正孔ｈが減少した時点で第
二ゲート端子Ｇ２に与えられていた正の電圧を取り去り
逆に負の電圧を与えると、第二ゲート電極１２直下のｐ
ベース領域９の表面層の反転層が消滅するとともに、ｎ
ベース領域１４の表面層に反転層が形成され、その反転
層を介してｐ+ カソード領域１５とｐベース領域９が短
絡される。いわゆる伝導度変調作用によりｎ- 層２内に
充満していた過剰キャリアのうち、正孔ｈはｐベース領
域９から反転層、ｐ+ カソード領域１４を通ってカソー
ド電極１３に流れ込む。一方従来過剰な電子ｅはｐウェ
ル領域３に流れ込んで、ｐウェル領域３からｎ- 層２に
正孔ｈの注入を引き起こして、結局キャリアの消滅を待
つしかなかったが、ゲート端子Ｇに正の電圧を与える
と、すみやかにカソード電極８に流れ込める。従ってこ
の半導体装置はＭＯＳＦＥＴと同様に非常に速くターン
オフし、非常に小さいスイッチング損失を実現できる。
考える。まず、この半導体装置のオン状態において、ゲ
ート端子Ｇに正の電圧を印加してゲート電極７直下のｎ
ウェル領域４の表面層の反転層を消滅させるとともに、
ｐウェル領域３の表面層に反転層を形成させる。こうし
てｐウェル領域３はｐ+ アノード領域５と電気的に分離
される。また、第二ゲート端子Ｇ２への正の電圧印加に
より生じたｐベース領域９の表面層の反転層を通って、
ｎベース領域１４からｎ- 層２に注入されてきた電子
は、ｐウェル領域３の表面層の反転層を通じてｎウェル
領域４に流入し、アノード電極８に到達する。このた
め、ｐウェル領域３からｎ- 層２への正孔ｈの注入は停
止する。正孔ｈの注入が停止すると、伝導度変調作用に
よりｎ- 層２内に蓄えられていた正孔ｈは半導体層内の
電界により急速にカソード電極１３に掃きだされ減少し
ていく。この状態或いは充分正孔ｈが減少した時点で第
二ゲート端子Ｇ２に与えられていた正の電圧を取り去り
逆に負の電圧を与えると、第二ゲート電極１２直下のｐ
ベース領域９の表面層の反転層が消滅するとともに、ｎ
ベース領域１４の表面層に反転層が形成され、その反転
層を介してｐ+ カソード領域１５とｐベース領域９が短
絡される。いわゆる伝導度変調作用によりｎ- 層２内に
充満していた過剰キャリアのうち、正孔ｈはｐベース領
域９から反転層、ｐ+ カソード領域１４を通ってカソー
ド電極１３に流れ込む。一方従来過剰な電子ｅはｐウェ
ル領域３に流れ込んで、ｐウェル領域３からｎ- 層２に
正孔ｈの注入を引き起こして、結局キャリアの消滅を待
つしかなかったが、ゲート端子Ｇに正の電圧を与える
と、すみやかにカソード電極８に流れ込める。従ってこ
の半導体装置はＭＯＳＦＥＴと同様に非常に速くターン
オフし、非常に小さいスイッチング損失を実現できる。
【００３２】すなわち、ＭＣＴのアノード部に少数キャ
リア注入を制御できる構造を設けた構造とすることによ
って、導通状態ではＭＣＴと同じ動作をさせて、低オン
電圧を実現し、スイッチング時には、ＭＯＳＦＥＴと同
じ動作をさせて短いターンオフ時間と低スイッチング損
失が実現できる。また、ゲート端子Ｇと第二ゲート端子
Ｇ２とを上述のように時間差をつけて制御する方法のほ
かに、この半導体装置のゲート端子Ｇの正の電圧のオン
と同時に第二ゲート端子Ｇ２の電圧を制御する方法も可
能である。この場合、過剰キャリアが存在するためにタ
ーンオフ時間は少し長くなるものの、特に誘導性負荷を
ターンオフする場合に見られる第二ゲートをオフした後
の、空乏層の伸展に伴った電子の掃きだしによる少数キ
ャリアの注入を防止できるため、スイッチング損失を低
減することが可能である。この場合は二つのゲートを同
時に制御するため制御回路を簡略化することができる。
リア注入を制御できる構造を設けた構造とすることによ
って、導通状態ではＭＣＴと同じ動作をさせて、低オン
電圧を実現し、スイッチング時には、ＭＯＳＦＥＴと同
じ動作をさせて短いターンオフ時間と低スイッチング損
失が実現できる。また、ゲート端子Ｇと第二ゲート端子
Ｇ２とを上述のように時間差をつけて制御する方法のほ
かに、この半導体装置のゲート端子Ｇの正の電圧のオン
と同時に第二ゲート端子Ｇ２の電圧を制御する方法も可
能である。この場合、過剰キャリアが存在するためにタ
ーンオフ時間は少し長くなるものの、特に誘導性負荷を
ターンオフする場合に見られる第二ゲートをオフした後
の、空乏層の伸展に伴った電子の掃きだしによる少数キ
ャリアの注入を防止できるため、スイッチング損失を低
減することが可能である。この場合は二つのゲートを同
時に制御するため制御回路を簡略化することができる。
【００３３】また、通常のＭＣＴにおいては前述のＩＧ
ＢＴの場合と同様に、ドレイン部のｐｎ接合の存在のた
め低電流領域においてＭＯＳＦＥＴよりもオン電圧が高
い領域が存在するが、本発明による少数キャリア注入制
御構造を備えたＭＣＴの機能を持つ半導体装置では低電
流領域でゲート端子の電位の制御によりＭＯＳＦＥＴと
同じ動作をさせて、更に損失を低減することが可能であ
る。
ＢＴの場合と同様に、ドレイン部のｐｎ接合の存在のた
め低電流領域においてＭＯＳＦＥＴよりもオン電圧が高
い領域が存在するが、本発明による少数キャリア注入制
御構造を備えたＭＣＴの機能を持つ半導体装置では低電
流領域でゲート端子の電位の制御によりＭＯＳＦＥＴと
同じ動作をさせて、更に損失を低減することが可能であ
る。
【００３４】更にこの構造では、ターンオフ時に多数存
在するキャリアによって空乏層の伸長が妨げられ、ター
ンオフ時の安全動作領域が狭くなるという通常のＭＣＴ
の欠点を、ターンオフ直前に少数キャリアの注入を停止
することにより改善することができる。本発明により、
少数キャリア注入領域を利用して伝導度変調を引き起こ
す方法は、電流が半導体装置の主表面に平行に流れる横
型半導体装置に限らず、主表面に対して直角に流れるた
て型半導体装置にも適用できる。図３はそのようにして
実現したたて型ＩＧＢＴと同様の機能を持つ半導体装置
を示す。すなわち、ｎ-基板２の一面側にはｐベース領
域９、ｎ+ ソース領域１０、第二ゲート電極１２などを
備え、ｐベース領域９およびｎ+ ソース領域１０に共通
にソース電極１９が接触する構造が形成され、他面側に
はアノード電極８の接触するｐ+ アノード領域５とｎウ
ェル領域４、ｎウェル領域４とともに表面にゲート酸化
膜６を介してゲート電極７をもつｐウェル領域３が形成
されている。図のようにｐベース領域９が複数有る場合
は、第二ゲート酸化膜１１および第二ゲート電極１２は
ｐベース領域９に挟まれたｎ- 層２の上まで延びていて
もよい。図の下の少数キャリア注入制御構造についても
同じで、少数キャリア注入制御構造が複数あれば、ｐウ
ェル領域に挟まれたｎ- 層２の下面にゲート酸化膜６お
よびゲート電極７が、図示しない隣の少数キャリア注入
制御構造へ延びていても良い。この半導体装置にも図１
の半導体装置と同様の動作を行わせることができる。第
一および第二の実施例は横型半導体装置、第三の実施例
はたて型半導体装置に適用した例であるが、どちらも少
数キャリア注入制御構造としての動作に差がないことは
言うまでもない。
在するキャリアによって空乏層の伸長が妨げられ、ター
ンオフ時の安全動作領域が狭くなるという通常のＭＣＴ
の欠点を、ターンオフ直前に少数キャリアの注入を停止
することにより改善することができる。本発明により、
少数キャリア注入領域を利用して伝導度変調を引き起こ
す方法は、電流が半導体装置の主表面に平行に流れる横
型半導体装置に限らず、主表面に対して直角に流れるた
て型半導体装置にも適用できる。図３はそのようにして
実現したたて型ＩＧＢＴと同様の機能を持つ半導体装置
を示す。すなわち、ｎ-基板２の一面側にはｐベース領
域９、ｎ+ ソース領域１０、第二ゲート電極１２などを
備え、ｐベース領域９およびｎ+ ソース領域１０に共通
にソース電極１９が接触する構造が形成され、他面側に
はアノード電極８の接触するｐ+ アノード領域５とｎウ
ェル領域４、ｎウェル領域４とともに表面にゲート酸化
膜６を介してゲート電極７をもつｐウェル領域３が形成
されている。図のようにｐベース領域９が複数有る場合
は、第二ゲート酸化膜１１および第二ゲート電極１２は
ｐベース領域９に挟まれたｎ- 層２の上まで延びていて
もよい。図の下の少数キャリア注入制御構造についても
同じで、少数キャリア注入制御構造が複数あれば、ｐウ
ェル領域に挟まれたｎ- 層２の下面にゲート酸化膜６お
よびゲート電極７が、図示しない隣の少数キャリア注入
制御構造へ延びていても良い。この半導体装置にも図１
の半導体装置と同様の動作を行わせることができる。第
一および第二の実施例は横型半導体装置、第三の実施例
はたて型半導体装置に適用した例であるが、どちらも少
数キャリア注入制御構造としての動作に差がないことは
言うまでもない。
【００３５】図４は、本発明の第四の実施例で図１と異
なる点はｐ型ウェル領域３の周囲に更にｎ- 層２より不
純物濃度の高いｎ型のｎバッファ領域１６を設けたもの
で、カソード電位側のｐ型領域（ｐベース領域９或いは
ｐ型の基板１）からの空乏層がｐウェル領域３に達しパ
ンチスルー電流が流れることを防止することができ、耐
圧の高い半導体装置を実現できるる。
なる点はｐ型ウェル領域３の周囲に更にｎ- 層２より不
純物濃度の高いｎ型のｎバッファ領域１６を設けたもの
で、カソード電位側のｐ型領域（ｐベース領域９或いは
ｐ型の基板１）からの空乏層がｐウェル領域３に達しパ
ンチスルー電流が流れることを防止することができ、耐
圧の高い半導体装置を実現できるる。
【００３６】図５は本発明の第五の実施例で図１と異な
る点は、ｐ型高比抵抗の基板１とｎ - 層との間にｎ- 層
２より不純物濃度の高いｎ型のｎ+ 埋め込み領域１７を
設けた点で、本構造も図４の構造と同様パンチスルーを
防止することができる。本構造では図４の場合に問題と
なる多重拡散によるしきい値制御の困難を低減できる。
このｎ+ 埋め込み領域１７は上方のｐウェル領域３より
広い大きさを持っていることが必要である。その形成方
法は公知の埋め込み領域形成方法に従って作ればよい。
る点は、ｐ型高比抵抗の基板１とｎ - 層との間にｎ- 層
２より不純物濃度の高いｎ型のｎ+ 埋め込み領域１７を
設けた点で、本構造も図４の構造と同様パンチスルーを
防止することができる。本構造では図４の場合に問題と
なる多重拡散によるしきい値制御の困難を低減できる。
このｎ+ 埋め込み領域１７は上方のｐウェル領域３より
広い大きさを持っていることが必要である。その形成方
法は公知の埋め込み領域形成方法に従って作ればよい。
【００３７】図６は本発明の第六の実施例で、本発明の
構造を整流素子に適用した例である。ｎ型低比抵抗のｎ
+ 基板１８上に、エピタキシャル法により高比抵抗のｎ
- 層２を形成する。そのｎ- 層２の表面層の一部に、ｐ
ウェル領域３、ｎウェル領域４、ｐ+ アノード領域５、
アノード電極８、ゲート酸化膜６およびゲート電極７か
らなる少数キャリア注入制御構造を設けるのは他の例と
同じである。図３の説明で述べたように、少数キャリア
注入制御構造が複数ある場合は、この図のようにｐウェ
ル領域３に挟まれたｎ- 層２の表面上にゲート酸化膜６
およびゲート電極７が隣の少数キャリア注入制御構造へ
延びていてもよい。ｎ+ 基板１８の裏面に主端子Ｔ２に
接続されたカソード電極１３を設ける。この素子では整
流素子の順方向バイアス時に、ゲート電極７にドレイン
電極８に対して負の電圧を印加し、図１の実施例と同様
にｎ- 層２に少数キャリアである正孔ｈを注入し、伝導
度変調を行い通常のｐｉｎダイオードとして動作させ
る。また、本素子が逆バイアスされる直前にゲート端子
Ｇに正の電圧を印加することにより、少数キャリアの注
入を停止し正孔ｈを減少させ逆回復時の逆回復電流を減
少させ、スイッチング損失を低減することができる。図
７は、この様子を示す主電流変化とゲート電圧の関係図
で２０は整流素子に流れる電流、２１はゲート−アノー
ド電極間電圧を示している。ｔ＝ｔ0 迄はゲート電極に
は負の電圧が印加されており、素子はｐｉｎダイオード
として動作し、伝導度変調作用により低オン電圧が実現
できる。ｔ＝ｔ0 においてゲート電極に正の電圧を印加
すると正孔ｈの注入が停止する。このため、ｎ- 層２の
伝導度変調作用は減少する。ｔ＝ｔ1 で本素子の電流を
外部回路などで決定されるｄｉ／ｄｔで減少させ、電流
が０となるｔ＝ｔ2 で再度ゲート電圧を負の電圧にす
る。ｔ＝ｔ2 以後通常のｐｉｎダイオードでは破線の様
にｎ- 層２内の正孔ｈに起因する大きな逆回復電流が流
れるが、本発明の整流素子で、ｔ0 〜ｔ2 の時間内にｎ
- 層２内の正孔ｈを充分減少している場合は、実線で示
すような僅かな逆回復電流しか流れないため、スイッチ
ング損失を大幅に低減できるとともに、逆回復電流のｄ
ｉ／ｄｔによるスパイク電圧を抑えることが可能であ
り、周辺素子の破壊などの不具合を防止することができ
る。ｔ＝ｔ 2 以後ゲート電圧を再度負の電圧にするの
は、逆バイアス時にｐウェル領域３がフローティングと
なり、耐圧が低下するのを防止するためである。
構造を整流素子に適用した例である。ｎ型低比抵抗のｎ
+ 基板１８上に、エピタキシャル法により高比抵抗のｎ
- 層２を形成する。そのｎ- 層２の表面層の一部に、ｐ
ウェル領域３、ｎウェル領域４、ｐ+ アノード領域５、
アノード電極８、ゲート酸化膜６およびゲート電極７か
らなる少数キャリア注入制御構造を設けるのは他の例と
同じである。図３の説明で述べたように、少数キャリア
注入制御構造が複数ある場合は、この図のようにｐウェ
ル領域３に挟まれたｎ- 層２の表面上にゲート酸化膜６
およびゲート電極７が隣の少数キャリア注入制御構造へ
延びていてもよい。ｎ+ 基板１８の裏面に主端子Ｔ２に
接続されたカソード電極１３を設ける。この素子では整
流素子の順方向バイアス時に、ゲート電極７にドレイン
電極８に対して負の電圧を印加し、図１の実施例と同様
にｎ- 層２に少数キャリアである正孔ｈを注入し、伝導
度変調を行い通常のｐｉｎダイオードとして動作させ
る。また、本素子が逆バイアスされる直前にゲート端子
Ｇに正の電圧を印加することにより、少数キャリアの注
入を停止し正孔ｈを減少させ逆回復時の逆回復電流を減
少させ、スイッチング損失を低減することができる。図
７は、この様子を示す主電流変化とゲート電圧の関係図
で２０は整流素子に流れる電流、２１はゲート−アノー
ド電極間電圧を示している。ｔ＝ｔ0 迄はゲート電極に
は負の電圧が印加されており、素子はｐｉｎダイオード
として動作し、伝導度変調作用により低オン電圧が実現
できる。ｔ＝ｔ0 においてゲート電極に正の電圧を印加
すると正孔ｈの注入が停止する。このため、ｎ- 層２の
伝導度変調作用は減少する。ｔ＝ｔ1 で本素子の電流を
外部回路などで決定されるｄｉ／ｄｔで減少させ、電流
が０となるｔ＝ｔ2 で再度ゲート電圧を負の電圧にす
る。ｔ＝ｔ2 以後通常のｐｉｎダイオードでは破線の様
にｎ- 層２内の正孔ｈに起因する大きな逆回復電流が流
れるが、本発明の整流素子で、ｔ0 〜ｔ2 の時間内にｎ
- 層２内の正孔ｈを充分減少している場合は、実線で示
すような僅かな逆回復電流しか流れないため、スイッチ
ング損失を大幅に低減できるとともに、逆回復電流のｄ
ｉ／ｄｔによるスパイク電圧を抑えることが可能であ
り、周辺素子の破壊などの不具合を防止することができ
る。ｔ＝ｔ 2 以後ゲート電圧を再度負の電圧にするの
は、逆バイアス時にｐウェル領域３がフローティングと
なり、耐圧が低下するのを防止するためである。
【００３８】以上、カソード側の構造はＩＧＢＴおよび
ＭＣＴと同等の構造の例を示したが、他にも静電誘導サ
イリスタ（ＳＩサイリスタ）などと同様の構造を持つ素
子に適用できることは言うまでもない。
ＭＣＴと同等の構造の例を示したが、他にも静電誘導サ
イリスタ（ＳＩサイリスタ）などと同様の構造を持つ素
子に適用できることは言うまでもない。
【００３９】
【発明の効果】ＩＧＢＴなどのバイポーラ型半導体装置
のターンオフ動作に時間がかかる原因は、半導体層への
少数キャリアの注入が半導体装置にオフ信号を与えた後
にも止まらないことによる。本発明は、この点に着目し
て半導体装置に少数キャリア注入制御構造を設け、ゲー
ト電極への印加電圧により主電極の接触する第二導電型
アノード領域と接続分離可能としておき、オン時には第
二導電型アノード領域と接続された第二導電型ウェル領
域から少数キャリアを注入し、オフ時にはゲート電極へ
逆の印加電圧を与えて第二導電型ウェル領域を第二導電
型アノード領域から切り離して、少数キャリアの注入を
止めた状態でターンオフ動作を開始する様にした。この
結果、オン状態では高比抵抗半導体層内の伝導度変調作
用によりオン電圧を低減する利点を保持しながら、ター
ンオフ時に高比抵抗半導体層内に空乏層を広げるために
掃き出すべきキャリアを減少させて従来と比較しターン
オフ時間を十分低減し、スイッチング損失を低減するこ
とができる。
のターンオフ動作に時間がかかる原因は、半導体層への
少数キャリアの注入が半導体装置にオフ信号を与えた後
にも止まらないことによる。本発明は、この点に着目し
て半導体装置に少数キャリア注入制御構造を設け、ゲー
ト電極への印加電圧により主電極の接触する第二導電型
アノード領域と接続分離可能としておき、オン時には第
二導電型アノード領域と接続された第二導電型ウェル領
域から少数キャリアを注入し、オフ時にはゲート電極へ
逆の印加電圧を与えて第二導電型ウェル領域を第二導電
型アノード領域から切り離して、少数キャリアの注入を
止めた状態でターンオフ動作を開始する様にした。この
結果、オン状態では高比抵抗半導体層内の伝導度変調作
用によりオン電圧を低減する利点を保持しながら、ター
ンオフ時に高比抵抗半導体層内に空乏層を広げるために
掃き出すべきキャリアを減少させて従来と比較しターン
オフ時間を十分低減し、スイッチング損失を低減するこ
とができる。
【００４０】集積化に適した横型の構造だけでなく、パ
ワー半導体に適したたて型の構造にも適用でき、またバ
ツファ領域や埋め込み領域を設けるなどの空乏層のパン
チスルー対策を施すことにより、高耐圧半導体装置にも
対処できる。整流素子に適用して逆回復時の逆回復電流
も大幅に低減でき、しかもゲートへの電圧印加の極性と
タイミングを吟味して一層低減できることを示した。
ワー半導体に適したたて型の構造にも適用でき、またバ
ツファ領域や埋め込み領域を設けるなどの空乏層のパン
チスルー対策を施すことにより、高耐圧半導体装置にも
対処できる。整流素子に適用して逆回復時の逆回復電流
も大幅に低減でき、しかもゲートへの電圧印加の極性と
タイミングを吟味して一層低減できることを示した。
【００４１】本発明は例としてあげたＩＧＢＴ、ＭＣ
Ｔ、整流素子の他にも静電誘導サイリスタなどの伝導度
変調作用を用いる半導体装置に広くかつ様々な態様で適
用できる。特に高耐圧かつ大電流容量の半導体装置に実
施すれば、スイッチング損失を低減して電力変換効率を
高め、ターンオフ時間を短縮して適用可能な周波数範囲
の拡大に貢献することができる。
Ｔ、整流素子の他にも静電誘導サイリスタなどの伝導度
変調作用を用いる半導体装置に広くかつ様々な態様で適
用できる。特に高耐圧かつ大電流容量の半導体装置に実
施すれば、スイッチング損失を低減して電力変換効率を
高め、ターンオフ時間を短縮して適用可能な周波数範囲
の拡大に貢献することができる。
【図１】本発明の一実施例の横型ＩＧＢＴの機能を持つ
半導体装置の断面図
半導体装置の断面図
【図２】本発明の別の実施例の横型ＭＣＴの機能を持つ
半導体装置の断面図
半導体装置の断面図
【図３】本発明の第三の実施例のたて型ＩＧＢＴの機能
を持つ半導体装置の断面図
を持つ半導体装置の断面図
【図４】本発明の第四の実施例の横型ＩＧＢＴの機能を
持つ半導体装置の断面図
持つ半導体装置の断面図
【図５】本発明の第五の実施例の横型ＩＧＢＴの機能を
持つ半導体装置の断面図
持つ半導体装置の断面図
【図６】本発明の第六の実施例の整流素子の機能を持つ
半導体装置の断面図
半導体装置の断面図
【図７】図６の整流素子のターンオフ時のゲート電圧と
電流変化を示す図
電流変化を示す図
【図８】横型ＩＧＢＴの断面図
【図９】横型ＭＣＴの断面図
１ 基板 ２ ｎ- 層 ３ ｐウェル領域 ４ ｎウェル領域 ５ ｐ+ アノード領域 ６ ゲート酸化膜 ７ ゲート電極 ８ アノード電極 ９ ｐベース領域 １０ ｎ+ ソース領域 １１ 第二ゲート酸化膜 １２ 第二ゲート電極 １３ カソード電極 １４ ｎベース領域 １５ ｐ+ カソード領域 １６ ｎバッファ領域 １７ ｎ+ 埋め込み領域 １８ ｎ+ 基板 １９ ソース電極 ２０ ダイオード電流 ２１ ゲート電圧 ２２ ｐ+ ドレイン領域 ２３ ドレイン電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/861 Ｈ０１Ｌ 29/91 Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/749 H01L 29/861
Claims (11)
- 【請求項１】第一導電型半導体層の表面層に、第二導電
型ウェル領域と、この領域内に形成される第一導電型ウ
ェル領域と、この第一導電型ウェル領域内に形成される
第二導電型アノード領域と、前記第二導電型ウェル領域
と前記第一導電型ウェル領域との両表面上に絶縁膜を介
して共通に形成される第一ゲート電極と、第一導電型ウ
ェル領域と第二導電型アノード領域とに共通に接触する
アノード電極とからなる少数キャリア注入制御構造を備
え、オン動作時に前記第一ゲート電極直下の前記第一導
電型ウェル領表面に反転層を形成し、オフ動作時に前記
ゲート電極直下の前記第二導電型ウェル領域表面に反転
層を形成するようにしたことを特徴とする半導体装置。 - 【請求項２】少数キャリア注入制御構造とは異なる位置
の第一導電型半導体層の表面層に第二導電型ベース領域
とこのベース領域内に形成される第一導電型ソース領域
とこれら両領域の表面に共通に接触するソース電極と、
前記ベース領域の表面上に絶縁膜を介して形成される第
二ゲート電極とを備えることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】少数キャリア注入制御構造とは異なる位置
の第一導電型半導体層の表面層に、第二導電型ベース領
域と、このベース領域内に形成される第一導電型ベース
領域と、この第一導電型ベース領域内に形成される第二
導電型カソード領域と、前記第二導電型ベース領域と前
記第一導電型ベース領域との両表面上に絶縁膜を介して
共通に形成される第二ゲート電極と、第一導電型ベース
領域と第二導電型カソード領域とに共通に接触するカソ
ード電極を備えることを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】第二導電型ウェル領域と第二導電型ベース
領域とが、第一導電型半導体層の同一表面上に形成され
ていることを特徴とする請求項２または３に記載の半導
体装置。 - 【請求項５】第二導電型ウェル領域と第二導電型ベース
領域とが、第一導電型半導体層の互いに対向する異なる
表面上に形成されていることを特徴とする請求項２また
は３に記載の半導体装置。 - 【請求項６】第一導電型半導体層の第二導電型ウェル領
域と第二導電型ベース領域とが形成された面と対向する
他の面に接して第二導電型半導体層を有することを特徴
とする請求項４に記載の半導体装置。 - 【請求項７】第二導電型アノード領域を内包する第二導
電型ウェル領域が、第一導電型半導体層より不純物濃度
の高い第一導電型バッファ領域内に設けられていること
を特徴とする請求項４ないし６のいずれかに記載の半導
体装置。 - 【請求項８】第二導電型アノード領域を内包する第二導
電型ウェル領域の直下の第一導電型半導体層と第二導電
型半導体層との界面に、第二導電型ウェル領域をその界
面に投影した形より大きい、第一導電型半導体層より不
純物濃度の高い第一導電型領域が形成されていることを
特徴とする請求項６に記載の半導体装置。 - 【請求項９】少数キャリア注入制御構造の第一ゲート電
極に、第二ゲート電極への電圧印加より先に電圧を印加
することを特徴とする請求項２ないし８のいずれかに記
載の半導体装置の制御方法。 - 【請求項１０】第一導電型半導体層の第二導電型ウェル
領域が形成された面と対向する他の面に接して、第一導
電型半導体層より不純物濃度の高い第一導電型の第二半
導体層を有する整流素子であることを特徴とする請求項
１に記載の半導体装置 - 【請求項１１】第一導電型半導体層と第二導電型ウェル
領域との間の接合が、定常的に順方向バイアスされてい
る間は第一ゲート電極に第一ゲート電極直下の第一導電
型ウェル領域の表面層に反転層が形成されるような電圧
を印加し、上記接合が逆バイアスされる直前に第一ゲー
ト電極に、上記反転層が消失し第一ゲート電極直下の第
二導電型ウェル領域の表面層に反転層が形成されるよう
な電圧を印加し、さらに上記接合が逆バイアスされた後
に再び第一ゲート電極に、第一ゲート電極直下の第二導
電型ウェル領域の表面層の反転層が消失し第一導電型ウ
ェル領域の表面層に反転層が形成されるような電圧を印
加することを特徴とする請求項１０に記載の半導体装置
の制御方法。
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