JPH06232392A - デュアルゲート半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】絶縁ゲートバイポーラトランジスタ等の伝導度
変調作用を利用してオン電圧を低める半導体装置のター
ンオフ動作を促進する。 【構成】ｎ形の半導体領域２の表面部にｐ形のベース層
21とｎ形のソース層23を拡散してベース層21の表面上に
主ゲート25を配設し、かつｐ形のドレイン層33とｐ形の
注入層34を互いに隣接させて拡散して相互間の上に副ゲ
ート35を配設し、オン時には主副ゲート25と35の下のチ
ャネルを導通させた状態で半導体領域２にソース層23か
ら多数キャリアｅを流入させ, 注入層34から少数キャリ
アｈを注入して伝導度変調作用により第１と第２主端子
T1とT2の間を低いオン電圧で導通させ、ターンオフ時に
は副ゲート35の下のチャネルを非導通状態にして少数キ
ャリアｈの注入を断った上で主ゲート25の下のチャネル
を遮断することによってターンオフタイムを短縮しター
ンオフ損失を減少させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲートバイポーラト
ランジスタ，ＭＯＳ制御サイリスタ等に適しデュアルゲ
ート (二重ないし複数ゲート) 構造をもつ半導体装置に
関する。

【０００２】

【従来の技術】電力変換や電力制御回路に用いる主にス
イッチング動作を行なう電力用半導体装置には高耐圧が
要求されるほか、電力損失を極力減少させるためにオン
時電圧降下が少ないことが要求されるので、伝導度変調
効果を備えるサイリスタや絶縁ゲートバイポーラトラン
ジスタ (以下IGBTという) が適しているが、さらにサイ
リスタでは自力でターンオフが可能なことが, IGBTでは
ターンオフ損失が少ないことが要望される。図７にかか
る用途に適する半導体装置の従来例としてIGBTを集積回
路の出力側に組み込むに適した横形構造について示す。

【０００３】図７に断面で示された集積回路のチップ10
ないしウエハは例えばｐ形の半導体基板１の上にIGBTを
含むその回路要素を作り込むべきｎ形の半導体領域２と
してエピタキシャル層を所定の厚みに成長させてなる。
IGBTはこの半導体領域２内にふつうその単位構造を複数
回繰り返して作り込んだ上で並列接続してなる。図はこ
れを半単位構造Uhで示すものであり、実際のIGBTではか
かる構造Uhが図の左右方向に交互に対称的に繰り返され
る。

【０００４】図の左側部分にはｎ形の半導体領域２の表
面からｐ形のベース層21とそのｐ形の接続層22とｎ形の
ソース層23とが図のように拡散され、ソース層23と半導
体領域２の相互間のベース層21の表面上に薄いゲート酸
化膜25ａを介しゲート25が配設され、接続層22およびソ
ース層23に接続された電極膜41から主端子T1, ゲート25
からゲート端子Ｇがそれぞれ導出される。図の右側部分
には半導体領域２の表面からｎ形のバッファ層32とｐ形
のドレイン層33が図のように拡散され、ドレイン層33と
接続された電極膜42から別の主端子T2が導出される。ｐ
形のベース層21とｎ形の半導体領域２とｐ形のドレイン
層33は１個の pnpトランジスタを構成しており、このバ
イポーラトランジスタをそのベースである半導体領域２
に注入するベース電流をゲート25に与える電位により制
御してオンオフ動作させる。

【０００５】すなわち、ゲート端子Ｇから正の電圧をゲ
ート25に掛けるとその下側のｎ形のチャネルを介してソ
ース層23からこの例では電子である多数キャリアｅが半
導体領域２に流入するので、このベース電流により上述
のバイポーラトランジスタがオンし、従ってこのIGBTの
主端子T1とT2間が導通する。さらに、かかる導通後に半
導体領域２にドレイン層33からホールである少数キャリ
アｈがバッファ層32を介して注入されるので、それによ
る伝導度変調作用により主端子T1とT2間のオン電圧が通
常のＭＯＳＦＥＴの場合よりも一層低められる。もちろ
ん、このIGBTをオフさせるにはゲート25の電圧を消失さ
せて多数キャリアｅの半導体領域２への流入を止めるこ
とでよい。オフ動作後には半導体領域２内に空乏層が広
がって高耐圧状態になる。

【０００６】

【発明が解決しようとする課題】上述のようにIGBTでは
高入力インピーダンスの絶縁ゲート25によりオンオフを
容易に制御でき、かつオン状態では半導体領域２内の伝
導度変調効果を利用して出力インピーダンスないしはオ
ン電圧を低めうる利点があるが、その反面ターンオフ時
にそれまで伝導度変調に貢献していた多数の少数キャリ
アを半導体領域２から掃き出して空乏層を広げる必要が
あるので、このためのキャリアの消滅に時間が掛ってタ
ーンオフタイムがかなり長くなり、かつそれに伴ってタ
ーンオフ損失が増加しやすくなる問題がある。

【０００７】このターンオフタイムの増加はIGBTを高速
のオンオフが必要な高周波回路用に適用する上での大き
な障害になり、ターンオフ損失の増加はオフ時に逆起電
力が発生する誘導性の負荷を駆動する場合にとくに顕著
になり、高周波用のIGBTではオン時損失が少ない折角の
利点を帳消しにしてしまう。かかるターンオフ特性を改
善するにはバッファ層32の不純物濃度を高めてオフ動作
中にドレイン層33から半導体領域２に注入される少数キ
ャリアを減少させればよいが、オン時の伝導度変調に対
しマイナス効果になるのでこれにも限界がある。また、
いわゆるライフタイムキラーとして白金等を半導体領域
２に導入してターンオフ時のキャリアの消滅を促進する
こともできるが、これにもオン電圧を増加させるマイナ
ス効果が必ず伴う。なお、IGBTについて以上に述べた問
題点はＧＴＯ等の自己ターンオフ能力をもつサイリスタ
の場合にもほぼ同様である。

【０００８】本発明の目的はかかる問題点を解決して、
伝導度変調作用を利用してオン時の順方向特性を向上さ
せる効果を減殺することなく半導体装置のターンオフ特
性を向上させることにある。

【０００９】

【課題を解決するための手段】上記の目的は本発明によ
れば、半導体装置を例えばｎ形の半導体領域と，その表
面から拡散したｐ形のベース層およびｎ形のソース層
と，ソース層と半導体領域の間のベース層の上側に配設
した主ゲートと，半導体領域の表面から隣接して拡散し
たｐ形のドレイン層および注入層と，それらの相互間の
上側に配設した副ゲートとを備えるデュアルゲート構造
とし、ソース層から第１主端子を, ドレイン層から第２
主端子を導出するとともに主および副ゲートからそれぞ
れ制御端子を導出し、オン時には主副ゲートの下のチャ
ネルをともに導通させた状態で半導体領域内にソース層
から多数キャリアを流入させ，かつ注入層から少数キャ
リアを注入してそれに伝導度変調作用を起こさせ、オフ
動作時にはまず副ゲート下のチャネルを非導通状態にし
て半導体領域への注入層からの少数キャリアの注入を断
った上で，主ゲート下のチャネルを非導通状態にして半
導体装置をターンオフさせることによって達成される。
なお、上記中のｎ形とｐ形はもちろん互いに入れ換えて
もよく、場合により多数キャリアと少数キャリアとが互
いに入れ換わることもあり得る。

【００１０】半導体装置が横形の場合は上述の主ゲート
と副ゲートを半導体領域のもちろん同じ表面上に配設
し、この場合には注入層をドレイン層よりも主ゲート側
に配置するのがよい。半導体装置を縦形とする場合は半
導体領域の一方の表面側にベース層とソース層と主ゲー
トとを，他方の表面側にドレイン層と注入層と副ゲート
とをそれぞれ配設する。いずれの場合も副ゲートないし
第２主端子側にドレイン層とは逆導電形の接続層をドレ
イン層を注入層側端部を除いて外側から覆うように設
け、ドレイン層と接続層から第２主端子を導出するのが
ターンオフタイムの短縮に有利であり、またドレイン層
から第２主端子を導出する電極膜をドレイン層に接する
半導体領域の表面とショットキー接合を形成させるのが
耐圧向上に有利である。さらに、横形構造の場合にはバ
ッファ層を半導体領域と同じ導電形で注入層やドレイン
層，とくに前者を外側ないし下側から覆うように拡散す
るのが耐圧向上に有利である。

【００１１】本発明はIGBTのほかサイリスタに適用で
き、ＭＯＳ制御サイリスタに適用する場合はソース層の
表面部分にそれと逆導電形で別のソース層を拡散し、こ
の別のソース層と半導体領域の間のソース層とベース層
を上側から覆うように主ゲートを配設するのがよい。ま
た、本発明を静電誘導形サイリスタに適用する場合は、
主ゲート側の半導体領域表面から同じ導電形の第１主端
子層を拡散するとともに，それを両側から挟み込むよう
に半導体領域と逆導電形の主ゲート層を第１主端子層よ
り深く拡散し、オン時に副ゲートの下側のチャネルを導
通させた状態で半導体領域に第１主端子層から多数キャ
リアを流入させるとともに注入層から少数キャリアを注
入し、ターンオフ時には副ゲート下のチャネルを非導通
にした上で主ゲート層に電圧を掛けて第１主端子層の下
側の半導体領域に両側から空乏層を広げて電流をピンチ
オフさせるようにする。

【００１２】

【作用】本発明は従来ターンオフが長引く原因が半導体
領域へのドレイン層からの少数キャリアの注入がオフ動
作開始後に止まらない点にあることに着目したもので、
注入層を副ゲートによりドレイン層と接続分離可能に設
け、オン時にはドレイン層と接続された注入層から少数
キャリアを注入するが、ターンオフ開始前に注入層をド
レイン層から切り離して少数キャリアの注入を止めるも
のである。

【００１３】すなわち、前項中の構成にいう主ゲートで
ある従来のゲート側に半導体領域の表面から拡散したべ
ース層およびソース層と，ベース層の上に配設した主ゲ
ートを設けるのは従来と同じであるが、本発明では従来
のドレインに隣接して注入層を同じ導電形で拡散してそ
れら相互間上に副ゲートを配設し、オン時には副ゲート
の下のチャネルを導通させた状態で半導体領域に注入層
から少数キャリアを注入して伝導度変調作用を起こさ
せ、ターンオフ時に主ゲートの下のチャネルを遮断する
先立ち副ゲートの下のチャネルを非導通状態にして少数
キャリアの注入を断っておくことにより半導体領域内に
空乏層を広げるに際して掃き出すべきキャリアを減少さ
せる。この本発明のデュアルゲート構造の半導体装置で
は、そのオフ動作を促進してターンオフタイムを半減し
ターンオフ損失を従来の数分の１に減少させることがで
きる。

【００１４】

【実施例】以下、図１〜図６に示された本発明の実施例
を説明する。図１〜図４は本発明をIGBT，図５はＭＯＳ
制御サイリスタ (以下ＭＣＴという) , 図６は静電誘導
形サイリスタにそれぞれ適用した実施例を一部の断面図
で示し、いずれの場合にも半導体装置は単位構造を複数
回繰り返して構成されるのがふつうであり、図ではその
単位構造がＵ, 半単位構造がUhでそれぞれ示されてい
る。

【００１５】図１の実施例において、集積回路のチップ
10ないしウエハのこの例ではｐ形の半導体基板１の上に
ｎ形の半導体領域２を例えば10¹⁵原子／cm³ の不純物濃
度でエピタキシャル成長させる。図の左半分の構造は前
の図７の従来の構造と同じであり、半導体領域２の表面
からｐ形のサブストレート層21を10¹⁷原子／cm³ 程度の
不純物濃度で２〜５μｍの深さに拡散し、かつ図示の例
ではその内側にｐ形の接続層22を10¹⁹原子／cm³ 程度の
高不純物濃度で例えば１μｍの深さに拡散した後に、ベ
ース層21と接続層22とに跨がるようにｎ形のソース層23
を10¹⁹原子／cm ³ 以上の高不純物濃度で例えば 0.3〜0.
5 μｍの深さに浅く拡散する。主ゲート25をソース層23
と半導体領域２の間のベース層21の表面を覆うように薄
いゲート酸化膜25ａを介して配設し、かつソース層23と
接続層22に接続するアルミの電極膜41を設けて第１主端
子T1とする。なお、容易にわかるようにこの左側部分か
らは接続層22を省略してもよい。

【００１６】図の右半分では半導体領域２の表面からこ
の実施例ではまずｎ形の接続層32を10¹⁸〜10¹⁹原子／cm
³ の不純物濃度で２〜３μｍの深さに拡散した後に、本
発明ではｐ形のドレイン層33と注入層34を隣接させて拡
散する。両層33と34は上述の接続層22と同時にかつそれ
と同じ不純物濃度および深さで拡散することでよく、注
入層34はこの実施例の横形構造ではドレイン層33に対し
主ゲート25寄りに配設する。さらに、副ゲート35をドレ
イン層33と注入層34の相互間の半導体領域２の表面上に
ゲート酸化膜35ａを介して配設するとともに、接続層32
とソース層33に接続する電極膜42を設けて第２主端子T2
とする。なお、この第２主端子T2側では接続層32は必ず
しも必要ではないが、図のようにドレイン層33をその注
入層34側端部を除いて下側から覆うように設けるのが望
ましい。

【００１７】以上のように構成される本発明による半導
体装置は制御端子G1とG2によりそれぞれ制御される主ゲ
ート25と副ゲート35を備えるデュアルゲート構造であっ
て、そのオン時には制御端子G1に正電位を掛けて主ゲー
ト25の下のｎ形のチャネルを導通させ、かつ制御端子G2
に負電位を掛けて副ゲート35の下のｐ形のチャネルを導
通させる。これにより第１主端子T1と接続されたソース
層23から主ゲート25の下のチャネルを介し多数キャリア
ｅないし電子が半導体領域２に流入するので、これをベ
ース電流としてベース層21と半導体領域２と注入層34か
らなるバイポーラトランジスタがまず導通し、さらにド
レイン層33と副ゲート35の下のチャネルとを介して第２
主端子T2と接続された注入層34から半導体領域２に少数
キャリアｈないしホールが注入されるので、これらによ
る伝導度変調作用により主端子T1とT2間が低いオン電圧
で導通する。

【００１８】このデュアルゲート形のIGBTをオフさせる
には、その直前に制御端子G2を第２主端子T2に対し同電
位ないし正電位に置いて副ゲート35の下のチャネルを非
導通状態にした上で、制御端子G1を第１主端子T1と同電
位に置いて主ゲート25の下のチャネルを遮断状態に移行
させる。このターンオフ動作中には半導体領域２内に空
乏層を広がらせるためにキャリアを掃き出す必要がある
が、その前に注入層34からの少数キャリアｈの注入が断
たれて伝導度変調作用が弱められているので、本発明で
はこの際に掃き出すべきキャリア数を従来よりずっと減
少させてターンオフ動作を促進することができる。

【００１９】この図１の実施例のデュアルゲート半導体
装置は横形構造であり、そのターンオフタイムの実測結
果では電流容量により異なるが従来の 0.1〜１μＳに対
して20〜100 ns程度と短く、本発明により少なくとも半
減しふつうは数〜10分の１に短縮され、誘導性負荷の場
合のターンオフ損失は数分の１以下に減少する。この効
果を得るためターンオフに先立って副ゲート35の下のチ
ャネルを非導通状態にするタイミングは電流容量により
異なるが0.1 〜数μＳ前, ふつう１μＳ程度に設定する
のがよい。なお、注入層34をドレイン層33から切り離し
た後に後者から半導体領域２内に少数キャリアｈが注入
されるおそれはあるが、その程度は従来より格段に少な
い。さらに、この実施例のようにｐ形のドレイン層33を
下側から高不純物濃度のｎ形の接続層32で覆うことによ
り、この少数キャリアｈの注入のおそれをほぼ皆無にす
ることができる。

【００２０】図２に示す実施例ではチップ10のｎ形の半
導体基板を半導体領域２としてその一方の表面側に主ゲ
ート25側，他方の表面側に副ゲート35側をそれぞれ配設
することにより縦形構造のデュアルゲート半導体装置と
する。図の上側の方の構造は主ゲート25を隣合うベース
層21の表面と相互間を覆うように広幅に形成した点を除
いて図１と同じである。図の下側の副ゲート35側は図１
と同じ構造とすることでもちろんよいが、図２の実施例
では図１の接続層32を設けることなく１対のドレイン層
33とそれら相互間の半導体領域２の表面に接続する電極
膜42の接触面側をモリブデン等のショットキーバリア膜
42ａとして電極膜42をショットキー接合を介して半導体
領域２と接続する。ドレイン層33と注入層34の相互間の
上に副ゲート35を配設するのは同じである。

【００２１】この図２の実施例でもオン時には注入層34
から少数キャリアを半導体領域２に注入して伝導度変調
作用により主端子T1とT2間のオン電圧を低減し、ターン
オフ直前に副ゲート35の下のチャネルを非導通状態にし
てターンオフ動作を促進する点は図１の実施例と同じで
ある。この実施例は集積回路にはあまり適しないが、縦
形の個別素子に適用して単位構造Ｕを横形構造より縮小
できる利点を有する。なお、この実施例のショットキー
接合はオフ時の逆漏れ電流の問題があるので、１対のド
レイン層33の相互間隔を狭く設定し、接合付近の半導体
領域２にターンオフ後に空乏層を広げてピンチオフ状態
にするのがよい。

【００２２】図３に示す実施例では、図１と同様に横形
構造であるが副ゲート35側にｎ形のバッファ層31を設け
る。このバッファ層31は10¹⁶原子／cm³ 程度の不純物濃
度で例えば５μｍ程度の深さに拡散され、その内側に接
続層32とドレイン層33と注入層34が図のように拡散され
る。この実施例では、高耐圧化のため半導体領域２の不
純物濃度を低め, または小形化のためベース層21と注入
層34の間隔を縮めた場合に、オフ時に半導体領域２の全
域に空乏層が広がってパンチスルーが発生するのをバッ
ファ層31により止めて耐圧を高めることができる。

【００２３】しかし、図３の実施例のバッファ層31はオ
ン時に注入層34から半導体領域２に少数キャリアを注入
する上では若干不利になり、主ゲート25の下のチャネル
からかなりの多数キャリアが流入しないと少数キャリア
の注入が起こりにくく伝導度変調の開始直後に負性抵抗
特性を示すことがある。このため、次の図４の実施例で
はバッファ層31が図示のようにドレイン層33用と注入層
34用とに分離して設けられる。この実施例の構造ではド
レイン層33と注入層34との間に高抵抗の半導体領域２が
存在するため、半導体領域２内の多数キャリアが第２主
端子T2に向けて流れる際に高抵抗範囲内に生じる電位降
下により注入層34からの少数キャリアの注入を促進で
き、少ない多数キャリアの流入で伝導度変調を起こして
オン電圧を下げ、望ましくない負性抵抗特性を防止でき
る。なお、この実施例ではドレイン層33側のバッファ層
31を適宜省略し、あるいは接続層32にその役目を代行さ
せることも可能である。

【００２４】図５の実施例では本発明をＭＣＴに適用す
る。よく知られているように、このサイリスタはＭＯＳ
ゲートを制御して自力でターンオフできるもので、この
ため主ゲート25側のｐ形のベース層21内のｎ形のソース
層23を図１の実施例より深く拡散し、さらにその内側に
ｐ形の別のソース層24を高不純物濃度で浅く拡散した上
で、別のソース層24と半導体領域２の間のソース層23お
よびベース層21の表面を覆うよう主ゲート25を配設し、
第１主端子T1用の電極膜41を両ソース層23と24と接続す
る。副ゲート35側は例えば図４の実施例と同じとするこ
とでよいが、図５の例では２個に分離されたバッファ層
31を副ゲート35の下のチャネル形成部まで覆わないよう
図４の場合より小さいパターンで拡散し、かつ図４の接
続層32を省略した簡易な構造になっている。

【００２５】この図５のＭＣＴをオンさせるには、主ゲ
ート25に正の電位を与えてその下のベース層21の表面の
チャネルを導通させソース層23から多数キャリアを半導
体領域２に流入させる。同時に副ゲート35の下のチャネ
ルを導通させ、少数キャリアを注入層34から注入して半
導体領域２内に伝導度変調を起こさせるのは今までと同
じである。ターンオフ時にはその直前に副ゲート35の下
のチャネルを非導通状態にした後、主ゲート25に負電位
を与えてベース層21の表面のチャネルを遮断して半導体
領域２に対する多数キャリアの供給を断つとともに、ソ
ース層23の表面のチャネルを導通させてベース層21内に
残存する余剰キャリアを別のソース層24を介して第１主
端子T1の方に引き抜くことによりこのＭＣＴをオフ状態
に入れる。本発明によりターンオフタイムを短縮しター
ンオフ損失を減少させ得る点はこの実施例でも同じであ
る。

【００２６】図６の実施例では本発明を静電誘導形のサ
イリスタに適用する。この実施例は縦形構造とするのが
よく、チップ10の半導体基板ないし半導体領域２の裏面
側に図の例では図１と同じ構造の副ゲート35側を配設す
る。半導体領域２の表面側が主ゲート側であって、その
表面から同じｎ形の第１主端子層26を10¹⁹原子／cm³以
上の高不純物濃度で 0.5μｍ程度の深さに浅く拡散する
とともに、それを図のように両側から挟み込むようｐ形
の主ゲート層27を10¹⁸原子／cm³ 程度の不純物濃度で数
〜10μｍと深く拡散し、それらに接続された電極膜41と
43からそれぞれ第１主端子T1と制御端子G1を導出する。
また、裏面側では接続層32と図１のドレイン層に相当す
る第２主端子層33に接続する電極膜42と副ゲート35から
それぞれ第２主端子T2と制御端子G2を導出する。

【００２７】この静電誘導形サイリスタでは、オン時に
副ゲート35の下側のチャネルを導通させた状態で第１主
端子層26から多数キャリアを半導体領域２内に流入させ
かつ注入層34から少数キャリアを注入して伝導度変調に
よりオン電圧を下げ、ターンオフ時にはまず副ゲート35
下のチャネルを非導通状態にして注入層34からの少数キ
ャリアの注入を止めた上で、主ゲート層27を負電位に置
いて第１主端子層26の下側の半導体領域２に両側から空
乏層を広がらせて多数キャリアの流路をピンチオフさせ
る。このように本発明により少数キャリアの注入を止め
てターンオフを促進するのはこの図６の実施例でも同じ
である。

【００２８】以上の実施例からもわかるように、本発明
は伝導度変調作用を利用する半導体装置に種々の態様で
実施をすることができる。実施例はあくまで例示であっ
て、種々変形された態様や実施例の態様を組み合わせて
本発明を実施できる。なお、実施例では半導体領域２を
ｎ形としたがもちろんｐ形でも実施でき、さらに多数キ
ャリアと少数キャリアとが入れ換わった場合にも本発明
を実施できる。

【００２９】

【発明の効果】本発明では半導体装置のターンオフ動作
に時間が掛かる原因が半導体領域へのドレイン層からの
少数キャリアの注入がオフ動作開始後にも止まらない点
にあることに着目して、半導体装置を主ゲートと副ゲー
トを備えるデュアルゲート形とし、かつ少数キャリア用
の注入層を設けて副ゲートによりドレイン層と接続分離
可能としておき、オン時にはドレイン層と接続された注
入層から少数キャリアを注入し、注入層をドレイン層か
ら切り離して少数キャリアの注入を止めた状態でターン
オフ動作を開始するようにしたので、オン状態では半導
体領域内の伝導度変調作用によりオン電圧を低減する利
点を保持しながら、ターンオフ時に半導体領域内に空乏
層を広げるために掃き出すべきキャリアを減少させて従
来と比べてターンオフタイムを半分以下に, ターンオフ
損失を数分の１以下にそれぞれ減少させることができ
る。

【００３０】本発明は前述の絶縁ゲートバイポーラトラ
ンジスタ, ＭＯＳ制御サイリスタ,静電誘導形サイリス
タ等の伝導度変調作用を用いる半導体装置に広くかつ種
々な態様で適用でき、本発明をとくに高耐圧かつ大電流
容量の半導体装置に実施してスイッチング損失を低減し
て電力変換効率を高め、ターンオフタイムを短縮して適
用可能な周波数範囲の拡大に貢献することができる。

【図面の簡単な説明】

【図１】本発明によるデュアルゲート半導体装置を横形
の絶縁ゲートバイポーラトランジスタに適用した実施例
の断面図である。

【図２】本発明を縦形の絶縁ゲートバイポーラトランジ
スタに適用した実施例の断面図である。

【図３】本発明を横形の絶縁ゲートバイポーラトランジ
スタに適用した異なる実施例の断面図である。

【図４】本発明を横形の絶縁ゲートバイポーラトランジ
スタに適用したさらに異なる実施例の断面図である。

【図５】本発明をＭＯＳ制御サイリスタに適用した実施
例の断面図である。

【図６】本発明を静電誘導形サイリスタに適用した実施
例の断面図である。

【図７】従来の横形の絶縁ゲートバイポーラトランジス
タの断面図である。

【符号の説明】

２ 半導体領域 10 半導体装置のチップ 21 ベース層 23 ソース層 24 別のソース層 25 主ゲート 26 第１主端子層 27 主ゲート層 31 バッファ層 32 接続層 33 ドレイン層ないしは第２主端子層 34 注入層 35 副ゲート 42ａ ショットキーバリア膜 ｅ 多数キャリアないしは電子 ｈ 少数キャリアないしはホール G1 主ゲート用の制御端子 G2 副ゲート用の制御端子 T1 第１主端子 T2 第２主端子 Ｕ 半導体装置の単位構造 Uh 半導体装置の半単位構造

Claims (7)

【特許請求の範囲】
1. 【請求項１】一方の導電形の半導体領域と，その表面か
   ら拡散された他方の導電形のサブストレート層および一
   方の導電形のソース層と，ソース層と半導体領域の相互
   間のサブストレート層の上側に配設された主ゲートと，
   半導体領域の表面から互いに隣接して拡散された他方の
   導電形のドレイン層および注入層と，ドレイン層と注入
   層との相互間の上側に配設された副ゲートとを備え、ソ
   ース層から第１主端子を, ドレイン層から第２主端子を
   それぞれ導出するとともに，主ゲートと副ゲートからそ
   れぞれ制御端子を導出し、オン時に主副ゲートの下側の
   チャネルを導通させた状態で半導体領域内にソース層か
   ら多数キャリアを流入させるとともに，注入層から少数
   キャリアを注入し、副ゲートの下側のチャネルを非導通
   状態に置いた上でオフ動作をさせるようにしたことを特
   徴とするデュアルゲート半導体装置。
2. 【請求項２】請求項１に記載の装置において、半導体領
   域の一方の表面側にサブストレートとソース層と主ゲー
   トを，他方の表面側にドレイン層と注入層と副ゲートを
   それぞれ配設することを特徴とするデュアルゲート半導
   体装置。
3. 【請求項３】請求項１に記載の装置において、ドレイン
   層を注入層側端部を除いて外側から覆う一方の導電形の
   接続層を設け、ドレイン層と接続層から第２主端子を導
   出することを特徴とするデュアルゲート半導体装置。
4. 【請求項４】請求項１に記載の装置において、注入層を
   外側から覆う一方の導電形のバッファ層を拡散すること
   を特徴とするデュアルゲート半導体装置。
5. 【請求項５】請求項１に記載の装置において、ドレイン
   層から第２主端子を導出する電極膜を半導体領域の表面
   とショットキー接合させるようにしたことを特徴とする
   デュアルゲート半導体装置。
6. 【請求項６】請求項１に記載の装置において、ソース層
   の表面部分に他方の導電形の別のソース層が拡散され、
   別のソース層と半導体領域の相互間のソース層とサブス
   トレート層の上側に主ゲートが配設されることを特徴と
   するデュアルゲート半導体装置。
7. 【請求項７】一方の導電形の半導体領域と，その一方の
   表面から拡散された一方の導電形の第１主端子層および
   それを両側から挟みかつより深く拡散された他方の導電
   形の主ゲート層と，半導体領域の他方の表面から互いに
   隣接して拡散された他方の導電形の第２主端子層および
   注入層と，それら相互間の上側に配設された副ゲート
   と，第２主端子層を外側から注入層側の端部を除いて覆
   う一方の導電形の接続層とを備え、第１と第２主端子層
   からそれぞれ第１と第２主端子を導出するとともに主ゲ
   ート層と副ゲートからそれぞれ制御端子を導出し、オン
   時には副ゲートの下側のチャネルを導通させた状態で半
   導体領域内に第１主端子層から多数キャリアを流入させ
   るとともに注入層からは少数キャリアを注入し、副ゲー
   ト下のチャネルを非導通にした上で制御端子から主ゲー
   ト層に電圧を掛けてオフ動作をさせるようにしたことを
   特徴とするデュアルゲート半導体装置。