JP3149773B2 - 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ - Google Patents

電流制限回路を備えた絶縁ゲートバイポーラトランジスタ

Info

Publication number
JP3149773B2
JP3149773B2 JP06049996A JP6049996A JP3149773B2 JP 3149773 B2 JP3149773 B2 JP 3149773B2 JP 06049996 A JP06049996 A JP 06049996A JP 6049996 A JP6049996 A JP 6049996A JP 3149773 B2 JP3149773 B2 JP 3149773B2
Authority
JP
Japan
Prior art keywords
igbt
gate
current
voltage
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06049996A
Other languages
English (en)
Other versions
JPH09252126A (ja
Inventor
正人 大月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP06049996A priority Critical patent/JP3149773B2/ja
Priority to DE19711326A priority patent/DE19711326A1/de
Priority to US08/816,832 priority patent/US6218888B1/en
Publication of JPH09252126A publication Critical patent/JPH09252126A/ja
Application granted granted Critical
Publication of JP3149773B2 publication Critical patent/JP3149773B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/127—Modifications for increasing the maximum permissible switched current in composite switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）と負荷短絡時等の過電流
を制限する電流制限回路とをワンチップ化した半導体装
置に関する。
【０００２】
【従来の技術】大電流及び低飽和電圧（低オン電圧）の
スイッチング装置として、例えば図６に示すように、主
ＩＧＢＴ１と電流制限回路１０とをワンチップ化した半
導体装置が知られている。この半導体装置は、ｎチャネ
ル型の主ＩＧＢＴ１と、これに並列接続のｎチャネル型
のセンサＩＧＢＴ２と、センサＩＧＢＴ２のエミッタ抵
抗ＲE と、そのエミッタ抵抗ＲE の電圧降下でＩＧＢＴ
のゲート電圧ＶG の値をフィードバック制御するｎチャ
ネル型ＭＯＳＦＥＴ３とを有している。ゲート入力信号
ＩＮはゲート端子Ａに外付けで接続されたゲート抵抗Ｒ
G を介して主ＩＧＢＴ１及びセンサＩＧＢＴ２のゲート
Ｇに入力され、コレクタ端子Ｃには負荷６を介してＶCC
電源が接続されるようになっている。
【０００３】ところで、ＩＧＢＴ１，２の半導体構造
は、図７に示すように、裏面にコレクタ電極１１が被着
したｐ+ 型のコレクタ層（少数キャリア注入層）１２
と、このコレクタ層１２の上に積層されたｎ+ 型のバッ
ファ層１３と、バッファ層１３の上にエピタキシャル成
長により形成されたｎ- 型の伝導度変調層（ｎベース
層）１４と、この伝導度変調層１４の表面にゲート絶縁
膜１５を介して形成されたポリシリコン製のゲート電極
１６と、このゲート電極１６をマスクとして用いたセル
フアライン法により伝導度変調層１４の表面にウェル状
に形成されたｐ型のベース層１７と、ベース層１７の上
に形成されたアルミニウム製のエミッタ電極１８を用い
て導入形成されたｎ+ 型のソース層１９とを有してい
る。このような半導体構造のＩＧＢＴにおいては、エミ
ッタ電極１８に対し正の電位がゲート電極１６に印加さ
れると、ゲート電極１６直下のチャネル拡散層としての
ｐ型のベース層１７の表面に反転層としてチャネルが形
成され、このチャネルを介してエミッタ電極１８から電
子が伝導度変調層１４に注入される。これに呼応して、
コレクタ層１２から正孔が伝導度変調層１４に注入され
るため、伝導度変調層１４の電気伝導度は急激に上昇
し、ターンオンして低オン電圧となる。
【０００４】図６の半導体装置において、主ＩＧＢＴ１
がオンのとき、負荷６が短絡すると、主ＩＧＢＴ１は勿
論のこと、これに並列のセンサＩＧＢＴ２にもコレクタ
電流が急増するため、エミッタ抵抗ＲE の電圧降下が急
激に上昇し、ゲート電圧制御用のＭＯＳＦＥＴ３の飽和
ドレイン電流が増えてＩＧＢＴ２のゲート容量Ｃ1,Ｃ2
を放電するので、主ＩＧＢＴ１及びセンサＩＧＢＴ２の
ゲート電圧が下降して、その結果、主ＩＧＢＴ１及びセ
ンサＩＧＢＴ２のコレクタ電流が急減する。ここに、負
荷短絡時に主ＩＧＢＴ１を遮断せず、コレクタ電流値を
制限して適量の電流を流し続ける理由は、外部に装備さ
れる保護回路（図示せず）が負荷短絡に対処して作動す
る時点までの間、半導体装置（チップ）では主ＩＧＢＴ
１の主電流を即刻遮断せず、制限電流値を持続させる必
要があるからである。
【０００５】しかしながら、上記の電流制限回路１０を
備えたＩＧＢＴの負荷短絡期においては、ゲート容量Ｃ
1,Ｃ2 のゲート入力信号ＩＮの高レベル電圧による充電
作用下でＭＯＳＦＥＴ３による放電作用を優勢化せし
め、ゲート電圧ＶG を所定の値にまで下降させてＩＧＢ
Ｔ１，２のアナログ的な電流制限を行っているため、そ
の電流制限作用に近因するエミッタ抵抗ＲE の抵抗値バ
ラツキ，ゲート電圧制御用のＭＯＳＦＥＴ３の特性バラ
ツキや温度特性等によって、チップ毎に負荷短絡時の制
限電流値が異なり、負荷短絡の破壊耐量のバラツキが大
きいものとなっている。
【０００６】このような負荷短絡の破壊耐量のバラツキ
を抑制するため、フィードバックループの能動素子をワ
ンチップに作り込む代わりに、ＩＧＢＴ素子自体の負荷
短絡時等でのラッチアップ耐量を増大させる構造が知ら
れている。
【０００７】図８（ａ）に示したＩＧＢＴ構造は、ゲー
ト電極１６のゲート幅（チャネル幅）方向に走るストラ
イプ状のソース層１９にエミッタ電極１８が直接接触し
ているのではなく、ソース層１９から櫛歯状に延び出た
複数の分岐部１９ａにエミッタ電極１８が導電接触して
おり、各分岐部１９ａには拡散抵抗ｒS が寄生してい
る。このように、ソース層１９とエミッタ電極１８との
間に拡散抵抗ｒS が等価的に介在した半導体構造では、
負荷短絡時にベース層１７のうちソース層１９の真下を
介してエミッタ電極１８へ流れるホール電流ＩH が急増
して拡散抵抗ｒBの電圧降下が増大しても、同時にソー
ス層１９を流れる電子電流ＩE も急増して拡散抵抗ｒS
の電圧降下も増大するようになっているため、ベース層
１７とソース層１９のｐｎ接合が順バイアスされ難く、
寄生トランジスタ（伝導度変調層１４，ベース層１７と
ソース層１９から成るｎｐｎ型トランジスタ）のラッチ
アップが起こり難い。このため、負荷短絡の破壊耐量が
上がる。
【０００８】他方、図８（ｂ）に示したＩＧＢＴ構造
は、ゲート電極１６のゲート幅（チャネル幅）方向に離
散的に島状の複数のソース層１９ｂを形成し、これらに
跨がるようにエミッタ電極１８を形成した構造となって
おり、部分チャネル形構造と称されている。この部分チ
ャネル形構造では、ゲート電極１６直下のチャネルに対
してソース層１９ｂ間の間抜き箇所の部分だけエミッタ
電極１８と導通がないので、結果的に図８（ａ）の構造
と同様に、ソース層１９ｂとエミッタ電極１８との間に
拡散抵抗ｒS が寄生しており、これにより負荷短絡の破
壊耐量が向上する。
【０００９】
【発明が解決しようとする課題】しかしながら、図８
（ａ），（ｂ）に示すＩＧＢＴ構造にあっても、次のよ
うな問題点がある。
【００１０】 負荷短絡時等の過電流期においては、
ソース層１９の拡散抵抗ｒS による電圧降下の急増によ
りラッチアップ耐量を増やすには有効的であるものの、
通常のオン状態でも拡散抵抗ｒS に電子電流が流れてそ
の電圧降下が持続しているため、当然のことながら、オ
ン電圧（飽和コレクタ電圧）ＶCE(sat) が高くなってし
まい、オン損失が増大する。
【００１１】 また、負荷短絡時には未知の値の異常
な過電流が流れることがあるため、ラッチアップ耐量の
向上も限界であり、素子破壊を未然に防止することがで
きない場合がある。
【００１２】そこで、上記問題点に鑑み、本発明の第１
の課題は、負荷短絡時等の過大電流期には電流制限を行
う電流制限回路を具備しながらも、負荷短絡破壊耐量の
バラツキを抑制できる電流制限回路を備えた絶縁ゲート
バイポーラトランジスタを提供することにある。
【００１３】また本発明の第２の課題は、常態時には低
オン電圧で動作する電流制限回路を備えた絶縁ゲートバ
イポーラトランジスタを提供することにある。
【００１４】
【課題を解決するための手段】上記第１の課題を解決す
るため、本発明の講じた手段は、負荷短絡検出時にアナ
ログ的な電流制限を行うだけでなく、電流値の離散的な
ステップダウンを行うようにしている。即ち、本発明の
第１の電流制限回路を備えた絶縁ゲートバイポーラトラ
ンジスタは、ゲート端子のゲート電圧により電流制御さ
れる第１導電型の第１のＩＧＢＴと、第１のＩＧＢＴに
対し並列接続しており、上記ゲート電圧により電流制御
される第１導電型のセンサＩＧＢＴと、第１のＩＧＢＴ
に対し並列接続しており、上記ゲート電圧により電流制
御される第１導電型の第２のＩＧＢＴと、上記センサＩ
ＧＢＴのコレクタ電流の増減を電圧増減に変換する電流
・電圧変換手段と、その変換電圧に基づいて電流制御さ
れ、上記ゲート端子に付帯するゲート容量を充放電する
能動手段とをモノリシックとして有し、第２のＩＧＢＴ
の閾値電圧ＶTH2 が第１のＩＧＢＴの閾値電圧ＶTH1 に
比して１Ｖオーダで高く設定されて成ることを特徴とす
る。
【００１５】また、本発明の第２の電流制限回路を備え
た絶縁ゲートバイポーラトランジスタは、ゲート端子の
ゲート電圧により電流制御される第１導電型の第１のＩ
ＧＢＴと、第１のＩＧＢＴに対し並列接続しており、上
記ゲート電圧により電流制御される第１導電型のセンサ
ＩＧＢＴと、第１のＩＧＢＴに対し並列接続しており、
ゲートが上記ゲート端子にゲート抵抗を介して接続され
た第１導電型の第２のＩＧＢＴと、上記センサＩＧＢＴ
のコレクタ電流の増減を電圧増減に変換する電流・電圧
変換手段と、その変換電圧に基づいて電流制御され、上
記ゲートに付帯するゲート容量を充放電する能動手段と
をモノリシックとして有して成ることを特徴とする。そ
して、第２のＩＧＢＴの閾値電圧ＶTH2 が第１のＩＧＢ
Ｔの閾値電圧ＶTH1 に比して１Ｖオーダで低く設定され
て成ることが好ましい。
【００１６】〔作用〕第１の手段においては、第１のＩ
ＧＢＴ，第２のＩＧＢＴ及びセンサＩＧＢＴがオン状態
のとき負荷が短絡すると、センサＩＧＢＴにも大きなコ
レクタ電流が流れることになり、電流・電圧変換手段の
変換電圧が急変し、能動手段に流れる電流が急増するた
め、第１のＩＧＢＴ，第２のＩＧＢＴ及びセンサＩＧＢ
Ｔのゲート容量の放電（又は充電）が優勢的に行われる
ので、ゲート電圧が閾値電圧ＶTH2 以下になる。この結
果、第２のＩＧＢＴのみが開成し、負荷短絡による過電
流が低減する。この負荷短絡が検出された際、ゲート電
圧は閾値電圧ＶTH2 以下になるも閾値電圧ＶTH2 がＶ
TH1 以上になっているため、第１のＩＧＢＴ及びセンサ
ＩＧＢＴは開成せず、電流制限状態である。このため、
負荷短絡が発生すると、第２のＩＧＢＴの開成による電
流遮断による電流値のステップダウンと第１のＩＧＢＴ
及びセンサＩＧＢＴの電流制限が機能するので、負荷短
絡時の過電流を有効的に防止でき、負荷短絡の破壊耐量
を大きくできる。特に、電流制限回路等に製造バラツキ
があっても、離散的な電流ステップダウン幅がそれらバ
ラツキを吸収するため、制限電流値のバラツキとしては
顕在化し難くなる。従って、負荷短絡の破壊耐量のバラ
ツキを非常に小さくできる。
【００１７】第２の手段においては、負荷短絡が検出さ
れて第２のＩＧＢＴを開成する際は、その第２のＩＧＢ
Ｔのゲート容量への充電（又は放電）がゲート抵抗で抑
制されると共に、第１のＩＧＢＴ及びセンサＩＧＢＴの
ゲート容量を瞬間的に分離して専ら第２のＩＧＢＴのゲ
ート容量が集中的に放電（又は充電）されることにな
る。このため、第２のＩＧＢＴのゲート容量の急速放電
（急速放電）が実現するため、第２のＩＧＢＴのターン
オフ時間が短縮化し、電流制限ためのステップダウン効
果が高速化する。
【００１８】ここで、第２のＩＧＢＴの閾値電圧ＶTH2
が第１のＩＧＢＴの閾値電圧ＶTH1に比して１Ｖオーダ
で低く設定されて成る場合は、第２のＩＧＢＴのオン電
圧が低減するため、低損失化を実現できると共に、閾値
電圧の高い第１のＩＧＢＴの相互コンダクタンスが小さ
くなるので、負荷短絡時には電流制限作用が一層旺盛と
なり、負荷短絡の破壊耐量の増大も実現できる。
【００１９】
【発明の実施の形態】
〔第１の実施形態〕図１は本発明に係る電流制限回路を
備えた絶縁ゲートバイポーラトランジスタの第１の実施
形態を示す回路図である。本例の電流制限回路を備えた
絶縁ゲートバイポーラトランジスタは、主ＩＧＢＴ１と
副ＩＧＢＴ２０と電流制限回路３０とをワンチップ化し
た半導体装置である。即ち、この半導体装置は、ゲート
端子Ａに外付けのゲート抵抗ＲG を介して入力されるゲ
ート信号ＩＮにより電流制御されるｎチャネル型の主Ｉ
ＧＢＴ１と、これに並列接続しており、ゲート信号ＩＮ
により電流制御されるｎチャネル型の副ＩＧＢＴ２０
と、主ＩＧＢＴ１に対し並列接続しており、ゲート信号
ＩＮにより電流制御されるｎチャネル型のセンサＩＧＢ
Ｔ２と、センサＩＧＢＴ２に流れるコレクタ電流で負荷
短絡等による過電流を検出するためのエミッタ抵抗ＲE
と、そのエミッタ抵抗ＲE の電圧降下がゲート電圧とし
て印加され、ＩＧＢＴ１，２，２０のゲート容量Ｃ1 ，
Ｃ2 ，Ｃ20を急速放電するｎチャネル型ＭＯＳＦＥＴ７
とを有している。そして本例においては、副ＩＧＢＴ２
０の閾値電圧ＶTHB が主ＩＧＢＴ１及びセンサＩＧＢＴ
２の閾値電圧ＶTHA に比して高く設定されている。ここ
に閾値電圧を高く設定することとは、通常プロセスによ
る閾値電圧の誤差は±0.3 Ｖ以内であるが、この誤差範
囲よりも遙かに大きく、１Ｖオーダの差があることを意
味する。例えば、ＶTH B は８Ｖで、ＶTHA は４Ｖに設定
される。なお、コレクタ端子Ｃには負荷６を介してＶCC
電源が接続されるようになっている。
【００２０】ゲート信号ＩＮが立ち上がると、ＩＧＢＴ
１，２０，２のゲート容量Ｃ1,Ｃ20 , Ｃ2 が充電してゲ
ート電圧ＶG が閾値電圧ＶTHB 以上になるので、各ＩＧ
ＢＴがターンオンする。なお、センサＩＧＢＴ２の素子
規模はＩＧＢＴ１，２０のそれに比して遙かに小規模で
あるため、そのゲート容量は無視できる。このセンサＩ
ＧＢＴ２がターンオンすると、そのコレクタ電流がエミ
ッタ抵抗ＲE に流れてその電圧降下がＭＯＳＦＥＴ７の
ゲート電圧として印加しているが、センサＩＧＢＴ２の
コレクタ電流はＩＧＢＴ１，２０のそれに比して遙かに
微小量であるため、その電圧降下の値はＭＯＳＦＥＴ７
の閾値以下であり、ＭＯＳＦＥＴ７は開成状態のままで
ある。次に、ゲート信号ＩＮが立ち下がると、ＩＧＢＴ
１，２０，２のゲート容量Ｃ1,Ｃ20, Ｃ2 が放電してゲ
ート電圧ＶG が閾値電圧ＶTHA 以下に下降するので、各
ＩＧＢＴがターンオフする。
【００２１】ＩＧＢＴ１，２０，２がオン状態のとき負
荷６が短絡すると、センサＩＧＢＴ２にも大電流が流れ
始め、エミッタ抵抗ＲE の電圧降下が急増し、ｎチャネ
ル型ＭＯＳＦＥＴ７のドレイン電流が増大するため、ゲ
ート信号ＩＮの高レベル電圧の給電に逆らってゲート容
量Ｃ1,Ｃ20, Ｃ2 の放電が優勢的に行われるので、ゲー
ト電圧ＶG が急減して閾値電圧ＶTHB 以下になる。この
結果、副ＩＧＢＴ２０のみが開成し、負荷短絡による過
電流が低減する。この負荷短絡が検出された際、ゲート
電圧ＶG は閾値電圧ＶTHB 以下になるも閾値電圧ＶTHA
以上になっているため、図２の破線で示す如く、主ＩＧ
ＢＴ１（センサＩＧＢＴ２も含む）は開成せず、電流制
限状態である。このため、負荷短絡が発生すると、副Ｉ
ＧＢＴ２０の開成による電流遮断による電流値のステッ
プダウンと主ＩＧＢＴ１の電流制限が機能するので、負
荷短絡時の過電流を有効的に防止でき、負荷短絡の破壊
耐量を大きくできる。
【００２２】負荷短絡時にＩＧＢＴがアナログ的な電流
制限動作だけを行うのではなく、主ＩＧＢＴ１に対し並
列の副ＩＧＢＴ２０が遮断するため、負荷短絡電流の大
幅なステップダウンが達成される。このステップダウン
幅ΔＩは主ＩＧＢＴ１の素子面積に対するセンサＩＧＢ
Ｔ２の素子面積の比で決定されるが、エミッタ抵抗ＲE
の抵抗値バラツキ，ゲート電圧制御用のＭＯＳＦＥＴ３
の特性バラツキ等があっても、離散的なステップダウン
幅ΔＩがそれらバラツキを吸収するため、制限電流値の
バラツキとしては顕在化し難くなる。従って、負荷短絡
の破壊耐量のバラツキを非常に小さくできる。
【００２３】〔第２の実施形態〕図３は本発明に係る電
流制限回路を備えた絶縁ゲートバイポーラトランジスタ
の第２の実施形態を示す回路図である。本例の回路は、
図１に示す回路に対して入力端子Ａと副ＩＧＢＴ２０と
ゲート端子Ｂとの間に充電制限用のゲート抵抗ｒG を挿
入したものである。
【００２４】図１の回路では、負荷短絡が検出された
際、ＭＯＳＦＥＴ３のドレイン電流によるＩＧＢＴ１，
２０，２のゲート容量Ｃ1 ，Ｃ20，Ｃ2 の放電が行われ
ながら、他方においてはゲート信号ＩＮの高レベル電圧
によってＩＧＢＴ１，２０，２のゲート容量Ｃ1 ，
Ｃ20，Ｃ2 への給電（充電）が行われているため、ゲー
ト電圧ＶG が閾値電圧ＶTHB 以下に下がるまでが遅く、
副ＩＧＢＴ２０のターンオフ時間が長くなる。しかもそ
の際、ゲート電圧ＶG が閾値電圧ＶTHA 以下には下がら
ないようにするには、ゲート端子Ａから流入するゲート
電流値，ＭＯＳＦＥＴ３のドレイン電流値等の設定が難
しく、動作領域の自由度が少なくなる。また一般に、Ｉ
ＧＢＴの閾値電圧を高くするとオン電圧（飽和コレクタ
電圧）ＶCE(sat ) が高くなり、電力損失が大きくなるの
で、副ＩＧＢＴ２０の閾値電圧ＶTHB を閾値電圧ＶTHA
よりも高く設定すると、副ＩＧＢＴ２０のオン電圧が高
くなってしまう。
【００２５】しかし、本例では、負荷短絡が検出されて
副ＩＧＢＴ２０を開成する際は、ゲート端子Ａから副Ｉ
ＧＢＴ２０のゲート容量Ｃ20への充電がゲート抵抗ｒG
で抑制されると共に、ＩＧＢＴ１のゲート容量Ｃ1 を瞬
間的に分離して専らゲート容量Ｃ20が集中的に放電され
ることになる。このため、ゲート容量Ｃ20の急速放電が
実現するため、副ＩＧＢＴ２０のターンオフ時間が短縮
化し、電流制限のためのステップダウン効果が高速化す
る。特に、ＭＯＳＦＥＴ７は電流制限素子としての動作
領域に設定する必要がなく、スイッチング素子として動
作させれば良いため、エミッタ抵抗ＲE の抵抗値バラツ
キやＭＯＳＦＥＴ７の特性バラツキの影響がなくなる。
【００２６】ここで、副ＩＧＢＴ２０の閾値電圧ＶTHB
はもはやＩＧＢＴ１の閾値電圧ＶTH A よりも高く設定す
る必要がなく、自由に設定しても構わない。むしろ、図
４に示す如く、副ＩＧＢＴ２０の閾値電圧ＶTHB を主Ｉ
ＧＢＴ１の閾値電圧ＶTHA よりも低く設定すると、副Ｉ
ＧＢＴ２０のオン電圧が低減するため、低損失化を実現
できる。また同時に、ＩＧＢＴの閾値電圧が高くなる
と、相互コンダクタンスｇ＝ΔＩC ／ΔＶGEが小さくな
り、コレクタ電流ＩC が流れ難くなることから、閾値電
圧が高い主ＩＧＢＴ１は負荷短絡時には電流制限作用が
一層旺盛となるので、負荷短絡の破壊耐量の増大も実現
できる。
【００２７】このように、副ＩＧＢＴ２０の閾値電圧Ｖ
THB が主ＩＧＢＴ１の閾値電圧ＶTH A よりも低くワンチ
ップの半導体装置は、図５に示すように、裏面にコレク
タ電極１１が被着したｐ+ 型のコレクタ層（少数キャリ
ア注入層）１２と、このコレクタ層１２の上に積層され
たｎ+ 型のバッファ層１３と、バッファ層１３の上にエ
ピタキシャル成長により形成されたｎ- 型の伝導度変調
層１４と、この伝導度変調層１４の表面にゲート絶縁膜
１５を介して形成されたポリシリコン製のゲート電極１
６Ａ，１６Ｂと、これらゲート電極１６Ａ，１６Ｂをマ
スクとして用いたセルフアライン法により伝導度変調層
１４の表面にウェル状に形成されたｐ型のベース層１７
と、ｎ+ 型のソース層１９と、ベース層１７の上に形成
されたアルミニウム製のエミッタ電極１８とを有してい
る。特に本例においては、ｐ型のベース層１７ドーズ量
がウェル端の左右で異なっており、ゲート電極１６Ａで
構成される主ＩＧＢＴ１の閾値電圧ＶTHA はゲート電極
１６Ｂで構成される副ＩＧＢＴ２０の閾値電圧ＶTHB よ
りも１Ｖオーダで低く設定されている。この閾値電圧を
異ならしめる手段としては、ｐ型のベース層のドーズ量
を変える他に、ゲート絶縁膜の膜厚を変えても良い。
【００２８】なお、上記各実施形態では各ＩＧＢＴはｎ
チャネル型としてあるが、ｐチャネル型としても良い。
【００２９】
【発明の効果】以上説明したように、本発明は、負荷短
絡時等の過電流を検出して第１のＩＧＢＴ及びセンサＩ
ＧＢＴに流れるコレクタ電流を制限しながら、第２のＩ
ＧＢＴを遮断させるよう制御する点を特徴としている。
従って、次のような効果を奏する。
【００３０】 第２のＩＧＢＴの開成による電流遮断
による電流値のステップダウンと第１のＩＧＢＴ及びセ
ンサＩＧＢＴの電流制限が機能するので、負荷短絡時の
過電流を有効的に防止でき、負荷短絡の破壊耐量を大き
くできる。特に、電流制限回路等に製造バラツキがあっ
ても、離散的な電流ステップダウン幅がそれらバラツキ
を吸収するため、制限電流値のバラツキとしては顕在化
し難くなる。従って、負荷短絡の破壊耐量のバラツキを
非常に小さくできる。
【００３１】 負荷短絡が検出されて第２のＩＧＢＴ
を開成する際は、その第２のＩＧＢＴのゲート容量への
充電（又は放電）がゲート抵抗で抑制されると共に、第
１のＩＧＢＴ及びセンサＩＧＢＴのゲート容量を瞬間的
に分離して専ら第２のＩＧＢＴのゲート容量が集中的に
放電（又は充電）されることになるため、第２のＩＧＢ
Ｔのゲート容量の急速放電（急速充電）が実現し、第２
のＩＧＢＴのターンオフ時間が短縮化し、電流制限のた
めのステップダウン効果が高速化する。
【００３２】 第２のＩＧＢＴの閾値電圧ＶTH2 が第
１のＩＧＢＴの閾値電圧ＶTH1 に比して１Ｖオーダで低
く設定されて成る場合は、第２のＩＧＢＴのオン電圧が
低減するため、低損失化を実現できる。また同時に、閾
値電圧の高い第１のＩＧＢＴの相互コンダクタンスが小
さくなるので、負荷短絡時には電流制限作用が一層旺盛
となり、負荷短絡の破壊耐量の増大も実現できる。
【図面の簡単な説明】
【図１】本発明に係る電流制限回路を備えた絶縁ゲート
バイポーラトランジスタの第１の実施形態を示す回路図
である。
【図２】第１の実施形態の動作を説明するための短絡時
点からの時間とＩＧＢＴのコレクタ電流Ｉc の推移を示
す波形図である。
【図３】本発明に係る電流制限回路を備えた絶縁ゲート
バイポーラトランジスタの第２の実施形態を示す回路図
である。
【図４】第２の実施形態における主ＩＧＢＴと副ＩＧＢ
Ｔのエミッタ・ゲート間電圧とコレクタ電流Ｉc との関
係を示すグラフである。
【図５】第２の実施形態で用いられる半導体構造を示す
断面図である。
【図６】従来の電流制限回路を備えた絶縁ゲートバイポ
ーラトランジスタを示す回路図である。
【図７】従来一般のＩＧＢＴの構造を示す断面図であ
る。
【図８】（ａ），（ｂ）はそれぞれ別のＩＧＢＴの従来
構造を示す部分斜視図である。
【符号の説明】
１…ｎチャネル型の主ＩＧＢＴ ２…ｎチャネル型のセンサＩＧＢＴ ６…負荷 ７…ｎチャネル型ＭＯＳＦＥＴ １１…コレクタ電極 １２…ｐ+ 型のコレクタ層（少数キャリア注入層） １３…ｎ+ 型のバッファ層 １４…ｎ- 型の伝導度変調層 １５…ゲート絶縁膜 １６Ａ，１６Ｂ…ゲート電極 １７…ｐ型のベース層 １８…エミッタ電極 １９…ｎ+ 型のソース層 ２０…ｎチャネル型の副ＩＧＢＴ ３０，４０…電流制限回路 ＲG …外部ゲート抵抗 ＲE …エミッタ抵抗 ｒG …副ＩＧＢＴのゲート抵抗 Ａ…ゲート端子 Ｂ…副ＩＧＢＴのゲート Ｃ…コレクタ端子 Ｃ1,Ｃ2,Ｃ20…ゲート容量 ＶTHA …主ＩＧＢＴ及びセンサＩＧＢＴの閾値電圧 ＶTHB …副ＩＧＢＴの閾値電圧 ＩＮ…ゲート信号 ＶG …ゲート電圧 ΔＩ…電流ステップダウン幅。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H03K 17/00 - 17/70 H01L 27/06

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ゲート端子のゲート電圧により電流制御
    される第１導電型の第１の絶縁ゲートバイポーラトラン
    ジスタ（以下、ＩＧＢＴと称する）と、第１のＩＧＢＴ
    に対し並列接続しており、前記ゲート電圧により電流制
    御される第１導電型のセンサＩＧＢＴと、第１のＩＧＢ
    Ｔに対し並列接続しており、前記ゲート電圧により電流
    制御される第１導電型の第２のＩＧＢＴと、前記センサ
    ＩＧＢＴのコレクタ電流の増減を電圧増減に変換する電
    流・電圧変換手段と、その変換電圧に基づいて電流制御
    され、前記ゲート端子に付帯するゲート容量を充放電す
    る能動手段とをモノリシックとして有し、第２のＩＧＢ
    Ｔの閾値電圧ＶTH2 が第１のＩＧＢＴの閾値電圧ＶTH1
    に比して１Ｖオーダで高く設定されて成ることを特徴と
    する電流制限回路を備えた絶縁ゲートバイポーラトラン
    ジスタ。
  2. 【請求項２】 ゲート端子のゲート電圧により電流制御
    される第１導電型の第１の絶縁ゲートバイポーラトラン
    ジスタ（以下、ＩＧＢＴと称する）と、第１のＩＧＢＴ
    に対し並列接続しており、前記ゲート電圧により電流制
    御される第１導電型のセンサＩＧＢＴと、第１のＩＧＢ
    Ｔに対し並列接続しており、ゲートが前記ゲート端子に
    ゲート抵抗を介して接続された第１導電型の第２のＩＧ
    ＢＴと、前記センサＩＧＢＴのコレクタ電流の増減を電
    圧増減に変換する電流・電圧変換手段と、その変換電圧
    に基づいて電流制御され、前記ゲートに付帯するゲート
    容量を充放電する能動手段とをモノリシックとして有し
    て成ることを特徴とする電流制限回路を備えた絶縁ゲー
    トバイポーラトランジスタ。
  3. 【請求項３】 請求項２に記載の電流制限回路を備えた
    絶縁ゲートバイポーラトランジスタにおいて、前記第２
    のＩＧＢＴの閾値電圧ＶTH2 が第１のＩＧＢＴの閾値電
    圧ＶTH1 に比して１Ｖオーダで低く設定されて成ること
    を特徴とする電流制限回路を備えた絶縁ゲートバイポー
    ラトランジスタ。
JP06049996A 1996-03-18 1996-03-18 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ Expired - Fee Related JP3149773B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP06049996A JP3149773B2 (ja) 1996-03-18 1996-03-18 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ
DE19711326A DE19711326A1 (de) 1996-03-18 1997-03-18 Bipolare Isolierschichttransistorvorrichtung mit einer Strombegrenzungsschaltung
US08/816,832 US6218888B1 (en) 1996-03-18 1997-03-18 Insulated gate bipolar transistor device with a current limiting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06049996A JP3149773B2 (ja) 1996-03-18 1996-03-18 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ

Publications (2)

Publication Number Publication Date
JPH09252126A JPH09252126A (ja) 1997-09-22
JP3149773B2 true JP3149773B2 (ja) 2001-03-26

Family

ID=13144068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06049996A Expired - Fee Related JP3149773B2 (ja) 1996-03-18 1996-03-18 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ

Country Status (3)

Country Link
US (1) US6218888B1 (ja)
JP (1) JP3149773B2 (ja)
DE (1) DE19711326A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001283217A1 (en) * 2000-08-08 2002-02-18 Advanced Power Technology, Inc. Power mos device with asymmetrical channel structure
US7145121B1 (en) 2000-08-11 2006-12-05 Cook Jr Koy B Monolithic silicon integrated circuit for detecting azimuth and elevation of incident radiation and method for using same
JP3915455B2 (ja) * 2001-08-29 2007-05-16 株式会社日立製作所 半導体電力変換装置
US7046494B2 (en) * 2003-06-05 2006-05-16 Seagate Technology Llc Protection circuit for a power switching device
JP2007502569A (ja) * 2003-08-12 2007-02-08 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 電力変換回路及び電力制御回路の動作及び回路
US6949961B2 (en) * 2003-10-06 2005-09-27 Semiconductor Components Industries, L.L.C. Power switch structure with low RDSon and low current limit
JP2005217332A (ja) * 2004-01-30 2005-08-11 Nec Electronics Corp 半導体装置
JP2007288094A (ja) * 2006-04-20 2007-11-01 Fuji Electric Device Technology Co Ltd Ｉｇｂｔとそれを駆動するゲート駆動回路
EP2117121A1 (en) * 2008-05-06 2009-11-11 Schleifring und Apparatebau GmbH Semiconductor power switch
JP5779025B2 (ja) * 2010-11-08 2015-09-16 株式会社東芝 半導体装置
JP2014132600A (ja) * 2011-04-12 2014-07-17 Renesas Electronics Corp 半導体装置
CN103176922A (zh) * 2011-12-23 2013-06-26 鸿富锦精密工业（深圳）有限公司 Usb识别电路
US9461639B2 (en) * 2014-05-16 2016-10-04 Freescale Semiconductor, Inc. Semiconductor device and power circuit including a sense transistor for current sensing
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
US10505028B2 (en) 2015-09-16 2019-12-10 Fuji Electric Co., Ltd. Semiconductor device including a shoulder portion and manufacturing method
DE102017105713B4 (de) * 2017-03-16 2018-11-22 Infineon Technologies Ag Transistorbauelement
CN107991543B (zh) * 2017-12-18 2024-03-26 深圳芯能半导体技术有限公司 绝缘栅双极型晶体管的栅极电荷量测量电路及其测量方法
FR3100673B1 (fr) * 2019-09-05 2022-07-01 Commissariat Energie Atomique Association de transistors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532443A (en) * 1983-06-27 1985-07-30 Sundstrand Corporation Parallel MOSFET power switch circuit
US5500619A (en) * 1992-03-18 1996-03-19 Fuji Electric Co., Ltd. Semiconductor device
JP3031059B2 (ja) * 1992-05-15 2000-04-10 日産自動車株式会社 負荷短絡保護機能付きｍｏｓ形パワー素子
JP2837054B2 (ja) * 1992-09-04 1998-12-14 三菱電機株式会社 絶縁ゲート型半導体装置
JP3084982B2 (ja) * 1992-11-25 2000-09-04 富士電機株式会社 半導体装置
US5272392A (en) * 1992-12-04 1993-12-21 North American Philips Corporation Current limited power semiconductor device
US5408141A (en) * 1993-01-04 1995-04-18 Texas Instruments Incorporated Sensed current driving device
JP2798023B2 (ja) 1994-11-25 1998-09-17 富士電機株式会社 半導体装置
JP2790071B2 (ja) * 1995-02-24 1998-08-27 日本電気株式会社 パワーｍｏｓｆｅｔにおける選択接続方法
US5734277A (en) * 1996-02-05 1998-03-31 Motorola, Inc. Output circuit and method for suppressing switching noise therein
JP3209091B2 (ja) * 1996-05-30 2001-09-17 富士電機株式会社 絶縁ゲートバイポーラトランジスタを備えた半導体装置
US5774000A (en) * 1996-11-08 1998-06-30 Northrop Grumman Corporation DC semiconductor switch
US5854560A (en) * 1996-11-20 1998-12-29 Ind Tech Res Inst CMOS output buffer having a high current driving capability with low noise

Also Published As

Publication number Publication date
US6218888B1 (en) 2001-04-17
DE19711326A1 (de) 1997-10-30
JPH09252126A (ja) 1997-09-22

Similar Documents

Publication Publication Date Title
JP3243902B2 (ja) 半導体装置
JP3149773B2 (ja) 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ
JP3163820B2 (ja) 半導体装置
JP3163677B2 (ja) Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置
US6133607A (en) Semiconductor device
JPH04343476A (ja) 金属酸化物半導体電界効果型トランジスタ回路
JPS62115765A (ja) 半導体装置
US5294816A (en) Unit cell arrangement for emitter switched thyristor with base resistance control
US5079607A (en) Mos type semiconductor device
US5621229A (en) Semiconductor device and control method
US5808345A (en) High speed IGBT
JP3226075B2 (ja) たて型ｍｏｓ半導体装置
JP3249891B2 (ja) 半導体装置およびその使用方法
US5731605A (en) Turn-off power semiconductor component with a particular ballast resistor structure
JPH09508497A (ja) Ｍｏｓ制御形サイリスタ
JPH07211899A (ja) Ｍｏｓ型半導体素子
JPH07226511A (ja) 半導体装置
JP2527160B2 (ja) 電界効果型半導体装置
JP3182862B2 (ja) 半導体装置
JPH06232392A (ja) デュアルゲート半導体装置
JP2579378B2 (ja) 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置
JP2581233B2 (ja) 横型伝導度変調ｍｏｓｆｅｔ
JP2500938B2 (ja) 半導体装置
JP3200328B2 (ja) 複合半導体装置
JP2777990B2 (ja) 自己消弧形サイリスタ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees