JP2005217332A - 半導体装置 - Google Patents

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Abstract


【課題】 単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護(負荷短絡保護)機能を有する半導体装置を提供する。
【解決手段】 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチ101を有する半導体装置において、半導体スイッチ101は2つ以上の異なる閾値電圧を有するセルで構成され、半導体スイッチ101に大電流が流れた場合、半導体スイッチ101の駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにした。
【選択図】 図1

Description

この発明は、半導体装置に係り、詳しくは、負荷短絡保護機能を有する半導体装置に関する。
近年、大電流、大電力を扱うパワーMOSトランジスタをはじめとして、過電流保護(負荷短絡保護)機能を有する半導体装置が実用化されている。過電流保護(負荷短絡保護)機能は、負荷短絡等の異常時に半導体装置に流れる電流、即ち、半導体装置の消費電力を抑え、半導体装置が破壊しないようにするものである。
従来、過電流を抑える一般的な方法として、次に示す4つの方法がある。
(i)第1に、図11に示すように、常に、メインMOSに印加するゲート電圧を低い値に固定する方法。
(ii)第2に、図12に示すように、メインMOSのドレイン電圧がある値以上になったとき、メインMOSに印加するゲート電圧をある値に下げる方法。
(iii)第3に、図13に示すように、メインMOSのドレイン電流がある値以上になったとき、メインMOSに印加するゲート電圧をある値に下げる方法。この方法は、例えば、特許文献1の図3などに記載されている。
(iv)第4に、図14、図15に示すように、メインMOSのドレイン電流を検出しながら、メインMOSに印加するゲート電圧を制御し、メインMOSのドレイン電流をある値にする方法。この方法は、例えば、特許文献2の図1、図2などに記載されている。
ここで、図11乃至図15のメインMOSとして、図16(a)、(b)に示すように、2重拡散型電界効果トランジスタを含むセルを複数並列に配置したものが一般的に用いられている。図16(a)は平面図であり、同図(b)は図16(a)のI−I線に沿う断面図である。図16(a)では、12セル分しか示されていないが、実際には数千セル以上が形成されている。これらのセル間で各電界効果トランジスタのソース(S)、ゲート(G)及びドレイン(D)がそれぞれ並列に接続されてメインMOSを構成する。
単位面積当たりのオン抵抗を下げるため、セルは年々微細化されてきている。オン抵抗のより小さい構造として、図17(a)、(b)に示すように、ゲート電極を半導体基板内に埋め込んだものが実用化されている。図17(a)は平面図であり、同図(b)は図17(a)のII−II線に沿う断面図である。図17(a)では、15セル分しか示されていないが、実際には数千セル以上が形成されている。これらのセル間で各電界効果トランジスタのソース(S)、ゲート(G)及びドレイン(D)がそれぞれ並列に接続されてメインMOSを構成する。
このような2重拡散型電界効果トランジスタを用いると、オン抵抗を小さくしつつ、メインMOSのサイズを小さくすることができる。
特開平09−139633号公報(図3) 特開2003−232816号公報(図1、図2) 特開平11−214527号公報
しかしながら、単位面積あたりのオン抵抗の小さい2重拡散型電界効果トランジスタを用いると、以下のようないくつかの問題がある。
第1の問題点は、単位面積当たりの電流駆動能力が向上するため、異常時に大きい電流が流れて発熱量が増大し、このため、制限する電流値をより厳しくコントロールする必要があるのに、電流値のばらつきが大きくなって、コントロールが難しくなる。これは、図18に示すように、低オン抵抗化により、ゲート電圧に対するドレイン電流の変化が大きくなることに起因している。図17に示すゲート電極を埋め込んだような構造では、寄生ジャンクションFET成分の抵抗(PN接合の空乏化により、ドレイン電流の流れる経路が狭まり、抵抗値は増大する。)がなくなり、高電流領域まで傾きが一層大きくなってしまう。
これに加えて、図11から図13に示すタイプの電流制限方式は、ゲート電圧をある値にコントロールするタイプであり、2重拡散型電界効果トランジスタの閾値電圧のばらつきにより制限電流が大きくばらついてしまう。これに対して、図14、図15に示すタイプの電流制限方式では、電流検出を行っているので、閾値電圧のばらつきによる影響は受けない。しかし、図14に示すタイプの電流制限方式は、図中のゲート電圧を切り替えるスイッチ素子であるMOS3の閾値電圧の影響を受ける。また、メインMOSとセンスMOSのドレイン−ソース間電圧が同じでないため、電流検出精度は低い。一方、図15は電流検出精度が高く、回路が発振等を起こさない限り、制限する電流のばらつきは少ない。しかし、オペアンプや駆動回路が必要であるため、回路規模が大きくなってしまう。
第2の問題点は、単位面積あたりのオン抵抗の小さい2重拡散型トランジスタを用い、図14及び図15に示すタイプの電流制限方式を採用すると、制限電流が発振しやすいことである。これは、第1の問題点と同じく、ゲート電圧に対するドレイン電流の変化が大きくなることに起因する。制限電流が設定した値でない場合、ゲート電圧をコントロールして、制限電流を設定値にしようとするのであるが、ドレイン電流の変化が大きいため、制限電流が収束しなくなってしまう。
この発明は、上述の事情に鑑みてなされたもので、単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護(負荷短絡保護)機能を有する半導体装置を提供することを目的としている。
上記課題を解決するために、請求項1記載の発明は、複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチを有する半導体装置に係り、前記半導体スイッチは2つ以上の異なる閾値電圧を有するセルで構成され、前記半導体スイッチに大電流が流れた場合、前記半導体スイッチの駆動電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。
請求項2記載の発明は、請求項1記載の半導体装置に係り、前記2つ以上の異なる閾値電圧を有するセルにおいて、低い閾値電圧のセル数が全体のセル数の20%以下であることを特徴としている。
請求項3記載の発明は、請求項1又は2の何れか一に記載の半導体装置に係り、前記低い閾値電圧のセルが分散して配置されていることを特徴としている。
請求項4記載の発明は、半導体装置に係り、電界効果トランジスタを備えたセルを単位とする、2以上の異なる閾値電圧を有する複数のセルを並列に接続して構成された半導体スイッチと、前記半導体スイッチのドレイン−ソース間に接続されたドレイン電流又はドレイン電圧の検出回路、及び前記半導体スイッチのゲートに接続された、前記検出回路で検出されたドレイン電流又はドレイン電圧に基き、前記ゲートに付与する電圧を発生するゲート電圧制御回路を備えた保護回路とを有し、前記半導体スイッチに異常な大電流が流れた場合、前記半導体スイッチのゲート電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴としている。
請求項5記載の発明は、請求項4記載の半導体装置に係り、前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記低い閾値電圧のセルの閾値電圧よりも高い範囲に設定されていることを特徴としている。
請求項6記載の発明は、請求項5記載の半導体装置に係り、前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定されていることを特徴としている。
請求項7記載の発明は、請求項6記載の半導体装置に係り、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲は、前記ゲートに付与する電圧のばらつきの範囲以上となっていることを特徴としている。
この発明の半導体装置の構成によれば、半導体スイッチは、例えば電界効果トランジスタを備えたセルを単位とする、2以上の異なる閾値電圧を有する複数のセルで構成され、半導体スイッチに異常な大電流が流れた時に、半導体スイッチの駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにしているため、電流の流れるセルの数を減らすことが出来る。複数のセルが並列に接続されて構成される半導体スイッチは電流の流れるセルの数によって全体として半導体スイッチに流れる電流値が決まるため、電流の流れるセルの数を減らすことにより、例えば低い閾値電圧のセル数を全体のセル数の20%以下とすることにより、全体として半導体スイッチに流れる電流を低減することが出来る。
また、低い閾値電圧のセルを分散して配置することにより、単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタが熱破壊するのを抑制することができる。
さらに、半導体スイッチのオン抵抗を低くしてゲート電圧に対するドレイン電流の変化が大きくなってきても、駆動電圧(ゲートに付与する電圧)を、高い閾値電圧のセルの閾値電圧よりも低く、かつ低い閾値電圧のセルの閾値電圧よりも高い範囲に設定することにより、さらに好ましくは、高い閾値電圧のセルの閾値電圧よりも低く、かつ電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定することにより、安定な電流制御を行うことができる。
また、高い閾値電圧のセルの閾値電圧よりも低く、かつ電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲を、保護回路から発生させるゲートに付与する電圧のばらつきの範囲以上にとっているため、保護回路内のゲート電圧制御素子のオン電圧の製造ばらつきによる影響を受けないようにすることができる。
以下、図面を参照してこの発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
図1(a)は、この発明の第1の実施の形態である、過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。
この半導体装置は、図1(a)に示すように、メインMOS(半導体スイッチ)101と過電流保護回路(負荷短絡保護回路)102から構成される。過電流保護(負荷短絡保護)回路102では、メインMOS101のゲート−ソース間にダイオード(ゲート電圧制御素子)とMOSトランジスタ(スイッチ素子)が直列に接続されている。即ち、ダイオードのアノードがメインMOS101のゲートに、ダイオードのカソードがMOSトランジスタ(スイッチ素子)のドレイン(D)に接続され、MOSトランジスタ(スイッチ素子)のソースがメインMOS101のソース(S)に接続されている。さらに、メインMOS101のソース−ドレイン間に2つの抵抗(ドレイン電流又はドレイン電圧検出素子)が直列に接続されている。メインMOS101のソース−ドレイン間の電圧を2つの抵抗で分割し、一の分割抵抗の電圧をMOSトランジスタのゲートに印加するようになっている。
なお、メインMOS101と過電流保護回路(負荷短絡保護回路)102とは同一の半導体基板に形成してもよいし、それぞれ別々に作成してチップ化し、配線接続により回路構成して一つの半導体装置としてもよい。
次に、図2(a)、(b)を参照してメインMOS101の構成について説明する。
図2(a)は、メインMOS101全体を示す平面図であり、同図(b)は、同図(a)のIII-III線に沿う断面図である。
このメインMOS101は、図2(a)に示すように、2重拡散型電界効果トランジスタを含むセル103を単位とする複数のセルを縦横に規則正しく配置して構成される。このメインMOS101では、特定のセル103でp型の不純物拡散領域6aの不純物濃度を他のセル103のp型の不純物拡散領域6bの不純物濃度よりも低くし、このメインMOS101が2つの閾値電圧を有する複数のセルで構成されるようにしている。
セル103に含まれる2重拡散型電界効果トランジスタは、図2(b)に示すように、n+型のシリコンからなる基板1上にn-型のシリコンからなるエピタキシャル層2を堆積してなる半導体基板に形成されている。その2重拡散型電界効果トランジスタの構成を以下に説明する。
その2重拡散型電界効果トランジスタにおいては、エピタキシャル層2に格子状に溝3が形成され、その溝3にゲート絶縁膜4を介してゲート電極5が埋め込まれている。ゲート絶縁膜4は、例えばシリコン酸化膜からなり、ゲート電極5は、例えば多結晶シリコンからなる。このようなゲート電極5の構成により、セル103間で各電界効果トランジスタのゲート同士が並列に接続される。
格子状のゲート電極5の内側のn-型のエピタキシャル層2にはp型の不純物拡散領域6a、6bが形成され、更に、p型の不純物拡散領域6a、6bの表層であってゲート電極5に沿ってゲート絶縁膜4と接するように、ソースとなるリング状のn+型の不純物拡散領域7が形成されている。そして、不純物拡散領域7のリングの穴の部分にp型の不純物拡散領域6a、6bが表出している。
また、エピタキシャル層2の表面に格子状のゲート電極5を被覆するように格子状の層間絶縁膜8が形成されている。その格子状の層間絶縁膜8の内側のエピタキシャル層2の表面に格子状の層間絶縁膜8に沿ってn+型の不純物拡散領域7が露出し、その中央部にp型の不純物拡散領域6a、6bが露出している。さらに、その上全面にアルミニウムからなるソース電極9が形成されている。ソース電極9は格子状の層間絶縁膜8を覆い、かつ格子の内側のn+型の不純物拡散領域7及びp型の不純物拡散領域6a、6bと接触している。なお、図2(a)では、ソース電極9を省略している。このソース電極9により、セル103間で各電界効果トランジスタのソース同士が並列に接続される。
n+型の基板1と、p型の不純物拡散領域6a、6bの下に残っているn-型のエピタキシャル層2とがドレインを構成し、このようなドレインの構成により、セル103間で各電界効果トランジスタのドレイン同士が並列に接続される。
上記の構成によれば、n+型の不純物拡散領域7とn-型のエピタキシャル層2との間のp型の不純物拡散領域6a、6bであって、溝3の側壁にあたるゲート電極5に隣接する領域がチャネル領域となる。ドレイン電流はそのチャネル領域を通って電界効果トランジスタのドレインからソースに縦方向に流れる。
図3は、セル103間で各MOSトランジスタ同士が並列に接続されている構成を示すメインMOS101の回路構成図である。このメインMOS101では、特定のセル103内でp型の不純物拡散領域6aの不純物濃度を他よりも低くし、このメインMOS101が2つの閾値電圧のセルで構成されるようにしている。
図4(a)は、電界効果トランジスタの閾値電圧の違いに基づいて、複数のセルが適切に配置された一例を示す図である。図4(a)では、セル103がマトリクス状に配置され、縦の並び及び横の並びにおいてそれぞれ、閾値電圧の高い電界効果トランジスタ(H)を備えたセルの2つおきに閾値電圧の低い電界効果トランジスタ(L)を備えたセルが配置されている。この実施形態では、閾値電圧の低い電界効果トランジスタ(L)を備えたセルを全体の20%以下とする。
このように、閾値電圧の低い電界効果トランジスタ(L)を備えたセルを分散して配置することにより、過電流保護(負荷短絡保護)回路102が働いて閾値電圧の低い電界効果トランジスタ(L)だけがオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ(L)が熱破壊するのを防止することができる。
次に、図4(b)を参照して、上記した半導体装置のメインMOS101の特性を詳しく説明する。
図4(b)は、上記した半導体装置のメインMOS101の特性を示すグラフである。図4(b)の縦軸は対数目盛で表したドレイン電流Idを示し、横軸は線形目盛で表したゲート電圧Vgを示す。
その特性は、図4(b)に示すように、ゲート電圧Vgを零から増やしていくと、最初に閾値電圧の低い電界効果トランジスタ(L)がオンし、ゲート電圧Vgを増すにつれてドレイン電流Idが急激に増加していく。さらにゲート電圧Vgを増やしていくと、やがて、ゲート電圧Vgを増やしてもドレイン電流Idがあまり増加しない領域が現れる。そのドレイン電流の値Id2は閾値電圧の低い電界効果トランジスタ(L)の数によって決まる。
ゲート電圧Vgをさらに増やしていくと、閾値電圧の高い電界効果トランジスタ(H)がオンし、電界効果トランジスタ(L)のドレイン電流Id2に電界効果トランジスタ(H)のドレイン電流Idが加わるようになる。さらに、ゲート電圧Vgを増すにつれて電界効果トランジスタ(H)によるドレイン電流Idが急激に増加していき、さらにゲート電圧Vgを増やしていくと、やがて、ゲート電圧Vgを増やしてもドレイン電流Idがあまり増加しない領域が現れる。なお、ゲート電圧Vgに対してドレイン電流Idの変化が少ない領域のドレイン電流の値Id3は電界効果トランジスタ(L)のドレイン電流Id2と電界効果トランジスタ(H)のドレイン電流Idとを合わせたものである。その電界効果トランジスタ(H)のドレイン電流の値Idは閾値電圧の高い電界効果トランジスタ(H)の数によって決まる。
このような特性を有するメインMOS101において、図4(b)に示すゲート電圧Vgに対してドレイン電流Id2の変化が少ない領域であって閾値電圧の高い電界効果トランジスタ(H)がオンするまでのゲート電圧Vgの範囲に、過電流保護回路(負荷短絡保護回路)102のダイオード(ゲート電圧制御素子)のオン電圧の値が入り、かつその範囲がダイオード(ゲート電圧制御素子)のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ(L)の閾値電圧と電界効果トランジスタ(H)の閾値電圧を、それらの製造ばらつきも考慮して設定する。場合により、ゲート電圧Vgに対してドレイン電流Id2の変化が少ない領域であって閾値電圧の高い電界効果トランジスタ(H)がオンするまでの範囲にゲート電圧Vgを設定するため、ダイオード(ゲート電圧制御素子)のオン電圧の値及びその製造ばらつきその他のほかに、MOSトランジスタ(スイッチ素子)のオン時のソース−ドレイン間電圧の値及びその製造ばらつきを考慮してもよい。
このようにすることで、異常時に、メインMOS101内の各電界効果トランジスタの閾値電圧のばらつきや、ダイオード(ゲート電圧制御素子)のオン電圧等、過電流保護(負荷短絡保護)回路102内の素子の特性のばらつきの影響を受けずに、確実にメインMOS101のドレイン電流を制限することができる。
さらに、オン抵抗を低くしてId/Vgの傾斜が立ってきても、ゲート電圧Vgの変化に対してドレイン電流Idがほとんど変化しない特性範囲を電流の制御に利用しているため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインMOS101を備えた、図1(a)に示す過電流保護(負荷短絡保護)機能を有する半導体装置の動作について、図1(b)を参照して説明する。
図1(b)は、図1(a)に示す過電流保護回路(負荷短絡保護回路)を有する半導体装置のId−Vd特性を示すグラフである。
メインMOS101のドレイン(D)に負荷と電源電圧Vddの電源とを接続し、ゲート(G)に駆動電圧(Vg)を印加する。半導体装置の通常動作時において、図1(b)に示すように、負荷抵抗に基づいて、ドレイン電流Idの値がIdoになるように設定されているものとする。
この通常動作中に負荷の短絡が生じた場合、メインMOS101のドレイン(D)に電源電圧Vddがかかる。このとき、図1(a)に示すように、メインMOS101には大電流が流れようとするが、過電流保護回路(負荷短絡保護回路)102の抵抗(ドレイン電流又はドレイン電圧検出素子)がいち早くドレイン電流又はドレイン電圧が異常に高くなったことを検出してMOSトランジスタ(スイッチ素子)をオンさせる。これにより、ダイオード(ゲート電圧制御素子)がオンして、メインMOS101のゲート(G)の電圧が強制的にダイオード(ゲート電圧制御素子)のオン電圧に固定される。このとき、メインMOS101のゲート(G)の電圧がこのオン電圧に制限され、このゲート(G)の電圧に対応して高い閾値電圧のセルに流れる電流がオフし、より低い閾値電圧のセルのみに電流が流れてメインMOS101のドレイン電流が制限される。
このようにして、負荷短絡などによるソース−ドレイン電圧の変動に対して安定な電流制御を行うことができる。
次に、図5乃至図7を参照して上記のメインMOS101を備えた半導体装置の製造方法について説明する。
図5乃至図7は断面図である。
半導体装置の製造方法においては、まず、図5(a)に示すように、n+型のシリコンからなる基板1上にn-型のシリコンからなるエピタキシャル層2を成長させて形成された半導体基板を準備する。
次いで、図5(b)に示すように、エピタキシャル層2をエッチングして格子状に溝3を形成する。この後、熱酸化により、エピタキシャル層2表面及び溝3の内面にゲート絶縁膜となるシリコン酸化膜4を形成する。次いで、シリコン酸化膜4上に、かつ溝3内に埋め込まれるようにゲート電極となるポリシリコン膜5を形成する。一つの格子が一つのセルを構成する。
次に、図5(c)に示すように、ポリシリコン膜5とシリコン酸化膜4をエッチバックして、或いは、化学機械研磨(CMP)して、エピタキシャル層2表面のポリシリコン膜5とシリコン酸化膜4を除去するとともに、溝3内にポリシリコン膜5とシリコン酸化膜4を残し、ゲート絶縁膜4とゲート電極5を形成する。
次に、図6(a)に示すように、熱酸化によりエピタキシャル層2表面及び溝3内のポリシリコン膜5表面にシリコン酸化膜11を形成する。
次いで、図6(b)に示すように、イオン注入によりシリコン酸化膜11を介してエピタキシャル層2にp型不純物PLを導入し、p型不純物導入層12aを形成する。
次に、図6(c)に示すように、低い閾値電圧のトランジスタを形成するセルをレジスト膜13で覆う。次いで、イオン注入によりシリコン酸化膜11を介して高い閾値電圧のトランジスタを形成するセル領域のエピタキシャル層2にp型不純物PHを導入し、p型不純物PLにp型不純物PHが加わったp型不純物導入層12bを形成する。
次いで、図7(a)に示すように、加熱処理を行って、p型不純物PL、PHを拡散させるとともに活性化して、エピタキシャル層2内にp型不純物濃度の異なるp型不純物拡散領域6a、6bを形成する。このとき、その深さを溝3の深さよりも浅くする。これにより、p型不純物拡散領域6a、6b下に残るエピタキシャル層2と基板1からなるn型のドレイン領域が確定する。
次に、シリコン酸化膜11上に各セルの中心部を覆うようにレジストマスク13を形成する。次いで、7(b)に示すように、レジストマスク13に基づいて、イオン注入によりn型不純物Nをp型の不純物拡散領域6a、6bに導入した後、加熱処理を行い、ソースとなるn+型不純物拡散領域7を形成する。このとき、その深さをp型不純物拡散領域6a、6bの深さよりも浅くする。これにより、格子状のゲート電極3に沿ってゲート絶縁膜4に接するソースが形成されるとともに、ソースとドレインの間の領域であってゲート電極3に隣り合うp型不純物拡散領域6a、6bがチャネルとなる。
この後、シリコン酸化膜11を除去した後、化学気相成長(CVD)法などにより新たなシリコン酸化膜を形成し、続いて、パターニングして、7(c)に示すように、ゲート電極5を覆う格子状の層間絶縁膜8を形成する。この格子状の層間絶縁膜8は、リング状のn+型不純物拡散領域7とリングの穴の部分のp型不純物拡散領域6a、6bとがエピタキシャル層2の表面に露出するように形成される。
次いで、全面にアルミニウム膜を形成し、パターニングしてソース電極9を形成する。ソース電極9は、格子状の層間絶縁膜8を覆い、かつ格子の内側のn+型の不純物拡散領域7及びp型不純物拡散領域6a、6bと接触する。
以上のようにして、スイッチ素子であるメインMOSを有する半導体装置が作成される。
次に、この発明の第2の実施の形態である半導体装置について図面を参照して説明する。
図8(a)は、この発明の第2の実施の形態である半導体装置の回路構成について示す回路構成図である。図9(a)は、その半導体装置のメインMOS(半導体スイッチ)の配置を示す平面図である。
第1の実施の形態の回路構成と異なるところは、メインMOS111が図9(a)に示すように3種類の閾値電圧(L,M,H)を有する2重拡散型電界効果トランジスタを備えたセルで構成され、縦の並び及び横の並びにおいてそれぞれ、低い閾値電圧の電界効果トランジスタ(L)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセル、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセルという順序でマトリクス状に配置されていることである。このように、低い閾値電圧を有する電界効果トランジスタ(L)を備えたセルや、中間の閾値電圧を有する電界効果トランジスタ(M)を備えたセルを分散して配置することにより、過電流保護回路(負荷短絡保護回路)112a、112bが働いて電界効果トランジスタ(L)や(M)がオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ(L)や(M)が熱破壊するのを防止することができる。
さらに、半導体装置の回路構成においては、上記メインMOS111の構成に対応して、過電流保護回路(負荷短絡保護回路)112a、112bにおいては、ダイオード(ゲート電圧制御素子)とMOSトランジスタ(スイッチ素子)と2つの抵抗(ドレイン電圧検出素子)の組が2系統112a、112b形成されている。それらの組112a、112bはそれぞれ、図1(a)と同じような接続方法でメインMOSに接続されている。即ち、それらの組112a、112b同士は相互に並列に接続されることになる。そのうち一組112aは、高いゲート電圧を付与し、他の組112bは低いゲート電圧を付与する。
上記したメインMOS111は、例えば、図10(a)、(b)に示すようにして作成される。図10(a)、(b)では、最終的に、左側から、高い閾値電圧の電界効果トランジスタ(H)を備えたセル、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセル、低い閾値電圧の電界効果トランジスタ(L)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセルという順序で配置されるとする。
その作成方法では、イオン注入により全セルのエピタキシャル層2にP型不純物PLを導入する図6(b)の工程の後、図10(a)に示すように、電界効果トランジスタ(M)を備えたセルとなる領域、及び電界効果トランジスタ(L)を備えたセルとなる領域をレジストマスク14で覆い、イオン注入により全面にP型不純物PMを導入する。電界効果トランジスタ(H)を備えたセルのエピタキシャル層2には合わせてp型不純物PL+PMが導入されたことになる。
次いで、低い閾値電圧の電界効果トランジスタ(L)を備えたセルとなる領域をレジストマスク15で覆い、イオン注入により全面にp型不純物PHを導入する。以上により、電界効果トランジスタ(L)を備えたセルのエピタキシャル層2にはp型不純物PLが導入され、電界効果トランジスタ(M)を備えたセルのエピタキシャル層2には合わせてp型不純物PL+PMが導入され、電界効果トランジスタ(H)を備えたセルのエピタキシャル層2には合わせてp型不純物PL+PM+PHが導入されたp型不純物導入層12a、12d、12eがそれぞれ形成される。
以降、図7(a)乃至(c)と同様な工程を経て、3種類の閾値電圧(L,M,H)を有する2重拡散型電界効果トランジスタを備えたセルで構成されたメインMOS111が作成される。
次に、図9(b)に基づいて、上記した半導体装置を構成するメインMOS111の特性を詳しく説明する。図9(b)は、メインMOS111のゲート電圧−ドレイン電流特性を示すグラフである。図9(b)の縦軸は対数目盛で表したドレイン電流Idを示し、横軸は線形目盛で表したゲート電圧Vgを示す。
その特性は、図9(b)に示すように、ゲート電圧Vgを零から増やしていくと、階段状にドレイン電流が増加するようになっている。これは、閾値電圧の低い電界効果トランジスタ(L)から、順次中間の閾値電圧の電界効果トランジスタ(M)、高い閾値電圧の電界効果トランジスタ(H)がオンしていくため、それにつれて電流の流れるセル数が増加することによる。そして、特定の閾値電圧の電界効果トランジスタがオンして次に高い閾値電圧の電界効果トランジスタがオンするまでに、必ずゲート電圧Vgを増やしてもドレイン電流Idがあまり増加しない領域が生ずるようになっている。図9(b)中、最初に現れるそのような領域のドレイン電流の値Idaは、閾値電圧の低い電界効果トランジスタ(L)のセル数によって決まる。第2段目のドレイン電流の値Idbは、閾値電圧の低い電界効果トランジスタ(L)のセル数と、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル数とによって決まる。第3段目のドレイン電流の値Idcは、閾値電圧の低い電界効果トランジスタ(L)のセル数と、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル数と、高い閾値電圧の電界効果トランジスタ(H)を備えたセル数とによって決まる。
このような特性を有するメインMOS111において、図9(b)に示すドレイン電流がIdaとなるゲート電圧Vgから閾値電圧の電界効果トランジスタ(M)がオンするゲート電圧Vgまでの範囲に過電流保護回路(負荷短絡保護回路)112aのダイオード(ゲート電圧制御素子)のオン電圧の値が入り、かつその範囲がダイオード(ゲート電圧制御素子)のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ(L)の閾値電圧と電界効果トランジスタ(M)の閾値電圧を、それらの製造ばらつきも考慮して設定する。さらに、ドレイン電流がIdbとなるゲート電圧Vgから電界効果トランジスタ(H)がオンするゲート電圧Vgまでの範囲に過電流保護回路(負荷短絡保護回路)112bのダイオード(ゲート電圧制御素子)のオン電圧の値が入り、かつその範囲がダイオード(ゲート電圧制御素子)のオン電圧の製造ばらつきの範囲以上となるように、電界効果トランジスタ(M)の閾値電圧と電界効果トランジスタ(H)の閾値電圧を、それらの製造ばらつきも考慮して設定する。以上2つの範囲の設定に関し、場合により、ダイオード(ゲート電圧制御素子)のオン電圧の値及びその製造ばらつきのほかに、MOSトランジスタ(スイッチ素子)のオン時のソース−ドレイン間電圧の値及びその製造ばらつきを考慮してもよい。
このようにすることで、異常時に、メインMOS111の電界効果トランジスタの閾値電圧のばらつきや、ダイオード(ゲート電圧制御素子)のオン電圧等、過電流保護回路(負荷短絡保護回路)112a、112b内の素子の特性のばらつきの影響を受けずに、確実にメインMOS111のドレイン電流を制限することができる。
さらに、オン抵抗を低くしてId/Vgの傾斜が立ってきても、ゲート電圧Vgの変化に対してドレイン電流Idがほとんど変化しない特性範囲を有するため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインMOS111を備えた、図8(a)に示す過電流保護(負荷短絡保護)機能を有する半導体装置の動作について、図8(b)を参照して説明する。
図8(b)は、図8(a)に示す過電流保護回路(負荷短絡保護回路)を有する半導体装置のId−Vd特性を示すグラフである。図8(b)の縦軸は対数目盛で表したドレイン電流Idを示し、横軸は線形目盛で表したドレイン電圧Vdを示す。
メインMOS101のドレイン(D)に負荷と電源電圧Vddの電源とを接続し、ゲート(G)に電圧(Vg)を印加する。半導体装置の通常動作時において、図8(b)に示すように、負荷抵抗に基づいて、ドレイン電流Idの値がIdoになるように設定されているものとする。
この半導体装置の通常動作中に負荷の短絡が生じた場合、メインMOS111のドレイン(D)に電源電圧Vddがかかる。このとき、図8(b)に示すように、メインMOS111には大電流が流れようとするが、過電流保護回路(負荷短絡保護回路)112a又は112bの抵抗(ドレイン電流又はドレイン電圧検出素子)がいち早くドレイン電流又はドレイン電圧が異常に高くなったことを検出し、ドレイン電流又はドレイン電圧の大きさに対応して過電流保護回路(負荷短絡保護回路)112a又は112bの抵抗(ドレイン電流又はドレイン電圧検出素子)のうち何れか一のMOSトランジスタ(スイッチ素子)をオンさせる。
これにより、ダイオード(ゲート電圧制御素子)がオンして、メインMOS111のゲート(G)の電圧が強制的にダイオード(ゲート電圧制御素子)のオン電圧に固定される。このとき、メインMOS111のゲート(G)の電圧に対応して高い閾値電圧のセルに流れる電流がオフし、より低い閾値電圧のセルのみに電流が流れてドレイン電流が制限される。
このようにして、負荷短絡などによるソース−ドレイン電圧の異常な変動に対して、よりきめ細かく、かつ安定な電流制御を行うことができる。
比較例
なお、上記この発明の実施の形態に対して、特許文献3に記載の半導体装置がある。
この半導体装置では、入力電圧やドレイン電流の広い範囲までgm、ft等が低下しないようにするため、閾値電圧をそれぞれ異にする同導電型の複数のMOS型電界効果トランジスタを並列に接続している。すなわち、通常の動作において、低い閾値電圧の電界効果トランジスタだけに電流が流れたり、低い閾値電圧の電界効果トランジスタと高い閾値電圧の電界効果トランジスタにともに電流が流れたり、これらの状態が後先自在に繰り返されるような構成を必要としている。
これに対して、本願発明では、負荷短絡保護回路を有し、半導体スイッチに大電流が流れた場合、半導体スイッチの駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにしているため、異常があり、一旦、低い閾値電圧のセルのみに電流が流れた場合、この後駆動電圧が高くなっても、高い閾値電圧のセルにはもはや電流が流せなくなる。
このように、本願発明と特許文献3に記載の半導体装置とは構成や機能を異にする。
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があってもこの発明に含まれる。
例えば、上記実施の形態では、3種類までの異なる閾値電圧を有するセルを備えたメインMOS(半導体スイッチ)及び対応する保護回路を用いているが、4種類以上の異なる閾値電圧を有するセルを備えたメインMOS(半導体スイッチ)及び対応する保護回路を用いてもよい。
また、この発明の実施の形態の半導体装置の保護回路として、図12に類似のものを用いているが、図13乃至15に類似のものを用いてもよい。
また、閾値電圧の異なる電界効果トランジスタを作成するため、チャネルの不純物濃度を調整しているが、ゲート絶縁膜の膜厚を調整してもよいし、その他その目的を達成し得るすべての調整方法を含む。
同図(a)は、この発明の第1の実施の形態である、過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。同図(b)は、同じく、図1(a)に示す過電流保護回路(負荷短絡保護回路)を有する半導体装置のId−Vd特性を示すグラフである。 同図(a)は、この発明の第1の実施の形態であるメインMOS(半導体スイッチ)全体を示す平面図であり、同図(b)は、同図(a)のIII-III線に沿う断面図である。 同図は、この発明の第1の実施の形態である、セル間で各絶縁ゲート型電界効果トランジスタ同士が並列に接続されている構成を示すメインMOS(半導体スイッチ)の回路構成図である。 同図(a)は、この発明の第1の実施の形態である、セルを構成する絶縁ゲート型電界効果トランジスタの閾値電圧の違いに基づいて、複数のセルが適切に配置された一例を示す図である。同図(b)は、同じく、同図(a)のようにセルが配置されたメインMOS101の特性を示すグラフである。 同図(a)乃至(c)は、この発明の第1の実施の形態である、メインMOS(半導体スイッチ)を備えた半導体装置の製造方法について説明する断面図(その1)である。 同図(a)乃至(c)は、この発明の第1の実施の形態である、メインMOS(半導体スイッチ)を備えた半導体装置の製造方法について説明する断面図(その2)である。 同図(a)乃至(c)は、この発明の第1の実施の形態である、メインMOS(半導体スイッチ)を備えた半導体装置の製造方法について説明する断面図(その3)である。 同図(a)は、この発明の第2の実施の形態である半導体装置の回路構成について示す回路構成図である。同図(b)は、同じく、同図(a)に示す過電流保護回路(負荷短絡保護回路)を有する半導体装置のId−Vd特性を示すグラフである。 同図(a)は、この発明の第2の実施の形態である半導体装置のメインMOS(半導体スイッチ)の配置を示す平面図である。同図(b)は、同じく、メインMOSのゲート電圧−ドレイン電流特性を示すグラフである。 同図(a)乃至(c)は、この発明の第2の実施の形態である、メインMOSを備えた半導体装置の製造方法について説明する断面図である。 従来例である、第1の過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第2の過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第3の過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第4の過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。 従来例である、第5の過電流保護(負荷短絡保護)機能を有する半導体装置の構成を示す回路構成図である。 同図(a)は、従来例であるメインMOS(半導体スイッチ)全体を示す平面図であり、同図(b)は、同じく、同図(a)のI-I線に沿う断面図である。 同図(a)は、従来例であるメインMOS(半導体スイッチ)全体を示す平面図であり、同図(b)は、同じく、同図(a)のII-II線に沿う断面図である。 同図は、低オン抵抗化したメインMOS(半導体スイッチ)の、ゲート電圧に対するドレイン電流の特性を示すグラフである。
符号の説明
1 基板
2 エピタキシャル層
3 溝
4 ゲート絶縁膜
5 ゲート電極
6a、6b p型不純物拡散領域
7 n+型不純物拡散領域
8 層間絶縁膜
9 ソース電極
12a乃至12e p型不純物導入層
101、111 メインMOS(半導体スイッチ)
102、112a、112b 過電流保護回路(負荷短絡保護回路)
103 セル

Claims (7)

  1. 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチを有する半導体装置であって、
    前記半導体スイッチは2以上の異なる閾値電圧を有する複数のセルで構成され、前記半導体スイッチに大電流が流れた場合、前記半導体スイッチの駆動電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。
  2. 前記2つ以上の異なる閾値電圧を有するセルにおいて、低い閾値電圧のセル数が全体のセル数の5%以上20%以下であることを特徴とする請求項1記載の半導体装置。
  3. 前記低い閾値電圧のセルが分散して配置されていることを特徴とする請求項1又は2の何れか一に記載の半導体装置。
  4. 電界効果トランジスタを備えたセルを単位とする、2以上の異なる閾値電圧を有する複数のセルが並列に接続して構成された半導体スイッチと、
    前記半導体スイッチのドレイン−ソース間に接続されたドレイン電流又はドレイン電圧の検出回路、及び前記半導体スイッチのゲートに接続された、前記検出回路で検出されたドレイン電流又はドレイン電圧に基づき、前記ゲートに付与する電圧を発生するゲート電圧制御回路を備えた保護回路とを有し、
    前記半導体スイッチに異常な大電流が流れた場合、前記半導体スイッチのゲート電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。
  5. 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記低い閾値電圧のセルの閾値電圧よりも高い範囲に設定されていることを特徴とする請求項4記載の半導体装置。
  6. 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定されていることを特徴とする請求項4記載の半導体装置。
  7. 前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲は、前記ゲートに付与する電圧のばらつきの範囲以上となっていることを特徴とする請求項6記載の半導体装置。
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