JP2005217332A - 半導体装置 - Google Patents
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Abstract
【課題】 単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護(負荷短絡保護)機能を有する半導体装置を提供する。
【解決手段】 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチ101を有する半導体装置において、半導体スイッチ101は2つ以上の異なる閾値電圧を有するセルで構成され、半導体スイッチ101に大電流が流れた場合、半導体スイッチ101の駆動電圧を下げて高い閾値電圧のセルに流れる電流をオフさせ、低い閾値電圧のセルに電流を流すようにした。
【選択図】 図1
Description
従来、過電流を抑える一般的な方法として、次に示す4つの方法がある。
(i)第1に、図11に示すように、常に、メインMOSに印加するゲート電圧を低い値に固定する方法。
(ii)第2に、図12に示すように、メインMOSのドレイン電圧がある値以上になったとき、メインMOSに印加するゲート電圧をある値に下げる方法。
(iii)第3に、図13に示すように、メインMOSのドレイン電流がある値以上になったとき、メインMOSに印加するゲート電圧をある値に下げる方法。この方法は、例えば、特許文献1の図3などに記載されている。
(iv)第4に、図14、図15に示すように、メインMOSのドレイン電流を検出しながら、メインMOSに印加するゲート電圧を制御し、メインMOSのドレイン電流をある値にする方法。この方法は、例えば、特許文献2の図1、図2などに記載されている。
このような2重拡散型電界効果トランジスタを用いると、オン抵抗を小さくしつつ、メインMOSのサイズを小さくすることができる。
第1の問題点は、単位面積当たりの電流駆動能力が向上するため、異常時に大きい電流が流れて発熱量が増大し、このため、制限する電流値をより厳しくコントロールする必要があるのに、電流値のばらつきが大きくなって、コントロールが難しくなる。これは、図18に示すように、低オン抵抗化により、ゲート電圧に対するドレイン電流の変化が大きくなることに起因している。図17に示すゲート電極を埋め込んだような構造では、寄生ジャンクションFET成分の抵抗(PN接合の空乏化により、ドレイン電流の流れる経路が狭まり、抵抗値は増大する。)がなくなり、高電流領域まで傾きが一層大きくなってしまう。
この発明は、上述の事情に鑑みてなされたもので、単位面積あたりのオン抵抗を低くしつつ、安定した電流制限を行なうことができる過電流保護(負荷短絡保護)機能を有する半導体装置を提供することを目的としている。
さらに、半導体スイッチのオン抵抗を低くしてゲート電圧に対するドレイン電流の変化が大きくなってきても、駆動電圧(ゲートに付与する電圧)を、高い閾値電圧のセルの閾値電圧よりも低く、かつ低い閾値電圧のセルの閾値電圧よりも高い範囲に設定することにより、さらに好ましくは、高い閾値電圧のセルの閾値電圧よりも低く、かつ電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定することにより、安定な電流制御を行うことができる。
この半導体装置は、図1(a)に示すように、メインMOS(半導体スイッチ)101と過電流保護回路(負荷短絡保護回路)102から構成される。過電流保護(負荷短絡保護)回路102では、メインMOS101のゲート−ソース間にダイオード(ゲート電圧制御素子)とMOSトランジスタ(スイッチ素子)が直列に接続されている。即ち、ダイオードのアノードがメインMOS101のゲートに、ダイオードのカソードがMOSトランジスタ(スイッチ素子)のドレイン(D)に接続され、MOSトランジスタ(スイッチ素子)のソースがメインMOS101のソース(S)に接続されている。さらに、メインMOS101のソース−ドレイン間に2つの抵抗(ドレイン電流又はドレイン電圧検出素子)が直列に接続されている。メインMOS101のソース−ドレイン間の電圧を2つの抵抗で分割し、一の分割抵抗の電圧をMOSトランジスタのゲートに印加するようになっている。
なお、メインMOS101と過電流保護回路(負荷短絡保護回路)102とは同一の半導体基板に形成してもよいし、それぞれ別々に作成してチップ化し、配線接続により回路構成して一つの半導体装置としてもよい。
図2(a)は、メインMOS101全体を示す平面図であり、同図(b)は、同図(a)のIII-III線に沿う断面図である。
このメインMOS101は、図2(a)に示すように、2重拡散型電界効果トランジスタを含むセル103を単位とする複数のセルを縦横に規則正しく配置して構成される。このメインMOS101では、特定のセル103でp型の不純物拡散領域6aの不純物濃度を他のセル103のp型の不純物拡散領域6bの不純物濃度よりも低くし、このメインMOS101が2つの閾値電圧を有する複数のセルで構成されるようにしている。
その2重拡散型電界効果トランジスタにおいては、エピタキシャル層2に格子状に溝3が形成され、その溝3にゲート絶縁膜4を介してゲート電極5が埋め込まれている。ゲート絶縁膜4は、例えばシリコン酸化膜からなり、ゲート電極5は、例えば多結晶シリコンからなる。このようなゲート電極5の構成により、セル103間で各電界効果トランジスタのゲート同士が並列に接続される。
また、エピタキシャル層2の表面に格子状のゲート電極5を被覆するように格子状の層間絶縁膜8が形成されている。その格子状の層間絶縁膜8の内側のエピタキシャル層2の表面に格子状の層間絶縁膜8に沿ってn+型の不純物拡散領域7が露出し、その中央部にp型の不純物拡散領域6a、6bが露出している。さらに、その上全面にアルミニウムからなるソース電極9が形成されている。ソース電極9は格子状の層間絶縁膜8を覆い、かつ格子の内側のn+型の不純物拡散領域7及びp型の不純物拡散領域6a、6bと接触している。なお、図2(a)では、ソース電極9を省略している。このソース電極9により、セル103間で各電界効果トランジスタのソース同士が並列に接続される。
上記の構成によれば、n+型の不純物拡散領域7とn-型のエピタキシャル層2との間のp型の不純物拡散領域6a、6bであって、溝3の側壁にあたるゲート電極5に隣接する領域がチャネル領域となる。ドレイン電流はそのチャネル領域を通って電界効果トランジスタのドレインからソースに縦方向に流れる。
このように、閾値電圧の低い電界効果トランジスタ(L)を備えたセルを分散して配置することにより、過電流保護(負荷短絡保護)回路102が働いて閾値電圧の低い電界効果トランジスタ(L)だけがオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ(L)が熱破壊するのを防止することができる。
図4(b)は、上記した半導体装置のメインMOS101の特性を示すグラフである。図4(b)の縦軸は対数目盛で表したドレイン電流Idを示し、横軸は線形目盛で表したゲート電圧Vgを示す。
その特性は、図4(b)に示すように、ゲート電圧Vgを零から増やしていくと、最初に閾値電圧の低い電界効果トランジスタ(L)がオンし、ゲート電圧Vgを増すにつれてドレイン電流Idが急激に増加していく。さらにゲート電圧Vgを増やしていくと、やがて、ゲート電圧Vgを増やしてもドレイン電流Idがあまり増加しない領域が現れる。そのドレイン電流の値Id2は閾値電圧の低い電界効果トランジスタ(L)の数によって決まる。
さらに、オン抵抗を低くしてId/Vgの傾斜が立ってきても、ゲート電圧Vgの変化に対してドレイン電流Idがほとんど変化しない特性範囲を電流の制御に利用しているため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインMOS101を備えた、図1(a)に示す過電流保護(負荷短絡保護)機能を有する半導体装置の動作について、図1(b)を参照して説明する。
メインMOS101のドレイン(D)に負荷と電源電圧Vddの電源とを接続し、ゲート(G)に駆動電圧(Vg)を印加する。半導体装置の通常動作時において、図1(b)に示すように、負荷抵抗に基づいて、ドレイン電流Idの値がIdoになるように設定されているものとする。
この通常動作中に負荷の短絡が生じた場合、メインMOS101のドレイン(D)に電源電圧Vddがかかる。このとき、図1(a)に示すように、メインMOS101には大電流が流れようとするが、過電流保護回路(負荷短絡保護回路)102の抵抗(ドレイン電流又はドレイン電圧検出素子)がいち早くドレイン電流又はドレイン電圧が異常に高くなったことを検出してMOSトランジスタ(スイッチ素子)をオンさせる。これにより、ダイオード(ゲート電圧制御素子)がオンして、メインMOS101のゲート(G)の電圧が強制的にダイオード(ゲート電圧制御素子)のオン電圧に固定される。このとき、メインMOS101のゲート(G)の電圧がこのオン電圧に制限され、このゲート(G)の電圧に対応して高い閾値電圧のセルに流れる電流がオフし、より低い閾値電圧のセルのみに電流が流れてメインMOS101のドレイン電流が制限される。
次に、図5乃至図7を参照して上記のメインMOS101を備えた半導体装置の製造方法について説明する。
図5乃至図7は断面図である。
半導体装置の製造方法においては、まず、図5(a)に示すように、n+型のシリコンからなる基板1上にn-型のシリコンからなるエピタキシャル層2を成長させて形成された半導体基板を準備する。
次に、図6(a)に示すように、熱酸化によりエピタキシャル層2表面及び溝3内のポリシリコン膜5表面にシリコン酸化膜11を形成する。
次いで、図6(b)に示すように、イオン注入によりシリコン酸化膜11を介してエピタキシャル層2にp型不純物PLを導入し、p型不純物導入層12aを形成する。
次に、図6(c)に示すように、低い閾値電圧のトランジスタを形成するセルをレジスト膜13で覆う。次いで、イオン注入によりシリコン酸化膜11を介して高い閾値電圧のトランジスタを形成するセル領域のエピタキシャル層2にp型不純物PHを導入し、p型不純物PLにp型不純物PHが加わったp型不純物導入層12bを形成する。
次に、シリコン酸化膜11上に各セルの中心部を覆うようにレジストマスク13を形成する。次いで、7(b)に示すように、レジストマスク13に基づいて、イオン注入によりn型不純物Nをp型の不純物拡散領域6a、6bに導入した後、加熱処理を行い、ソースとなるn+型不純物拡散領域7を形成する。このとき、その深さをp型不純物拡散領域6a、6bの深さよりも浅くする。これにより、格子状のゲート電極3に沿ってゲート絶縁膜4に接するソースが形成されるとともに、ソースとドレインの間の領域であってゲート電極3に隣り合うp型不純物拡散領域6a、6bがチャネルとなる。
次いで、全面にアルミニウム膜を形成し、パターニングしてソース電極9を形成する。ソース電極9は、格子状の層間絶縁膜8を覆い、かつ格子の内側のn+型の不純物拡散領域7及びp型不純物拡散領域6a、6bと接触する。
以上のようにして、スイッチ素子であるメインMOSを有する半導体装置が作成される。
図8(a)は、この発明の第2の実施の形態である半導体装置の回路構成について示す回路構成図である。図9(a)は、その半導体装置のメインMOS(半導体スイッチ)の配置を示す平面図である。
第1の実施の形態の回路構成と異なるところは、メインMOS111が図9(a)に示すように3種類の閾値電圧(L,M,H)を有する2重拡散型電界効果トランジスタを備えたセルで構成され、縦の並び及び横の並びにおいてそれぞれ、低い閾値電圧の電界効果トランジスタ(L)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセル、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル、高い閾値電圧の電界効果トランジスタ(H)を備えたセルという順序でマトリクス状に配置されていることである。このように、低い閾値電圧を有する電界効果トランジスタ(L)を備えたセルや、中間の閾値電圧を有する電界効果トランジスタ(M)を備えたセルを分散して配置することにより、過電流保護回路(負荷短絡保護回路)112a、112bが働いて電界効果トランジスタ(L)や(M)がオンした場合に単位面積あたりの消費電力が上がらないようにすることができ、これにより電界効果トランジスタ(L)や(M)が熱破壊するのを防止することができる。
その作成方法では、イオン注入により全セルのエピタキシャル層2にP型不純物PLを導入する図6(b)の工程の後、図10(a)に示すように、電界効果トランジスタ(M)を備えたセルとなる領域、及び電界効果トランジスタ(L)を備えたセルとなる領域をレジストマスク14で覆い、イオン注入により全面にP型不純物PMを導入する。電界効果トランジスタ(H)を備えたセルのエピタキシャル層2には合わせてp型不純物PL+PMが導入されたことになる。
以降、図7(a)乃至(c)と同様な工程を経て、3種類の閾値電圧(L,M,H)を有する2重拡散型電界効果トランジスタを備えたセルで構成されたメインMOS111が作成される。
その特性は、図9(b)に示すように、ゲート電圧Vgを零から増やしていくと、階段状にドレイン電流が増加するようになっている。これは、閾値電圧の低い電界効果トランジスタ(L)から、順次中間の閾値電圧の電界効果トランジスタ(M)、高い閾値電圧の電界効果トランジスタ(H)がオンしていくため、それにつれて電流の流れるセル数が増加することによる。そして、特定の閾値電圧の電界効果トランジスタがオンして次に高い閾値電圧の電界効果トランジスタがオンするまでに、必ずゲート電圧Vgを増やしてもドレイン電流Idがあまり増加しない領域が生ずるようになっている。図9(b)中、最初に現れるそのような領域のドレイン電流の値Idaは、閾値電圧の低い電界効果トランジスタ(L)のセル数によって決まる。第2段目のドレイン電流の値Idbは、閾値電圧の低い電界効果トランジスタ(L)のセル数と、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル数とによって決まる。第3段目のドレイン電流の値Idcは、閾値電圧の低い電界効果トランジスタ(L)のセル数と、中間の閾値電圧の電界効果トランジスタ(M)を備えたセル数と、高い閾値電圧の電界効果トランジスタ(H)を備えたセル数とによって決まる。
さらに、オン抵抗を低くしてId/Vgの傾斜が立ってきても、ゲート電圧Vgの変化に対してドレイン電流Idがほとんど変化しない特性範囲を有するため、異常時に、安定な電流制御を行うことができる。
次に、上記のメインMOS111を備えた、図8(a)に示す過電流保護(負荷短絡保護)機能を有する半導体装置の動作について、図8(b)を参照して説明する。
メインMOS101のドレイン(D)に負荷と電源電圧Vddの電源とを接続し、ゲート(G)に電圧(Vg)を印加する。半導体装置の通常動作時において、図8(b)に示すように、負荷抵抗に基づいて、ドレイン電流Idの値がIdoになるように設定されているものとする。
このようにして、負荷短絡などによるソース−ドレイン電圧の異常な変動に対して、よりきめ細かく、かつ安定な電流制御を行うことができる。
この半導体装置では、入力電圧やドレイン電流の広い範囲までgm、ft等が低下しないようにするため、閾値電圧をそれぞれ異にする同導電型の複数のMOS型電界効果トランジスタを並列に接続している。すなわち、通常の動作において、低い閾値電圧の電界効果トランジスタだけに電流が流れたり、低い閾値電圧の電界効果トランジスタと高い閾値電圧の電界効果トランジスタにともに電流が流れたり、これらの状態が後先自在に繰り返されるような構成を必要としている。
このように、本願発明と特許文献3に記載の半導体装置とは構成や機能を異にする。
例えば、上記実施の形態では、3種類までの異なる閾値電圧を有するセルを備えたメインMOS(半導体スイッチ)及び対応する保護回路を用いているが、4種類以上の異なる閾値電圧を有するセルを備えたメインMOS(半導体スイッチ)及び対応する保護回路を用いてもよい。
また、閾値電圧の異なる電界効果トランジスタを作成するため、チャネルの不純物濃度を調整しているが、ゲート絶縁膜の膜厚を調整してもよいし、その他その目的を達成し得るすべての調整方法を含む。
2 エピタキシャル層
3 溝
4 ゲート絶縁膜
5 ゲート電極
6a、6b p型不純物拡散領域
7 n+型不純物拡散領域
8 層間絶縁膜
9 ソース電極
12a乃至12e p型不純物導入層
101、111 メインMOS(半導体スイッチ)
102、112a、112b 過電流保護回路(負荷短絡保護回路)
103 セル
Claims (7)
- 複数のセルが並列に接続されて構成される負荷制御用の半導体スイッチを有する半導体装置であって、
前記半導体スイッチは2以上の異なる閾値電圧を有する複数のセルで構成され、前記半導体スイッチに大電流が流れた場合、前記半導体スイッチの駆動電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。 - 前記2つ以上の異なる閾値電圧を有するセルにおいて、低い閾値電圧のセル数が全体のセル数の5%以上20%以下であることを特徴とする請求項1記載の半導体装置。
- 前記低い閾値電圧のセルが分散して配置されていることを特徴とする請求項1又は2の何れか一に記載の半導体装置。
- 電界効果トランジスタを備えたセルを単位とする、2以上の異なる閾値電圧を有する複数のセルが並列に接続して構成された半導体スイッチと、
前記半導体スイッチのドレイン−ソース間に接続されたドレイン電流又はドレイン電圧の検出回路、及び前記半導体スイッチのゲートに接続された、前記検出回路で検出されたドレイン電流又はドレイン電圧に基づき、前記ゲートに付与する電圧を発生するゲート電圧制御回路を備えた保護回路とを有し、
前記半導体スイッチに異常な大電流が流れた場合、前記半導体スイッチのゲート電圧を下げて高い閾値電圧の前記セルに流れる電流をオフさせ、低い閾値電圧の前記セルに電流を流すようにしたことを特徴とする半導体装置。 - 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記低い閾値電圧のセルの閾値電圧よりも高い範囲に設定されていることを特徴とする請求項4記載の半導体装置。
- 前記ゲートに付与する電圧は、前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲に設定されていることを特徴とする請求項4記載の半導体装置。
- 前記高い閾値電圧のセルの閾値電圧よりも低く、かつ前記電流を流す低い閾値電圧のセルにおいてゲート電圧に対するドレイン電流の変化が小さくなる範囲は、前記ゲートに付与する電圧のばらつきの範囲以上となっていることを特徴とする請求項6記載の半導体装置。
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