JP2008016518A - 半導体装置および製造方法 - Google Patents

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Abstract

【課題】スーパージャンクション効果による低オン抵抗を維持しつつ、素子形成領域よりも外周領域の耐圧を高く保ち、全体としての素子耐圧を高める。
【解決手段】ｎ型ドリフト領域１０４とｐ型コラム領域１０６とが交互に配置された並列ｐｎ層を含む半導体装置２００において、素子形成領域の外周に形成された外周領域ではトレンチゲート（ゲート電極１０９および接続電極１０９ａ）下部にガード領域１３０が設けられるが、素子形成領域ではトレンチゲート（ゲート電極１０８）下部にガード領域が形成されない。また、トレンチゲートと接続されるフィールド電極１２０が外周領域に形成されたコラム領域（１０６ａ〜１０６ｄ）直上には形成されない。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、とくにスーパージャンクション（ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を有する半導体装置およびその製造方法に関する。
高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として、縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴでは、重要な特性として、オン抵抗とブレークダウン耐圧がある。オン抵抗とブレークダウン耐圧は、電界緩和層の抵抗率に依存し、電界緩和層中の不純物濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧も低下するといったトレードオフの関係にある。
近年、高耐圧ＭＯＳＦＥＴにおけるブレークダウン耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション構造が提案されている。
図１１は、このようなスーパージャンクション構造を有する従来の半導体装置について、セル領域の単位構造の構成を示す断面図である。
半導体装置１は、半導体基板２と、半導体基板２上に形成され、電界緩和層として機能するｎ型ドリフト領域３と、ｎ型ドリフト領域３上に形成されたベース領域４と、ベース領域４に形成されたソース領域５と、ゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁膜８と、絶縁膜８上に形成されるとともに、ソース領域５と接続して形成されたソース電極９と、ｎ型ドリフト領域３において隣接する二つのゲート電極７間に形成されたｐ型コラム領域１０と、半導体基板２の裏面に形成されたドレイン電極１１を含む。実際の半導体装置では、この単位構造が図中横方向に周期的に形成されることとなる。
ここで、半導体基板２、ｎ型ドリフト領域３、およびソース領域５は、同導電型（ここではｎ型）とされる。また、ベース領域４およびｐ型コラム領域１０は、ｎ型ドリフト領域３とは逆の導電型（ここではｐ型）とされる。さらに、ｎ型ドリフト領域３とｐ型コラム領域１０とでは、各々の不純物ドーズ量は、ほぼ等しく設定される。
次に、以上のような構成を有する半導体装置の動作を説明する。ゲート−ソース間にバイアス電圧が印加されていない場合（ＭＯＳＦＥＴはオフ）にドレイン−ソース間に逆バイアス電圧を印加すると、ベース領域４とｎ型ドリフト領域３、およびｐ型コラム領域１０とｎ型ドリフト領域３の二つのｐｎ接合から空乏層が広がり、ドレイン−ソース間の漏れ電流は抑制される。すなわち、ｐ型コラム領域１０とｎ型ドリフト領域３との界面がドレイン−ソース間の縦方向に延在しているため、空乏層は同界面から横方向に広がることとなる。図１１中に示す距離ｄの領域が空乏化されると、ｐ型コラム領域１０とｎ型ドリフト領域３の全体が空乏化されることになる。
従って、距離ｄが充分小さくなるようにｐ型コラム領域１０およびｎ型ドリフト領域３を規定すると、半導体装置１のブレークダウン耐圧は、電界緩和層として機能するｎ型ドリフト領域３の不純物濃度に依存しなくなる。このため、上記のようなスーパージャンクション構造を採用することにより、ｎ型ドリフト領域３の不純物濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することが可能となる。
横型ＭＯＳＦＥＴの例ではあるが、特許文献１には、前記スーパージャンクション構造を有する超接合半導体素子が開示されている。
スーパージャンクション構造を有する半導体素子では、上記のようにセル領域部が高耐圧化されるため、従来素子よりも外周の接合終端部での耐圧確保が重要となる。接合終端部の高耐圧化の技術としては、特許文献２に、スーパージャンクション構造を有する横型ＭＯＳＦＥＴにおいて、ｎ型ドリフト領域とｐ型ドリフト領域とがセル領域部だけでなく、接合終端領域部の円周近傍に至るまで形成された半導体素子の構成が開示されている。接合終端領域部のうちセル領域部との境界近傍のｐ型ドリフト領域上には、ｐ型ベース層が形成されている。接合終端領域部の表面には、このｐ型ベース層上の一部を除いて絶縁膜が形成され、その絶縁膜上にフィールド電極がセル領域部を囲むように形成され、ｐ型ベース層の表面にコンタクトするとともに、ソース電極と電気的に接続されている。このような構造にすることで、接合終端領域部で等電位面の急激な変化を抑制している。なお、この構造では、結果として、接合終端領域部のうちセル領域部との境界近傍のｐ型ドリフト領域上にフィールド電極が形成されることになる。
また、非特許文献１および特許文献３には、セル領域に形成された縦型ＭＯＳＦＥＴのトレンチ型ゲート電極下に、厚い酸化膜とｎ型ドリフト領域と逆導電型（ｐ型）領域とを設けた半導体装置が記載されている。この構成により、高耐圧化が可能となりオン抵抗特性が良好になるとされている。また、このような厚い酸化膜や逆導電型領域は、セル領域だけでなくｐｎ接合終端部に形成されたゲート電極下に設けてもよいことが記載されている。これにより、工程の増加を抑えることができるとされている。
特開２００１−１３５８１９号公報 特開２００３−２７３３５５号公報（図１、図２） 特開２００６−３２４２０号公報 Takaya et. al., "Floating island and Thick Bottom Oxide Trench Gate MOSFET (FITMOS), Proceedings of the 17th International Symposium on Power Semiconductor Devices & ICS, May 23-26, 2005, P.43-46.
また、前述のとおり、ｐ型コラム領域１０とｎ型ドリフト領域３の全体が空乏化されるようにコラム領域間のピッチを狭く設定することによって、ブレークダウン耐圧のｎ型ドリフト領域３の不純物濃度依存性が抑制され、スーパージャンクション効果を高めることが可能となる。特に、ドレイン−ソース間の耐圧が低い（たとえば１００Ｖ以下程度）デバイスにおいては、微細なスーパージャンクション構造を形成することが望ましい。しかしながら、ｐ型コラム領域１０間のピッチを狭く形成した場合でも、その後高温にさらされる工程を経ると、ｐ型コラム領域１０中の不純物がｎ型ドリフト領域３中に拡散してｐ型コラム領域１０が横方向に広がり、狭ピッチ化が困難となる。そのため、微細なスーパージャンクション構造を有する半導体装置においては、ｐ型コラム領域１０形成後に半導体装置へ熱履歴がかからないような製造工程の検討が必要である。
特許文献２に開示されているような、接合終端領域部にもｎ型ドリフト領域（ｎ型ドリフト領域）とｐ型ドリフト領域（ｐ型コラム領域）とを形成し、その上にフィールド電極が形成された半導体素子の製造手順としては、以下のような構成が挙げられる。
（１）イオン注入によりｐ型コラム領域を形成した後、当該コラム領域上にフィールド電極を形成する。
（２）フィールド電極を形成した後、当該電極上からイオン注入を行い、ｐ型コラム領域を形成する。
上述の通り、微細なスーパージャンクション構造を有する半導体装置においては、ｐ型コラム領域を形成した後には、半導体装置へ熱履歴がかからないようにすることが望ましい。前記半導体素子のフィールド電極は、ＣＶＤ法によりポリシリコン層を成長することにより形成されるが、形成時に半導体装置への熱履歴が加わる。このため、前記（１）の手順では、フィールド電極形成時にｐ型コラム領域中の不純物がｎ型ドリフト領域中に拡散してしまい、微細なスーパージャンクション構造を実現するのが困難となる。
一方、前記（２）の手順では、フィールド電極形成後にｐ型コラム領域を形成するため、熱履歴を軽減することが可能となる。図１２は、前記（２）の手順に従い、フィールド電極形成後に当該電極上からイオン注入を実施し、ｐ型コラム領域を形成した従来の半導体装置の構成を示す断面図である。
半導体装置１２は、半導体基板１３と、当該基板１３上に形成されて電界緩和層として機能するｎ型ドリフト領域１４と、当該ｎ型ドリフト領域１４上に形成されたベース領域１５と、当該ベース領域１５に形成されたソース領域１６と、ゲート絶縁膜（不図示）と、当該ゲート絶縁膜上に形成されたゲート電極１７（およびゲート電極１７と接続された接続電極１７ａ）と、ゲート電極１７上に形成された絶縁膜１８と、当該絶縁膜１８上に形成されるとともに、ソース領域１６と接続して形成されたソース電極１９と、ｎ型ドリフト領域１４において隣接する二つのゲート電極１７間に形成されたｐ型コラム領域２０（および２０ａ）と、半導体基板１３の裏面に形成されたドレイン電極２１と、素子分離領域２２とを含む。また、半導体装置１２は、ゲート電極１７が形成された素子形成領域とその外周に形成された外周領域とを有する。前記半導体装置１２は、外周領域において、半導体基板１３上に形成されたフィールド電極２３をさらに含む。当該フィールド電極２３は、外周領域に形成された接続電極１７ａを介してゲート電極１７と電気的に接続される。ここで、フィールド電極２３は、接続電極１７ａとの接点をとるために、外周領域のほぼ全面に形成されている。
ｐ型コラム領域２０は、半導体基板１３上に所定パターンの開口を有するマスクを用いて、ｐ型不純物をイオン注入することにより形成される。本構成では、前記（２）の手順を用いているため、外周領域においては、すでに形成されているフィールド電極２３を介してイオン注入を実施することになる。このため、外周領域に位置するｐ型コラム領域２０ａの深さが素子形成領域のｐ型コラム領域２０と比べて浅くなってしまう。前述のスーパージャンクション効果は、ｐ型コラム領域の深さに依存し、深いほど大きくなることから、外周領域のｐ型コラム領域が浅い位置に形成された場合には、外周領域の耐圧が素子形成領域の耐圧よりも低くなってしまう。これにより、半導体装置１２全体の耐圧が外周領域の耐圧で決定されてしまう。すなわち、高耐圧化を図るために種々の条件を制御して、素子形成領域の素子を製造しても、半導体装置１２としての耐圧を向上させることが困難となる。このような観点から、外周領域においては、素子形成領域以上の耐圧が保てるように半導体装置を製造することが必要である。
また、スーパージャンクション構造を有する縦型ＭＯＳＦＥＴ素子では、基板の素子形成領域に形成されたトレンチ型ゲート電極を、素子形成領域の外周領域に形成されたフィールド電極と接続することにより、フィールド電極を介してゲート電位の制御を行うことができるようになる。このため、ｐｎ接合終端部より外周領域側に少なくとも１箇所以上、トレンチゲート電極との接続点を設ける必要がある。このような要請から外周領域には、セル動作に関係しないゲート電極が形成されることになる。当該ゲート電極下には電界が集中しやすくなり、外周領域の耐圧劣化の原因となる。
また、本発明者は、非特許文献１および特許文献３に開示された、トレンチ型ゲート電極下に厚い酸化膜とｎ型ドリフト領域と逆導電型（ｐ型）領域とを設けた構成では、ゲート電極下への電界集中を緩和できる一方で、セル領域での抵抗増加、ゲート容量増加が引き起こされるという問題があることを見出した。
本発明によれば、
素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第１導電型の基板と、
前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面側に形成された複数の第２導電型のコラム領域を含み、前記基板により構成された前記第１導電型のドリフト領域と前記コラム領域とが交互に配置された並列ｐｎ層と、
前記素子形成領域および前記外周領域の一部において前記基板の主面に形成され、少なくとも前記素子形成領域において、平面視において各前記コラム領域の周囲をそれぞれ囲むように形成されたトレンチゲートと、
前記素子形成領域において前記基板の主面に形成され、平面視において前記トレンチゲートの周囲に形成された第１導電型のソース領域と、
前記外周領域上に形成されたフィールド電極と、
前記第２導電型の材料により構成され、前記トレンチゲート下部において当該トレンチゲートと前記基板との間に形成されたガード領域と、
を含み、
前記フィールド電極が、前記トレンチゲートと接続されるとともに、前記外周領域において少なくとも前記素子形成領域に最も近い位置に配置された前記コラム領域直上には形成されず、
前記ガード領域が、前記外周領域において少なくとも前記素子形成領域に最も近い位置に配置された前記トレンチゲート下部に形成されるとともに、前記素子形成領域に形成された前記トレンチゲート下部には形成されない半導体装置が提供される。
ここで、ソース領域は、外周領域には形成されない。すなわち、外周領域に形成されたトレンチゲートは、ＭＯＳＦＥＴ等の電極としては機能しない。また、素子形成領域において、トレンチゲートは、平面視において必ずしもすべてのコラム領域の周囲を取り囲んでいなくてもよい。また、素子形成領域において、コラム領域は、深さＤに略等しく形成された構成とすることができる。
このように、外周領域のトレンチゲート下部にのみ、ドリフト領域とは異なる第２導電型の材料または絶縁材料により構成されたガード領域を設けることにより、素子形成領域の抵抗増加などの特性劣化を抑制しつつ、外周領域におけるトレンチゲート下への電界集中を緩和することが可能となる。これにより、外周領域における耐圧の劣化を回避できる。
また、フィールド電極が、外周領域において少なくとも素子形成領域に最も近い位置に配置されたコラム領域直上には形成されないので、フィールド電極を形成した後にコラム領域を形成する場合でも、この外周領域のコラム領域の深さを素子形成領域に形成されるコラム領域と同等深さ、あるいは同等深さ以上に形成することが可能となる。これにより、外周領域における耐圧の劣化を回避できる。そのため、フィールド電極を形成した後にコラム領域を形成することができ、コラム領域形成後に半導体装置へ加わる熱履歴を軽減することが可能となる。これにより、微細なピッチを有するスーパージャンクション構造を実現できる。
以上の特徴を組み合わせることにより、スーパージャンクション効果による低オン抵抗を維持しつつ、素子形成領域よりも外周領域の耐圧を高く保ち、全体としての素子耐圧を高めることができる。
なお、本発明の半導体装置において、前記ガード領域が、前記外周領域に形成された前記トレンチゲート下部全体に形成された構成とすることができる。外周領域において少なくとも素子形成領域に最も近い位置に配置されたトレンチゲート下部に電界が集中すると、外周領域の耐圧劣化に大きな影響を与える。そのため、本発明において、少なくともこの位置に配置されたトレンチゲート下部にガード領域が設けられる。しかし、外周領域に形成されたトレンチゲート下部全体にガード領域を設けることにより、外周領域の耐圧劣化をさらに効果的に回避することができる。
本発明によれば、
素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第１導電型の基板の前記素子形成領域全面を覆うとともに、前記外周領域において少なくとも前記素子形成領域に最も近い位置の第１のトレンチ形成部が開口された第１のマスクを用いて、前記基板表面に第１のトレンチを形成する工程と、
前記第１のトレンチ底部に、第２導電型の不純物をイオン注入する工程と、
前記第１のトレンチを覆うとともに、少なくとも前記素子形成領域の第２のトレンチ形成部が開口された第２のマスクを用いて、前記基板表面に第２のトレンチを形成する工程と、
前記第１および第２のトレンチが露出した状態でゲート絶縁膜を形成する工程と、
前記第１および第２のトレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
前記外周領域に、前記トレンチゲートの一部と接続されるフィールド電極を形成する工程と、
前記素子形成領域および前記外周領域の所定の領域に、前記基板の主面から第２導電型の不純物をイオン注入することにより、第１導電型のドリフト領域および第２導電型のコラム領域が交互に配置された並列ｐｎ層を形成する工程と、
を含む半導体装置の製造方法が提供される。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、スーパージャンクション効果による低オン抵抗を維持しつつ、素子形成領域よりも外周領域の耐圧を高く保ち、全体としての素子耐圧を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。なお、以下の実施の形態において、第１導電型がｎ型、第２導電型がｐ型の場合を例として説明する。
（第１の実施の形態）
図１および図２は、本実施の形態における半導体装置２００の構成を示す図である。
図２は、本実施の形態における半導体装置２００の構成を示す上面図である。図１は、図２のＡ−Ａ’断面図である。
本実施の形態において、半導体装置２００は、トレンチ型ゲート電極（以下、トレンチゲートという。）を有する縦型パワーＭＯＳＦＥＴを含む。半導体装置２００は、トランジスタ（ＭＯＳＦＥＴ）が形成された素子形成領域と、素子形成領域の外周に形成された外周領域とを含む。
半導体装置２００は、第１導電型の半導体基板１０１と、半導体基板１０１上に形成された第１導電型であるｎ型ドリフト領域１０４（第１導電型の基板）と、ｎ型ドリフト領域１０４中に形成された第２導電型であるｐ型コラム領域１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ（以下、「１０６ａ〜１０６ｄ」と示す）および１０６とを含む。ｎ型ドリフト領域１０４は、エピタキシャル成長により形成されるとともに電界緩和層として機能する。以下、半導体基板１０１とｎ型ドリフト領域１０４とを合わせて「基板」という。ｎ型ドリフト領域１０４およびｐ型コラム領域１０６、１０６ａ〜１０６ｄは、素子形成領域および外周領域にかけて、基板の主面に形成され、交互に配置されて並列ｐｎ層を構成する。
半導体装置２００は、基板の主面上に形成された絶縁膜１１４と、基板の裏面に形成されたドレイン電極１０２とを含む。
半導体装置２００の素子形成領域には、ＭＯＳＦＥＴの電極として機能するゲート電極１０８およびソース電極１１６が形成される。ソース電極１１６は、外周領域の一部であるｐ型コラム領域１０６ａ〜１０６ｄの上部を覆うように形成されている。外周領域において、基板とソース電極１１６との間には、絶縁膜１１４が形成される。
また、半導体装置２００の素子形成領域には、基板の主面に第２導電型であるｐ型ベース領域１０５が形成され、基板の主面のゲート電極１０８の側方には第１導電型であるｎ型ソース領域１１２が形成される。ｎ型ソース領域１１２およびｐ型ベース領域１０５は、素子形成領域において、平面視においてゲート電極１０８の周囲に形成される。ｎ型ソース領域１１２は、ｐ型ソース領域１０５中に形成される。ｎ型ソース領域１１２は、ソース電極１１６と電気的に接続されている。ｎ型ソース領域１１２は、高濃度のｎ（ｎ＋）領域である。なお、ゲート電極１０８と基板（ｎ型ソース領域１１２）との間には、たとえばシリコン酸化膜により構成されたゲート絶縁膜１１０が形成されている。
半導体装置２００の外周領域には、ＭＯＳＦＥＴの電極として機能しないゲート電極１０９および接続電極１０９ａ、ならびに素子分離領域１１８が形成される。ゲート電極１０９および接続電極１０９ａは、トレンチゲートにより構成される。外周領域には、ｎ型ｎ型ソース領域１１２は形成されない。そのため、外周領域に形成されたトレンチゲートは、ＭＯＳＦＥＴのゲート電極として機能しない。また、本実施の形態において、外周領域には、素子形成領域に形成されたｐ型ベース領域１０５に対応するｐ型ベース領域は形成されない。
さらに、半導体装置２００は、外周領域に形成されたフィールド電極１２０と、外周領域においてフィールド電極１２０上に形成された電極１２４とをさらに含む。ここで、フィールド電極１２０は、たとえばポリシリコンにより構成される。フィールド電極１２０は、素子分離領域１１８をフィールド絶縁膜として、フィールドプレート電極として機能する。また、フィールド電極１２０は、電極１２４とゲート電極１０９とを接続するゲートフィンガーとしても機能する。本実施の形態において、フィールド電極１２０の直下には、ｐ型コラム領域が形成されない。また、外周領域において、フィールド電極１２０上にも絶縁膜１１４が形成されている。また、外周領域におけるソース電極１１６は、絶縁膜１１４をフィールド絶縁膜として、フィールドプレートとして機能する。
本実施の形態において、ゲート電極１０８、ゲート電極１０９および接続電極１０９ａは、基板内に埋め込まれたトレンチゲートである。図２に示すように、ゲート電極１０８により構成されるトレンチゲートは、素子形成領域において各ｐ型コラム領域１０６の周囲をそれぞれ囲むように網目状に形成される。本実施の形態において、外周領域においても、ゲート電極１０９により構成されるトレンチゲートは、各ｐ型コラム領域１０６ａ〜１０６ｄの周囲をそれぞれ囲むように網目状に形成される。
また、本実施の形態において、フィールド電極１２０は、外周領域においてｐ型コラム領域１０６ａ〜１０６ｄが形成された領域よりも外周側に選択的に形成される。外周領域において、トレンチゲートの最外周領域にて形成された接続電極１０９ａがフィールド電極１２０と接続されている。フィールド電極１２０は、接続電極１０９ａを介してゲート電極１０９およびゲート電極１０８と電気的に接続される。
なお、図２では、説明のため、ｐ型コラム領域１０６、１０６ａ〜１０６ｄ、ゲート電極１０８、ゲート電極１０９、接続電極１０９ａおよびフィールド電極１２０の構成のみを示す。本実施の形態において、ｐ型コラム領域１０６は、島状に形成され、斜方格子状の平面配置を有する。フィールド電極１２０は、外周領域において、最外周のｐ型コラム領域１０６ａよりも外側に設けられる。すなわち、本実施の形態において、フィールド電極１２０は、すべてのｐ型コラム領域１０６ａ〜１０６ｄ上に形成されていない構成とすることができる。
図１に戻り、ここで、半導体基板１０１、ｎ型ドリフト領域１０４、およびｎ型ソース領域１１２は、同じ導電型（ここではｎ型）とされる。また、ｐ型ベース領域１０５およびｐ型コラム領域１０６、１０６ａ〜１０６ｄは、ｎ型ドリフト領域１０４とは逆の導電型（ここではｐ型）とされる。さらに、ｎ型ドリフト領域１０４とｐ型コラム領域１０６、１０６ａ〜１０６ｄとでは、各々の不純物のドーズ量は、ほぼ等しく設定される。また、本実施の形態において、素子形成領域に形成されたすべてのｐ型コラム領域１０６が略等しい深さＤに形成されている。
また、半導体装置２００は、外周領域において、少なくともトレンチゲートがフィールド電極１２０と接続された接続電極１０９ａ下部に形成されたガード領域１３０をさらに含む。ガード領域１３０は、ｎ型ドリフト領域１０４とは逆導電型であるｐ型の不純物拡散領域により構成される。また、本実施の形態において、ガード領域１３０は、外周領域のｎ型ドリフト領域１０４中に配置されたゲート電極１０９および接続電極１０９ａ下部に形成される。図２に示すように、ガード領域１３０は、素子形成領域と外周領域の界面から外周領域側に位置する、網目状に形成されたトレンチゲート電極の下に網目状に形成される。このような構成とすることにより、トレンチゲート下への電界集中を軽減することができる。これにより、外周領域の耐圧を高めることができる。
以上の構成により、素子形成領域において、ｎ型ソース領域１１２、ｐ型ベース領域１０５、ｎ型ドリフト領域１０４で形成されるトランジスタに電圧を印加できるようになっている。
素子形成領域をこのように構成することで、ゲート電極１０８に電圧が印加されているときに、ｐ型ベース領域１０５がゲート電極１０８に沿ったところで反転しチャネルを形成する。さらに、ソース電極１１６を介してｎ型ソース領域１１２に電圧が印加されたとき、すなわちオン状態になると、ｎ型ソース領域１１２からｎ型ドリフト領域１０４に向かって、このチャネルを通じて電流が流れ、ソース電極１１６とドレイン電極１０２とが導通する。一方で、ソース電極１１６からの電圧の印加がないとき、すなわちオフ状態になると、ｐ型コラム領域１０６とｎ型ドリフト領域１０４の境界面で空乏層が形成され、ソース電極１１６とドレイン電極１０２とは導通しなくなる。以上のようにして、本実施の形態の半導体装置２００は、パワーＭＯＳＦＥＴとして機能する。
図３は、ｐ型コラム領域１０６の配置状態を示す図である。
図３（ａ）は、本実施の形態における半導体装置２００のｐ型コラム領域１０６（１０６ａ〜１０６ｄ）の配置状態を示す。ここで、各ｐ型コラム領域を区別するためにそれぞれに“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”、“ｆ”、“ｇ”、“ｈ”、“ｉ”の符号を付す。このように、ｐ型コラム領域１０６（１０６ａ〜１０６ｄ）が斜方格子状の平面配置を有するようにすると、島状のｐ型コラム領域１０６（１０６ａ〜１０６ｄ）を互いに等間隔で配置することができる。一方、図３（ｂ）に示すように、ｐ型コラム領域を正方格子状に配置すると、たとえば“ｅ”のｐ型コラム領域と“ｂ”、“ｄ”、“ｆ”、“ｈ”のｐ型コラム領域との間の距離と、“ｅ”のｐ型コラム領域と“ａ”、“ｃ”、“ｇ”、“ｉ”のｐ型コラム領域との間の距離が異なってしまう。島状のｐ型コラム領域を互いに等間隔で配置することにより、全領域でｐ型コラム領域１０６（１０６ａ〜１０６ｄ）とｎ型ドリフト領域１０４（図１参照）との間隔を均等にすることができ、ｐ型とｎ型のチャージバランスを保持して、スーパージャンクション効果を良好に発揮させることが可能となる。本実施の形態において、図２に示したように、ｐ型コラム領域１０６、１０６ａ〜１０６ｄが斜方格子状に平面配置されているため、スーパージャンクション効果を良好に高めることができる。
図４は、半導体装置の電位分布を示す断面図である。図４（ａ）は、外周領域において、ゲート電極１０９下にガード領域１３０が形成された本実施の形態における半導体装置２００の電位分布を示す。図４（ｂ）は、このようなガード領域１３０が形成されていない半導体装置の電位分布を示す。ここで、図中の曲線は等電位線を表す。図４（ｂ）に示した半導体装置は、ガード領域１３０が形成されていない点が異なるだけで、それ以外は半導体装置２００と同様の構成を有する。
前述したとおり、素子全体としての耐圧を高めるためには、外周領域における耐圧を素子形成領域よりも高く保つ必要がある。図４（ａ）と図４（ｂ）とを比較すると、図４（ｂ）に示したガード領域１３０を有しない半導体装置では、外周領域において、ゲート電極１０９下で等電位線の間隔が狭くなっており、同部に電界が集中していることがわかる。また、外周領域ではｐ型コラム領域１０６ｄとソース電極１１６とが接続していないため、等電位線が絶縁膜１１４中へ延び、外周領域において、素子形成領域との界面に位置するゲート電極１０９には、素子形成領域のゲート電極１０８にかかる電界よりも高い電界が加わっている。一方、図４（ａ）に示した、本実施の形態における半導体装置２００においては、図４（ｂ）に示した半導体装置と比べ、外周領域において、素子形成領域との界面に位置するゲート電極１０９下での等電位線が一定間隔に保たれ、電界集中が緩和されている。
図５は、本実施の形態における半導体装置２００のソース−ドレイン間に逆バイアスを印加した場合に得られる、電流−電圧カーブを示す図である。半導体装置２００の測定結果を実線で示す。また、参照として、図４（ｂ）を参照して説明したのと同様、ガード領域１３０が形成されていない半導体装置の測定結果を破線で示す。ここで、両半導体装置とも、ｎ型ドリフト領域１０４のドーパント濃度は１．０×１０１６ａｔｏｍｓ／ｃｍ２とし、ｐ型コラム領域１０６は注入ピーク濃度が最大となる深さ（Ｒｐ）の間隔が一定となるように、〜２．０ＭｅＶまでのエネルギーで、それぞれ４．０×１０１２ａｔｏｍｓ／ｃｍ２ずつイオン注入を実施して形成した。電流−電圧カーブから、ＩＤＳ＝１ｍＡとなる電圧を導出すると、ガード領域１３０を形成した半導体装置２００では６５．８Ｖとなり、ガード領域１３０が形成されていない半導体装置での６０．４Ｖと比べて大きい値が得られていることが確認される。
次に、本実施の形態における半導体装置２００の製造工程を説明する。図６および図７は、半導体装置２００の製造フローを示す工程断面図である。
まず、高濃度のｎ型の半導体基板１０１主面に、たとえばリン（Ｐ）をドープしながらシリコンをエピタキシャル成長させてｎ型ドリフト領域１０４を形成する。つづいて、外周領域において、ｎ型ドリフト領域１０４表面に素子分離領域１１８を形成する。図では、素子分離領域１１８は、ＬＯＣＯＳ（Local Oxidation of Silicon）としているが、ＣＶＤ（Chemical Vapor Deposition）法により基板上に堆積されたシリコン酸化膜により形成することも可能である。
つづいて、フォトリソグラフィ技術を用いて、ｎ型ドリフト領域１０４表面の素子形成領域にのみ、ｐ型ドーパント、たとえばボロン（Ｂ）をイオン注入してｐ型ベース領域１０５を形成する。
次に、半導体基板１０１上全面にレジスト１４０を塗布して外周領域のトレンチ（ゲート電極１０９および接続電極１０９ａ）形成部のみ開口するように露光・現像処理を実施する。つづいて、レジスト１４０をマスクとして、エッチングによりトレンチを形成し、ｐ型ドーパント、たとえばＢをイオン注入してガード領域１３０を作りこむ（図６（ａ））。
レジスト１４０除去後、再度半導体基板１０１上全面にレジストを塗布して、素子形成領域のトレンチ（ゲート電極１０８）形成部のみ開口するように露光・現像処理を実施する。つづいて、当該レジストをマスクとして、エッチングにより素子形成領域にもトレンチを形成する。つづいて、熱酸化によりトレンチの内壁およびｎ型ドリフト領域１０４表面にシリコン酸化膜を形成する。その後、ｎ型ドリフト領域１０４表面に形成されたシリコン酸化膜を除去して、トレンチの内壁に残ったシリコン酸化膜をゲート酸化膜１１０とする。次いで、ＣＶＤ法により、トレンチ内およびｎ型ドリフト領域１０４表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、トレンチのゲート酸化膜１１０の表面および基板表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。これにより、図２に示したようなパターンを有するゲート電極１０８、ゲート電極１０９、接続電極１０９ａ、およびフィールド電極１２０が形成される。
つづいて、フォトリソグラフィ技術により、ｎ型ドーパント、たとえば砒素（Ａｓ）をイオン注入してｐ型ベース領域１０５表面のゲート電極１０８の周囲に高濃度のｎ型（ｎ＋型）のｎ型ソース領域１１２を形成する。以上により、図６（ｂ）に示した構造が形成される。
次いで、所定形状のマスク１２６を形成し、マスク１２６を用いてｎ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入する（図７（ａ））。これにより、ｐ型コラム領域１０６、１０６ａ〜１０６ｄが形成される。なお、本実施の形態において、すべてのｐ型コラム領域１０６、１０６ａ〜１０６ｄが同時に形成される。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことができる。その後、マスク１２６をエッチングにより除去する（図７（ｂ））。本実施の形態において、ｐ型コラム領域１０６、１０６ａ〜１０６ｄは、ドレイン領域として機能する半導体基板１０１に達しない深さに形成される。
つづいて、ｎ型ドリフト領域１０４表面に絶縁膜１１４を形成して所定形状にパターニングする。次いで、たとえばアルミニウムをターゲットとしたスパッタ法により、電極層を形成する。その後、電極層を所定形状にパターニングすることにより、ソース電極１１６および電極１２４が形成される。半導体基板１０１の裏面にも同様のスパッタ法によりドレイン電極１０２を形成する。これにより、図１に示した構造の半導体装置２００が得られる。
本実施の形態による半導体装置２００では、ｐ型コラム領域１０６、１０６ａ〜１０６ｄの形成前にフィールド電極１２０が形成されることが特徴であるが、それ以外の手順、たとえばｐ型ベース領域１０５、ｎ型ソース領域１１２、フィールド電極１２０のいずれを先に形成するかについては特に制限はない。これらは、上記手順とは異なる順序で形成してもよい。
本実施の形態では、素子形成領域におけるゲート電極１０８（トレンチゲート）に囲まれた領域にのみベース領域を形成した例を示したが、外周領域におけるゲート電極１０９に囲まれた領域、あるいは素子形成領域からフィールド電極１２０の素子形成領域側の端部にかけての領域にもベースを形成してもよい。また、外周領域において、各ｐ型コラム領域１０６ａ〜１０６ｄを取り囲み、かつ、接続電極１０９ａに接続するようにゲート電極１０９（トレンチゲート）を設けた例を示したが、外周領域の一部のｐ型コラム領域を取り囲み、かつ、接続電極１０９ａに接続するようにトレンチゲート状のゲート電極を設けてもよい。
本実施の形態において、外周領域には、複数のｐ型コラム領域１０６ａ〜１０６ｄが形成される。このように、外周領域に複数のｐ型コラム領域を形成することにより、外周領域の耐圧を高く保つことができる。また、本実施の形態において、外周領域に形成されるｐ型コラム領域１０６ａ〜１０６ｄ直上にフィールド電極１２０が形成されないので、フィールド電極１２０を形成した後にｐ型コラム領域を形成する手順としても、外周領域に形成されたｐ型コラム領域１０６ａ〜１０６ｄの深さを素子形成領域に形成されたｐ型コラム領域１０６の深さＤと略等しくすることができる。また、本実施の形態において、すべてのｐ型コラム領域１０６、１０６ａ〜１０６ｄが等しい不純物のプロファイルを有するようにすることができる。
なお、以上では、外周領域におけるｐ型コラム領域１０６ａ〜１０６ｄすべての深さを、素子形成領域のｐ型コラム領域１０６の深さＤと同程度とした例を示したが、ｐ型コラム領域１０６ａ〜１０６ｄの少なくとも一つがｐ型コラム領域１０６の深さ以上の深さで設けられていればよい。とくに、外周領域において少なくとも素子形成領域に最も近い位置に配置されたｐ型コラム領域１０６ｄの深さを素子形成領域のｐ型コラム領域１０６の深さＤと同程度とすることにより、外周領域の耐圧を効果的に高めることができる。また、最外周のｐ型コラム領域１０６ａは、素子分離領域１１８の比誘電率の寄与により、コラム領域の深さが他の領域のものよりも浅くても、耐圧を他の領域と同様に保つことができるため、他のｐ型コラム領域１０６ｂ〜１０６ｄよりも浅く設けても、外周領域の耐圧劣化を防ぐことができる。
また、たとえば、外周領域に形成されたｐ型コラム領域１０６ｂ〜１０６ｄは、素子形成領域に形成されたｐ型コラム領域１０６の深さＤより深く形成することもできる。また、たとえば、素子形成領域に形成されたｐ型コラム領域１０６と最外周ｐ型コラム領域１０６ａとを実質的に等しい深さとし、最外周ｐ型コラム領域１０６ａ以外の外周領域に形成されたｐ型コラム領域１０６ｂ〜１０６ｄを、素子形成領域のｐ型コラム領域１０６よりも深く形成することもできる。このようにしても、外周領域の耐圧を素子形成領域の耐圧よりも高くすることができる。また、最外周ｐ型コラム領域１０６ａの深さを素子形成領域に形成されたｐ型コラム領域１０６よりも浅く形成するとともに、最外周ｐ型コラム領域１０６ａ以外の外周領域に形成されたｐ型コラム領域１０６ｂ〜１０６ｄを素子形成領域に形成されたｐ型コラム領域１０６よりも深く形成することもできる。このように、各領域のｐ型コラム領域１０６、１０６ａ〜１０６ｄの深さは、本発明の趣旨に沿う範囲内で適宜設定可能である。
（第２の実施の形態）
図８および図９は、本実施の形態における半導体装置３００の構成を示す図である。
図９は、本実施の形態における半導体装置３００の構成を示す上面図である。図８は、図９のＢ−Ｂ’断面図である。
本実施の形態においても、半導体装置３００は、第１の実施の形態で説明した半導体装置２００と同様の構成を有し、トレンチゲートを有する縦型パワーＭＯＳＦＥＴを含む。
本実施の形態における半導体装置３００は、以下の点で、第１の実施の形態で説明した半導体装置２００と異なる。
本実施の形態における半導体装置３００は、外周領域において、フィールド電極１２０がｐ型コラム領域３０６ａ、３０６ｂ、３０６ｃ直上に開口した開口部３２２を有する。なお、本実施の形態におけるｐ型コラム領域３０６ａ、３０６ｂ、３０６ｃは、それぞれ第１の実施の形態の半導体装置２００のｐ型コラム領域１０６ａ、１０６ｂ（または１０６ｃ）、１０６ｄに対応する。図９に示したように、開口部３２２は、島状に形成される。また、本実施の形態における半導体装置３００において、外周領域には、フィールド電極１２０との接点となる接続電極１０９ａのみが配置されている。すなわち、本実施の形態において、トレンチゲートは、ｐ型コラム領域３０６ｃの周囲にのみ形成され、ｐ型コラム領域３０６ａおよび３０６ｂの周囲には形成されていない。
本実施の形態における半導体装置３００は、以下の構成を有する。外周領域において、ｐ型コラム領域１０６の深さＤ以上の深さに形成されたコラム領域は、フィールド電極１２０の素子形成領域側の端部よりも外周領域側に形成される。さらに、フィールド電極１２０は、外周領域において深さＤ以上の深さに形成されたコラム領域上で開口した開口部を有する。さらに、外周領域において深さＤ以上の深さに形成されたコラム領域が、トレンチゲート（接続電極１０９ａ）とフィールド電極との接続箇所よりも外周領域側に位置する。また、図９に示したように、ガード領域１３０は、網目状に形成されたトレンチゲート（接続電極１０９ａ）下に同じく網目状に形成される。
本実施の形態においても、半導体装置３００は、第１の実施の形態において図６および図７を参照して説明したのとほぼ同様の手順で形成される。以下、図６および図７を参照して説明する。
図６（ａ）および図６（ｂ）に示したように、外周領域に選択的にトレンチを形成してガード領域１３０を形成した後、素子形成領域にトレンチを選択的に形成する。つづいて、ＣＶＤ法により、トレンチ内およびｎ型ドリフト領域１０４表面にポリシリコン層を形成する。つづいて、フォトリソグラフィ技術によりトレンチ内および基板表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。このとき、外周領域のｐ型コラム領域３０６ａ〜３０６ｃが形成される箇所に位置する部分を選択的に除去して開口部を形成する点で、第１の実施の形態で説明した手順と異なる。これにより、外周領域の複数のコラム領域上でそれぞれ開口するとともに島状に形成された複数の開口部を有するフィールド電極１２０が形成される。これ以降は、第１の実施の形態における半導体装置２００について説明したのと同様とすることができる。
本実施の形態における半導体装置３００の製造手順によれば、第１の実施の形態の半導体装置２００と同様に、外周領域に形成されるｐ型コラム領域３０６ａ〜３０６ｃ直上にフィールド電極１２０が形成されないので、フィールド電極１２０を形成した後にｐ型コラム領域を形成する手順としても、外周領域に形成されたｐ型コラム領域３０６ａ〜３０６ｃの深さを素子形成領域に形成されたｐ型コラム領域１０６の深さＤと略等しくすることができる。これにより、外周領域の耐圧を高めることができる。また、フィールド電極１２０を形成した後にｐ型コラム領域を形成するので、ｐ型コラム領域形成後に半導体装置３００へ加わる熱履歴を低減することが可能である。結果として、狭ピッチの微細なスーパージャンクション構造が実現される。
さらに、外周領域においてトレンチゲート下へガード領域１３０を設けることによって、外周領域における耐圧の劣化を回避可能となる。さらに、外周領域のＭＯＳＦＥＴ駆動しないトレンチゲート配置を最小限にすることによって、フィールド電極１２０から素子形成領域のトレンチゲート電極へ電圧降下などによる伝達特性の劣化を回避することも可能である。
また、本実施の形態における半導体装置３００においても、各領域のｐ型コラム領域１０６、３０６ａ〜３０６ｃの深さは、本発明の趣旨に沿う範囲内で適宜設定可能である。すなわち、外周領域において、少なくとも素子形成領域に最も近い位置に配置されたコラム領域３０６ｃが、素子形成領域に形成されたｐ型コラム領域１０６の深さＤ以上の深さに形成されていればよい。
（第３の実施の形態）
図１０は、本実施の形態における半導体装置４００の構成を示す図である。
本実施の形態においても、半導体装置４００の上面図は、図９に示したのと同様の構成となる。図１０は、図９のＢ−Ｂ’断面図に該当する。
本実施の形態において、半導体装置４００は、図８を参照して説明した半導体装置３００の構成に加え、外周領域に配置された接続電極１０９ａと基板の界面に、ゲート絶縁膜１１０よりも膜厚の厚いゲート絶縁膜４３０が形成された構成を有する。ゲート絶縁膜４３０は、ガード領域１３０と同様、外周領域において電界集中を緩和するガード領域の機能を有する。ゲート絶縁膜４３０は、基板の積層方向の膜厚が、素子形成領域に配置されたゲート電極１０８におけるゲート絶縁膜１１０の基板の積層方向の膜厚の２倍以上となるように構成することができる。
本実施の形態においても、半導体装置４００は、第２の実施の形態において図６および図７を参照して説明したのとほぼ同様の手順で形成される。以下、図６および図７を参照して説明する。
まず、図６（ａ）に示したように、外周領域に選択的にトレンチを形成してガード領域１３０を形成する。つづいて、レジスト１４０を除去した後、たとえば熱酸化によりトレンチ内に絶縁膜を形成する。この後、素子形成領域に選択的にトレンチを形成する。その後、外周領域および素子形成領域のトレンチ内にたとえば熱酸化によりゲート絶縁膜１１０を形成する。これにより、外周領域には、上記絶縁膜およびゲート絶縁膜１１０により構成されるゲート絶縁膜４３０が形成される。上記絶縁膜は、ゲート絶縁膜４３０の膜厚が素子形成領域に形成するゲート絶縁膜１１０の膜厚の２倍以上の厚さとなるようにする。この後、ＣＶＤ法により、トレンチ内およびｎ型ドリフト領域１０４表面にポリシリコン層を形成する。これ以降は、第３の実施の形態における半導体装置３００について説明したのと同様とすることができる。
本実施の形態における半導体装置４００の製造手順によれば、第１および第２の実施形態で説明した半導体装置２００および半導体装置３００と同様に、フィールド電極１２０を形成した後にｐ型コラム領域１０６、３０６ａ〜３０６ｃを形成する。そのため、ｐ型コラム領域１０６、３０６ａ〜３０６ｃ形成後に半導体装置４００へ加わる熱履歴を低減することが可能である。結果として、狭ピッチの微細なスーパージャンクション構造が実現される。さらに、外周領域において、フィールド電極１２０が、ｐ型コラム領域３０６ａ〜３０６ｃを形成する領域上に開口部を有するように配置されるため、外周領域においてもｐ型コラム領域３０６ａ〜３０６ｃの深さを素子形成領域におけるｐ型コラム領域１０６と同等の深さに形成することができる。これにより、外周領域における耐圧劣化を防ぐことができる。
さらに、トレンチ（接続電極１０９ａ）下へガード領域１３０およびゲート絶縁膜４３０が形成されているため、外周領域における耐圧を素子形成領域よりも高く保持することが可能となる。
なお、本実施の形態よる半導体装置４００の外周領域に形成されたトレンチ下に形成するゲート絶縁膜４３０は、ＣＶＤ法により成長させて形成することもできる。これによっても、同様の効果が得られる。また、ガード領域１３０を形成せず、ゲート絶縁膜４３０のみを形成しても、外周の耐圧を素子形成領域よりも高く保持することは可能である。
以上説明したように、本発明の第１〜第３の実施の形態によれば、
（１）外周領域のトレンチ（ゲート電極１０９および接続電極１０９ａ）下にのみ、ｎ型ドリフト領域１０４とは異なる第２導電型または絶縁物によるガード領域１３０（ガード領域４３０）を設けることにより、素子形成領域の抵抗増加などの特性劣化を抑制しつつ、トレンチ下への電界集中を緩和することが可能となる。
（２）フィールド電極を形成した後にコラム領域を形成することにより、コラム領域形成後に半導体装置へ加わる熱履歴を軽減することが可能となる。これにより、微細なピッチを有するスーパージャンクション構造を実現できる。
（３）外周領域において、フィールド電極をコラム領域上に形成されないように配置することにより、外周領域のコラム領域の深さを素子形成領域と同等深さ、あるいは同等深さ以上に形成することが可能となる。これにより、外周領域における耐圧の劣化を回避できる。
以上の（１）〜（３）の技術を組み合わせることにより、スーパージャンクション効果による低オン抵抗を維持しつつ、素子形成領域よりも外周領域の耐圧を高く保ち、全体としての素子耐圧を高めることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態においては、第１導電型がｎ型、第２導電型がｐ型である場合を例として説明したが、第１導電型がｐ型、第２導電型がｎ型とすることもできる。また、半導体装置に形成される能動素子の実施形態として、パワーＭＯＳＦＥＴを例に挙げて説明したが、これに限定されることはなく、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）、ゲート付サイリスタとして構成しても同様の効果が得られる。
また、第３の実施の形態において、第２の実施の形態で説明した半導体装置３００と同様の構成の半導体装置４００において、ガード領域となるゲート絶縁膜４３０を設けた構成を説明したが、第１の実施の形態で説明した半導体装置２００についても同様とすることができる。すなわち、半導体装置２００においても、外周領域に設けられたゲート電極１０９および接続電極１０９ａのゲート酸化膜をゲート絶縁膜４３０のように膜厚を厚くした構成とすることができる。
さらに、トレンチ下にボロンに加えて、１×１０１５ａｔｏｍｓ／ｃｍ２以上のドーズ量の酸素をイオン注入したガード領域を形成した場合でも、トレンチ下に加わる電界を緩和するのに有効である。
本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を示す上面図である。 ｐ型コラム領域の配置状態を示す図である。 本発明の実施の形態における半導体装置および従来の半導体装置の電位分布を示す断面図である。 本発明の実施の形態における半導体装置および従来の半導体装置の電流と電圧との関係を示す図である。 本発明の実施の形態における半導体装置の製造フローを示す工程断面図である。 本発明の実施の形態における半導体装置の製造フローを示す工程断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を示す上面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 スーパージャンクション構造を有する従来の半導体装置についてのセル領域単位構造の構成を示す断面図である。 フィールド電極形成後に当該電極上からイオン注入を実施し、ｐ型コラム領域を形成した従来の半導体装置の構成を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ ｎ型ドリフト領域
４ ベース領域
５ ソース領域
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９ ソース電極
１０ ｐ型コラム領域
１１ ドレイン電極
１２ 半導体装置
１３ 半導体基板
１４ ｎ型ドリフト領域
１５ ベース領域
１６ ソース領域
１７ ゲート電極
１７ａ 接続電極
１８ 絶縁膜
１９ ソース電極
２０ ｐ型コラム領域
２０ａ 最外周に位置するｐ型コラム領域
２１ ドレイン電極
２２ 素子分離領域
２３ フィールド電極
１０１ 半導体基板
１０２ ドレイン電極
１０４ ｎ型ドリフト領域
１０５ ｐ型ベース領域
１０６ ｐ型コラム領域
１０６ａ〜１０６ｄ ｐ型コラム領域
１０８ ゲート電極
１０９ ゲート電極
１０９ａ 接続電極
１１０ ゲート絶縁膜
１１２ ｎ型ソース領域
１１４ 絶縁膜
１１６ ソース電極
１１８ 素子分離領域
１２０ フィールド電極
１２４ 電極
１２６ マスク
１３０ ガード領域
１４０ レジスト
２００ 半導体装置
３００ 半導体装置
３０６ａ〜３０６ｃ ｐ型コラム領域
４００ 半導体装置
４３０ ゲート絶縁膜

Claims (19)

  1. 素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第１導電型の基板と、
    前記素子形成領域および前記外周領域の一部にかけて、前記基板の主面側に形成された複数の第２導電型のコラム領域を含み、前記基板により構成された前記第１導電型のドリフト領域と前記コラム領域とが交互に配置された並列ｐｎ層と、
    前記素子形成領域および前記外周領域の一部において前記基板の主面に形成され、少なくとも前記素子形成領域において、平面視において各前記コラム領域の周囲をそれぞれ囲むように形成されたトレンチゲートと、
    前記素子形成領域において前記基板の主面に形成され、平面視において前記トレンチゲートの周囲に形成された第１導電型のソース領域と、
    前記外周領域上に形成されたフィールド電極と、
    前記第２導電型の材料により構成され、前記トレンチゲート下部において当該トレンチゲートと前記基板との間に形成されたガード領域と、
    を含み、
    前記フィールド電極が、前記トレンチゲートと接続されるとともに、前記外周領域において少なくとも前記素子形成領域に最も近い位置に配置された前記コラム領域直上には形成されず、
    前記ガード領域が、前記外周領域において少なくとも前記素子形成領域に最も近い位置に配置された前記トレンチゲート下部に形成されるとともに、前記素子形成領域に形成された前記トレンチゲート下部には形成されない半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ガード領域が、前記外周領域に形成された前記トレンチゲート下部全体に形成された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記外周領域において、少なくとも前記素子形成領域に最も近い位置に配置された前記コラム領域が、前記素子形成領域に形成された前記コラム領域の深さＤ以上の深さに形成され、
    前記フィールド電極が、前記外周領域において前記深さＤ以上の深さに形成された前記コラム領域直上には形成されない半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記外周領域において、すべての前記コラム領域が、前記素子形成領域に形成された前記コラム領域の深さＤ以上の深さに形成された半導体装置。
  5. 請求項３または４に記載の半導体装置において、
    前記外周領域において前記深さＤ以上の深さに形成された前記コラム領域が、前記フィールド電極の前記素子形成領域側の端部よりも前記外周領域側に形成された半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記外周領域において前記深さＤ以上の深さに形成された前記コラム領域が、前記トレンチゲートと前記フィールド電極との接続箇所よりも前記外周領域側に位置する半導体装置。
  7. 請求項１から６いずれかに記載の半導体装置において、
    前記フィールド電極は、前記外周領域において少なくとも前記素子形成領域に最も近い位置に配置された前記コラム領域上で開口した開口部を有する半導体装置。
  8. 請求項１から７いずれかに記載の半導体装置において、
    前記フィールド電極は、複数の前記コラム領域上でそれぞれ開口するとともに島状に形成された複数の開口部を有する半導体装置。
  9. 請求項１から８いずれかに記載の半導体装置において、
    前記トレンチゲートが、前記外周領域においても、平面視において各前記コラム領域の周囲をそれぞれ囲むように形成された半導体装置。
  10. 請求項１から４いずれかに記載の半導体装置において、
    前記トレンチゲートが、前記外周領域においても、平面視において各前記コラム領域の周囲をそれぞれ囲むように形成され
    前記フィールド電極は、前記外周領域において前記コラム領域が形成された領域よりも外周側に選択的に形成された半導体装置。
  11. 請求項１から１０いずれかに記載の半導体装置において、
    前記フィールド電極は、少なくとも、前記素子分離領域に接して形成された前記コラム領域および前記素子分離領域に隣接して形成された前記コラム領域以外のすべての前記コラム領域上に形成されていない半導体装置。
  12. 請求項１から１１いずれかに記載の半導体装置において、
    少なくとも、前記素子分離領域に接して形成された前記コラム領域および前記素子分離領域に隣接して形成された前記コラム領域以外のすべての前記コラム領域が、実質的に等しい不純物のプロファイルを有する半導体装置。
  13. 請求項１から１０いずれかに記載の半導体装置において、
    前記素子形成領域において前記基板の主面に形成され、平面視において前記トレンチゲートの周囲に形成された第２導電型のベース領域をさらに含み、
    前記ソース領域は、前記ベース領域中に形成され、前記外周領域には前記ベース領域が形成されていない半導体装置。
  14. 請求項１から１３いずれかに記載の半導体装置において、
    前記コラム領域は、前記ドリフト領域内に島状に形成され、斜方格子状の平面配置を有することを特徴とする半導体装置。
  15. 請求項１から１４いずれかに記載の半導体装置において、
    前記基板の裏面に形成されたドレイン領域をさらに含み、
    少なくとも前記素子形成領域において、前記コラム領域は、前記ドレイン領域に達しない深さに形成されたことを特徴とする半導体装置。
  16. 請求項１から１５いずれかに記載の半導体装置において、
    前記トレンチゲートと前記基板との間に形成されたゲート絶縁膜をさらに含み、
    前記外周領域の前記ガード領域が形成された前記トレンチゲート下部に形成された前記ゲート絶縁膜の膜厚が、前記素子形成領域の前記トレンチゲート下部に形成された前記ゲート絶縁膜の膜厚よりも厚い半導体装置。
  17. 素子形成領域と、前記素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第１導電型の基板の前記素子形成領域全面を覆うとともに、前記外周領域において少なくとも前記素子形成領域に最も近い位置の第１のトレンチ形成部が開口された第１のマスクを用いて、前記基板表面に第１のトレンチを形成する工程と、
    前記第１のトレンチ底部に、第２導電型の不純物をイオン注入する工程と、
    前記第１のトレンチを覆うとともに、少なくとも前記素子形成領域の第２のトレンチ形成部が開口された第２のマスクを用いて、前記基板表面に第２のトレンチを形成する工程と、
    前記第１および第２のトレンチが露出した状態でゲート絶縁膜を形成する工程と、
    前記第１および第２のトレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
    前記外周領域に、前記トレンチゲートの一部と接続されるフィールド電極を形成する工程と、
    前記素子形成領域および前記外周領域の所定の領域に、前記基板の主面から第２導電型の不純物をイオン注入することにより、第１導電型のドリフト領域および第２導電型のコラム領域が交互に配置された並列ｐｎ層を形成する工程と、
    を含む半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記第２導電型の不純物をイオン注入する工程と、前記基板表面に第２のトレンチを形成する工程との間に、前記第１のトレンチ内に絶縁膜を形成する工程をさらに含み、
    前記第１および第２のトレンチ内にゲート絶縁膜を形成する工程が、前記第１のトレンチ内に、前記絶縁膜が露出した状態で、前記ゲート絶縁膜を形成する工程を含む半導体装置の製造方法。
  19. 請求項１７または１８に記載の半導体装置の製造方法において、
    前記フィールド電極を形成する工程において、前記並列ｐｎ層を形成する工程において前記第２導電型の不純物がイオン注入される領域上に前記フィールド電極を形成し、
    前記並列ｐｎ層を形成する工程は、前記フィールド電極を形成する工程の後に行われる半導体装置の製造方法。
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