JP2016129226A - ストライプ状トレンチゲート構造とゲートコネクタ構造とを有する半導体装置 - Google Patents
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Abstract
【課題】ストライプ状トレンチゲート構造とゲートコネクタ構造とを有する半導体装置を提供する。
【解決手段】半導体装置500は第1の表面101から半導体本体100内に延びるストライプ状トレンチゲート構造150を有するトランジスタセル(TC)を含む。第1の表面101から離れたゲートコネクタ構造330はトレンチゲート構造150内のゲート電極155へ電気的に接続される。ゲート誘電体はゲート電極155を半導体本体100から分離する。ゲートコネクタ構造330の垂直突起の外側のゲート誘電体の第1の部分151aはゲートコネクタ構造330の垂直突起内の第2の部分151bより薄い。
【選択図】図3
【解決手段】半導体装置500は第1の表面101から半導体本体100内に延びるストライプ状トレンチゲート構造150を有するトランジスタセル(TC)を含む。第1の表面101から離れたゲートコネクタ構造330はトレンチゲート構造150内のゲート電極155へ電気的に接続される。ゲート誘電体はゲート電極155を半導体本体100から分離する。ゲートコネクタ構造330の垂直突起の外側のゲート誘電体の第1の部分151aはゲートコネクタ構造330の垂直突起内の第2の部分151bより薄い。
【選択図】図3
Description
IGFET(絶縁ゲート電界効果トランジスタ:insulated gate field effect transistor)などの電力半導体装置は通常、半導体本体のトランジスタセル領域を水平方向に沿って貫通するゲート電極を有するストライプ状トランジスタセルに基づく。半導体本体の表側では、ゲートコネクタ構造がゲート電極と半導体デバイスのゲート端子または集積化ゲート駆動回路の出力とを電気的に接続する。
電力半導体装置の信頼性を改善することが望ましい。
この目的は独立請求項の主題により達成される。従属請求項は別の実施形態に関わる。
一実施形態によると、半導体装置は、第1の表面から半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。ゲートコネクタ構造は第1の表面から離れている。ゲートコネクタ構造はトレンチゲート構造内のゲート電極へ電気的に接続される。ゲート誘電体がゲート電極を半導体本体から分離する。ゲートコネクタ構造の垂直突起の外側のゲート誘電体の第1の部分はゲートコネクタ構造の垂直突起内の第2の部分より薄い。
別の実施形態によると、半導体装置は、第1の表面から半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。トランジスタセルは、トランジスタセルがオン状態である場合に負荷電流が第1の表面に垂直である垂直方向に流れるアクティブ部と、トランジスタセルがオン状態である場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体の第2の部分はアクティブ部内のゲート誘電体の第1の部分より少なくとも1つ多い副層を含む。
別の実施形態によると、半導体装置は、第1の表面から炭化珪素に基づく半導体本体内に延びるストライプ状トレンチゲート構造を含むトランジスタセルを含む。トランジスタセルは、トランジスタセルがオン状態である場合に負荷電流が第1の表面に垂直である垂直方向に流れるアクティブ部と、トランジスタセルがオン状態である場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体の第2の部分はアクティブ部内のゲート誘電体の第1の部分より厚い。
当業者は、以下の詳細な明細書を読み添付図面を見ると更なる特徴と利点を認識する。
添付図面は本発明をさらに理解するために含まれており、本明細書に援用されその一部を構成する。添付図面は、本発明のいくつかの実施形態を例示し、本明細書と共に本発明の原理を説明することに役立つ。本発明の他の実施形態および意図する利点は、以下の詳細明細書を参照することにより良く理解されるので、容易に理解される。
以下の詳細な説明では、実施形態の一部をなす添付図面であって本発明が実施され得る特定の実施態様を例示として示す添付図面を参照する。本発明の趣旨と範囲から逸脱することなく、他の実施形態が利用され得、構造的または論理的変更がなされ得る。例えば、一実施形態について例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態に対しまたはそれに関連して使用され得る。本発明はこのような修正および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されてはでない。図面はスケーリングされていなく、例示目的のためだけである。明確のために、同じまたは同様な要素は、別途記載のない限り、様々な図面内の対応する参照符号により示された。
用語「有する」、「含む」、「備える」、「なる」などは、開放型であり、述べられた構造、要素または特徴の存在を示すが、追加要素または特徴を排除するものではない。単数形式の冠詞は文脈が明確に指示しない限り単数の物だけでなく複数の物も含み得る。
用語「電気的に接続された」は、電気的に接続された要素間の恒久的低オーム性接続、例えば、当該要素間の直接接触、または金属および/または高ドープ半導体を介した低オーム性接続を指す。用語「電気的に接続された」は、信号送信に適合化された1つまたは複数の介在要素が電気的に接続された素子(例えば、第1の状態において低オーム性接続を与え第2の状態において高オーム性電気的減結合を一時的に与えるように制御可能な素子)間に設けられ得るということを含む。
添付図面は、ドーピングタイプ「n」または「p」の隣に「−」または「+」を示すことにより相対的ドーピング濃度を示す。例えば、「n−」は「n」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、一方「n+」ドーピング領域は「n」ドーピング領域より高いドーピング濃度を有する。同じ相対的ドーピング濃度のドーピング領域は必ずしも同じ絶対的ドーピング濃度を有しない。例えば、2つの異なる「n」ドーピング領域が同じまたは異なる絶対的ドーピング濃度を有し得る。
図1A、1BはトランジスタセルTCを含む半導体装置500を示す。半導体装置500は、例えば通常の意味でのMOSFET(金属酸化膜半導体FET:metal oxide semiconductor FET)であるIGFET(絶縁ゲート電界効果トランジスタ)であってもよいし、それを含んでもよい。MOSFETの一例として、金属ゲートを有するFETおよび非金属ゲートを有するFET、IGBT(絶縁ゲートバイポーラトランジスタ:insulated gate bipolar transistor)、またはMCD(MOS制御ダイオード:MOS controlled diode)が挙げられる。
半導体装置500は、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)、砒化ガリウム(GaAs)または任意の他のAIIIBV半導体などの結晶質半導体材料からなる半導体本体100に基づく。一実施形態によると、半導体本体100は、窒化ガリウム(GaN)または炭化珪素(SiC)などの2.0eV以上のバンドギャップを有する単一結晶質半導体材料で作られる。例えば、半導体材料は、炭化珪素SiC、例えば2H−SiC(2HポリタイプのSiC)、4H−SiC、6H−SiC、15R−SiCである。
半導体本体100は、ほぼ平面で有り得るまたは同一平面部により架設された平面により与えられ得るまたは表側にスタガ型(staggered)平行平面部を含む第1の表面101を有する。裏側では、反対の第2の表面が第1の表面101と平行に延びる。表側の第1の表面101と裏側の第2の表面との距離は規定阻止電圧を達成するように選択される。同距離は数μm〜数百μmの範囲内であり得る。第1の表面101に対する法線は垂直方向を定義する。第1の表面101と平行な方向は水平方向である。
トランジスタセルTCは、第1の表面101から半導体本体100中に延びるストライプ状トレンチゲート構造150に沿って形成される。トレンチゲート構造150はトランジスタセル領域610を第1の水平方向に沿って貫通する。
トランジスタセルTCの半導体部分は隣接ゲート構造150間の半導体本体100のアクティブメサ部171内に形成される。アクティブメサ部171は、ドリフト構造120を有する第1のpn接合pn1とソースゾーン110を有する第2のpn接合pn2とを形成する本体ゾーン115を含む。本体ゾーン115はソースゾーン110をドリフト構造120から分離する。ソースゾーン110は表側へ配向される。ソースゾーン110は第1の表面101に直接隣接し得る。ドリフト構造120は後部へ配向される。ドリフト構造120は第2の表面に直接隣接し得る。
オーム接触はソースゾーン110と表側の第1の負荷電極310とを電気的に接続する。ドリフト構造120はオーム抵抗または別のpn接合を介し第2の負荷電極320へ電気的に接続または結合され得る。
第1および第2の負荷電極310、320のそれぞれは、主構成成分としてアルミニウム(Al)、銅(Cu)、またはAlSi、AlCuまたはAlSiCuなどのアルミニウムまたは銅の合金からなり得るまたはそれを含み得る。他の実施形態によると、第1および第2の負荷電極310、320のうちの少なくとも1つは、主構成成分としてニッケル(Ni)、チタン(Ti)、タングステン(W)、タンタル(Ta)、バナジウム(V)、銀(Ag)、金(Au)、錫(Sn)、白金(Pt)、および/またはパラジウム(Pd)を含み得る。例えば、第1および第2の負荷電極310、320のうちの少なくとも1つは2つ以上の副層を含み得る、各副層は、主構成成分としてNi、Ti、V、Ag、Au、W、Sn、PtおよびPdのうちの1つまたは複数(例えば、シリサイド、窒化物、および/または合金)を含む。
第1の負荷電極310は、MCDのアノード端子、IGFETのソース端子またはIGBTのエミッタ端子であり得る第1の負荷端子L1を形成してもよいし、それに電気的に接続または結合されてもよい。第2の負荷電極320は、MCDのカソード端子、IGFETのドレイン端子またはIGBTのコレクタ端子であり得る第2の負荷端子L2を形成してもよいし、それに電気的に接続または結合されてもよい。
各トレンチゲート構造150は、高濃度ドープ多結晶シリコン層またはメタル含有層を含み得る導電性ゲート電極155を含み得るまたはそれからなり得る。トレンチゲート構造150はさらに、ゲート電極155を半導体本体100から分離するゲート誘電体151を含む。ゲート誘電体151は、半導体誘電体、例えば熱成長または蒸着された半導体酸化物、例えば酸化珪素、半導体窒化物、例えば蒸着または熱成長された窒化珪素、酸窒化半導体、例えば酸窒化珪素、またはそれらの任意の組み合せを含み得るまたはそれからなり得る。
ゲート誘電体151はゲート電極155を本体ゾーン115へ容量結合する。ゲート電極155の電位が半導体装置500の閾値電圧を越えると、本体ゾーン155内の少数電荷キャリアはソースゾーン110とドリフト構造120とを接続する反転チャネルを形成し、半導体装置100はターンオンする。オン状態では、負荷電流はほぼ垂直方向に半導体本体100を貫流する。
層間絶縁膜210は第1の負荷電極310とゲート電極155との間に挟まれ、第1の負荷電極310をゲート電極155から誘電的に絶縁する。層間絶縁膜210は一例として、酸化珪素、窒化珪素、酸窒化珪素、ドープまたは非ドープ珪酸塩ガラス例えばBSG(珪酸ホウ素ガラス、PSG(珪酸燐ガラス)またはBPSG(珪酸ホウ素燐ガラス:boron phosphorus silicate glass))からなる1または複数の誘電層を含み得る。
ゲートコネクタ構造330は、半導体本体100の第1の表面101から離れた表側に形成される。ゲートコネクタ構造330はゲート電極155へ電気的に接続される。ゲートコネクタ構造330は、ゲート端子Gを形成してもよいしゲート端子Gへ電気的に接続または結合されてもよい。
オン状態では、負荷電流はほぼ例外なく、ゲートコネクタ構造330の垂直突起の外側のアクティブ領域611内に流れ、いかなる負荷電流もゲートコネクタ構造330の垂直突起内のアイドル領域613内の半導体本体100を垂直方向に貫流しない。半導体本体100はさらに、例えばトランジスタセルTCのトレンチ端部に沿ってアイドル領域を含み得る。
アイドル領域613内には、ソースゾーン110は存在しないかもしれなく、本体ゾーン115とpn接合を形成するドープゾーンは第1の表面101と本体ゾーン115との間に形成されない。さらに、アイドル領域613内に、本体ゾーン115はゲート誘電体151の当該部分両端の実効電圧降下を低減するためにより高いドーパント濃度を有する部分を含み得る。他の実施形態によると、アイドル領域613は、第1の表面101と本体ゾーン115間に形成されるとともに本体ゾーン115とpn接合を形成するが第1の負荷電極310への電気接続が無いドープゾーンを含み得る。
ゲートコネクタ構造330は、ゲート電極155へそれぞれ電気的に接続されるゲートパッド、ゲートフィンガおよびゲートランナとのうちの少なくとも1つを含み得る。ゲートパッドは、ボンディングワイヤのランディングパッドとして好適な金属パッドであってもよいし、または半田付けクリップのような別のチップツーリードフレーム(chip−to−lead frame)またはチップツーチップ接続(chip−to−chip connection)であってもよい。ゲートパッドは、第1の負荷電極310と半導体本体100の側面103との間にまたは半導体本体100の中央部に配置され得る。
ゲートランナはトランジスタセル領域610を囲む金属配線であり得る。ゲートフィンガは、トランジスタセル領域全体にわたって走るとともにゲートフィンガの垂直突起内のアイドル領域613の両側のアクティブ領域611内のトランジスタセル領域610を分割する金属配線であり得る。
ゲートコネクタ構造330の垂直突起の外側のアクティブ領域611内のゲート誘電体151の第1の部分151aは、ゲートコネクタ構造330の垂直突起内のトランジスタセル領域610のアイドル領域613内のゲート誘電体151の第2の部分151bより薄い。一実施形態によると、第1および第2の部分151a、151bは同じ材料から形成される。第2の部分151bは第1の部分151aより少なくとも10%、例えば少なくとも20%または少なくとも50%厚い。
別の実施形態によると、第2の部分151bは、第1の部分151aと同じ構成および厚さの第1の副層と、同じ材料または別の材料からつくられる第2の副層とを含む。
以下の説明は、pドープ本体ゾーン115、nドープソースゾーン110およびnドープドリフト構造120を有するnチャネルトランジスタセルTCに言及する。同じ考察は、nドープ本体ゾーン115、pドープソースゾーン110およびpドープドリフト構造120を有するpチャネルトランジスタセルTCに当てはまる。
アイドル領域613内の本体ゾーン115の一部は、ゲート電極155に印可された正のゲート電圧が当該トレンチゲート構造150に沿って空乏層を誘起するようにアクティブ領域611内の本体ゾーン115より濃くpドープされ得る。空乏層はゲート誘電体151両端の実効電圧降下を低減し、当該半導体領域とトランジスタセル領域610のアクティブ領域611との電気的分離を改善する。
しかし、pドープ部分の閾値電圧より高い正のゲート電圧は、アイドル領域613内の半導体/絶縁体界面がソース電位へ接続されるので遮蔽を解除する反転層を誘起し得る。さらに、ゲート電極155に印可される負のゲート電圧はゲート誘電体151に沿って、pドープ部分の遮蔽効果を低減し得る蓄積層を誘起し得る。
ゲートコネクタ構造330の垂直突起内のゲート誘電体151の厚さの増加は、ゲート誘電体151に沿った実効電界を低減し、閾値電圧を局所的にさらに増加する。アイドル領域613内の閾値電圧の増加は、アイドル領域613とアクティブ領域611との電気的分離を支援する。
加えて、ゲート誘電体151の最も弱い点がゲートコネクタ構造330の垂直突起の外側のアクティブ領域611内に固定される。アイドル領域613内例えばゲートコネクタ構造330の垂直突起内のゲート誘電体151の部分がゲート誘電体全体の信頼性に貢献する。パーコレーション経路(percolation path)が形成されればまたは外因性欠陥がアイドル領域613内にたまたま位置すれば、当該トランジスタ部分はアクティブ状態ではないがゲート誘電体151は降伏し得る。通常、装置信頼性は、オン状態の半導体装置500のより高い閾値電圧とより高い抵抗を生じるゲート誘電体151の厚さの増加により向上され得る。その代りに、ゲートコネクタ構造330の垂直突起の外側のアクティブ領域611内の第1の部分151aより厚いゲートコネクタ構造330の垂直突起内のゲート誘電体151の第2の部分151bを設けることにより、装置全体の信頼性は半導体装置500のトランジスタ機能の性能への悪影響無しに著しく向上され得る。
図2は半導体装置500の表側の第1の負荷電極310とゲートコネクタ構造330を示す。トレンチゲート構造150はトランジスタセル領域610を第1の水平方向に沿って貫通する。トランジスタセル領域610内に、トランジスタセルTCがトレンチゲート構造150に沿って形成される。ゲートコネクタ構造330は、第1の水平方向と交差する第2の水平方向に沿って延びるゲートフィンガ331を含む。例えば、ゲートフィンガ331はトレンチゲート構造150の直交方向へ延びる。
ゲートフィンガ331からゲート電極155内に延びるコンタクト構造がゲート電極155とゲートフィンガ331とを電気的に接続する。ゲートフィンガ331は、ゲート電極155同士を互いに電気的に接続してゲートパッド332へ電気的に接続し得る。ボンディングワイヤ333がゲートパッド332に固定、例えば接着または半田付けされ得る。
ゲートフィンガ331およびゲートパッド332の下(すなわち、ゲートフィンガ331とゲートパッド332の垂直突起内)のゲート誘電体151の第2の部分151bは、ゲートフィンガ331およびゲートパッド332の垂直突起の外側であるが第1の負荷電極310の垂直突起内の第1の部分151aより厚い。エッジ領域690はトランジスタセル領域610を取り囲み、半導体本体100の端の側面103からトランジスタセル領域610を分離し得る。
図3は、ゲートコネクタ構造330の垂直突起内のアイドル領域613内のトランジスタセルTCの修正形態を示す。例えば、アイドル領域613は、本体ゾーン115とpn接合を形成するドープゾーン111を含み得る。ドープゾーン111はソースゾーン110と同じドーパントドーズ量を含み得るが、ドープゾーン111はソースゾーン110以外に第1の負荷電極310へのいかなる接続も無い。ゲートコンタクト335は、層間絶縁膜210内の開口を貫通し、ゲートコネクタ構造330とゲート電極155とを電気的に接続する。
ゲート誘電体151の第2の部分151bは第1の部分151aより1つ多い副層を含む。一実施形態によると、第2の部分151bは、第1の部分151aを形成する第1の副層152の第1の部分と同じ厚さと構成を有する(すなわち同じ材料からなりかつ同じ内部構造を有する)第1の副層152の第2の部分と、加えて、第1の部分151a内に存在しない第2の副層153とを含む。第2の副層153は第1の副層152の前または後ろに形成され得る。一実施形態によると、第1の副層152の第2の部分は第2の副層153と半導体本体100との間に挟まれる。別の実施形態によると、第1の副層152の第2の部分はゲート電極155と第2の副層153との間に挟まれる。
図4A、4Bは、第1の表面101から半導体本体100内に延びるストライプ状トレンチゲート構造150を含むトランジスタセルTCを有する半導体装置500を示す。各トランジスタセルTCは、トランジスタセルTCがオン状態である場合に負荷電流が垂直方向に流れるアクティブ部を含む。トランジスタセルはさらに、TC、トランジスタセルTCがオン状態である場合に負荷電流が垂直方向に流れないアイドル部を含む。
アイドル部は、ゲートコネクタ構造330の垂直突起内のトランジスタセル領域610のアイドル領域613に対応し得るおよび/またはトレンチゲート構造150の端部に対応し得る。トランジスタセルTCのアイドル部内のゲート誘電体151の第2の部分151bはアクティブ部内のゲート誘電体151の第1の部分151aより少なくとも1つ多い層を含む。
例えば、第1の部分151aは、単層または積層であり得る第1の副層152の第1の部分からなり、第2の部分151bは、第1の副層152の第2の部分に加えて、単層または積層であり得る第2の副層153を含む。図4Aの実施形態によると、第2の副層153は、第2の副層153がゲート電極155と第1の副層152との間に挟まれるように第1の副層152の形成後に形成される。第1の副層152は、炭化珪素半導体本体100上に成長される酸化珪素などの熱成長半導体酸化物であり得る。第2の副層153は、一例として、蒸着酸化珪素などの蒸着誘電体層であり得る。図4A、4Bの実施形態は、前の図面を参照して説明した実施形態のうちの任意のものと組み合わせられ得る。
図5Aにおいて、アイドル領域613はトレンチゲート構造150のトレンチ端部150zを含む。ストライプ状トレンチの端部などのトレンチ角では、成長または蒸着誘電体層の厚さは、トレンチ端の実際の形状の完全に丸い形状からの逸脱のために低減され得る。さらに、強化マイクロトレンチング(enhanced microtrenching)がトレンチ端部構造の形状の完全に丸い形状からの逸脱を誘起し得る。一実施形態によると、半導体本体100は、トレンチ端が六角形状になりやすい炭化珪素に基づく。トレンチ端部150z内のゲート誘電体151の第2の部分151bの厚さの増加は、装置信頼性を著しく向上させる。
トレンチ端部150zは、半導体装置500のオン状態において負荷電流がトレンチ端部150zに沿ったトランジスタセルTCのアイドル部を垂直方向に貫流しないようにソースゾーンを持たない場合がある。別の実施形態によると、トレンチ端部150zはソースゾーン110を含むがゲート誘電体151の厚い第2の部分151bはトランジスタセルTCの局地閾値を最大駆動レベルを越えたレベルへシフトするので、オン状態のソースゾーン110の有無にかかわらず、負荷電流はトレンチ端部150zに沿ったトランジスタセルTCのアイドル部を垂直方向に貫流しない。
図5Bに示す実施形態によると、トレンチ端部150zに沿ったトランジスタセルTCのアイドル部はソースゾーン110に対応するいかなるドープゾーンも持たない。他の実施形態によると、トレンチ端部150zに沿ったトランジスタセルTCのアイドル部は、位置、寸法、およびドーパントドーズ量の点でソースゾーン110に対応するが第1の負荷電極310への電気接続を有しないドープゾーンを含む。
図6は、第1の副層152の前に形成される第2の副層153を有する実施形態を示す。第2の副層153は、アイドルトランジスタ部分613内の第1の副層152と半導体本体100との間に挟まれる。
図7A、7Bは、半導体本体100が炭化珪素から形成される半導体装置500を示す。
半導体装置100は、第1の表面101から炭化珪素の半導体本体100内に延びるストライプ状トレンチゲート構造150に基づくトランジスタセルTCを含む。トランジスタセルTCは、トランジスタセルTCがオン状態の場合に負荷電流が垂直方向に流れるアクティブ部と、オン状態の場合に負荷電流が垂直方向に流れないアイドル部とを含む。アイドル部内のゲート誘電体151の第2の部分151bはアクティブ部内の第1の部分151aより厚い。図7A、7Bの実施形態は、前の図面を参照して説明した実施形態のうちの任意のものと組み合わせられ得る。
図8A〜8Cに示す半導体装置500は、ゲート端子Gへ電気的に接続または結合されたゲート電極155を含むストライプ状トレンチゲート構造150に沿って形成されたトランジスタセルTCを有する炭化珪素からなる半導体本体100に基づくIGFETであり、第1の負荷電極310は図1A、1Bそれぞれを参照して説明したようにソース端子Sへ電気的に接続または結合される。
ドリフト構造120は、表側の第1の表面101の反対側の半導体本体100の裏側の第2の表面102に沿って形成される高濃度ドープドレイン層129を含み得る。ドレイン層129は、ドレイン端子Dを形成するまたはそれへ電気的に接続され得る第2の負荷電極320とオーム接触を形成する。第2の表面102に沿ったドレイン層129内の最大ドーパント濃度は、一例として少なくとも1E19cm−3であり得る。
ドリフト構造120はさらに、ドレイン層129とトランジスタセルTCの本体ゾーン115間に低ドープドリフトゾーン121を含む。ドリフトゾーン121内の平均ドーパント濃度は、一例として1E14cm−3〜1E17cm−3の範囲であり得る。第1の負荷電極310へ電気的に接続されたダイオード領域116が第1の表面101とドリフトゾーン121との間に延び得る。ダイオード領域116は、半導体装置500の本体ダイオードを具現化する第3のpn接合pn3を形成し得るおよび/または逆阻止状態のドレイン電位に対してゲート誘電体151を遮蔽し得る。
半導体装置500は、一例としてゲートフィンガ331、ゲートランナおよびゲートパッド332を含み得るトレンチゲート構造150のトレンチ端部150zに沿っておよびゲートコネクタ構造330の垂直突起内の両方にアイドル領域613を含む。アイドル領域613内のゲート誘電体151の第2の部分151bの厚さはアクティブ領域611内の第1の部分151aの厚さより少なくとも20%厚い。第1および第2の部分151a、151bのそれぞれは単層または積層であり得る。
ここでは特定の実施形態が示され説明されたが、様々な代替および/または等価実施形態が本発明の範囲から逸脱することなく、図示され説明された特定の実施形態を置換し得るということが、当業者により理解される。本出願は、本明細書で論述された特定の実施形態への任意の適合化またはその変形もカバーするように意図されている。したがって、本発明は特許請求の範囲とその等価物だけにより制限されることが意図されている。
100 半導体本体
101 第1の表面
110 ソースゾーン
115 本体ゾーン
116 ダイオード領域
120 ドリフト構造
129 高濃度ドレイン層
150 ストライプ状トレンチゲート構造
150z トレンチ端部
151a 第1の部分
151b 第2の部分
152 第1の副層
153 第2の副層
155 ゲート電極
171 アクティブメサ部
210 層間絶縁膜
310 第1の負荷電極
320 第2の負荷電極
330 ゲートコネクタ構造
331 ゲートフィンガ
332 ゲートパッド
333 ボンディングワイヤ
335 ゲートコンタクト
500 半導体装置
610 トランジスタセル領域
611 アクティブ領域
613 アイドル領域
690 エッジ領域
pn1 第1のpn接合
pn2 第2のpn接合
pn3 第3のpn接合
D ドレイン端子
G ゲート端子
L1 第1の負荷端子
L2 第2の負荷端子
S ソース端子
TC トランジスタセル
101 第1の表面
110 ソースゾーン
115 本体ゾーン
116 ダイオード領域
120 ドリフト構造
129 高濃度ドレイン層
150 ストライプ状トレンチゲート構造
150z トレンチ端部
151a 第1の部分
151b 第2の部分
152 第1の副層
153 第2の副層
155 ゲート電極
171 アクティブメサ部
210 層間絶縁膜
310 第1の負荷電極
320 第2の負荷電極
330 ゲートコネクタ構造
331 ゲートフィンガ
332 ゲートパッド
333 ボンディングワイヤ
335 ゲートコンタクト
500 半導体装置
610 トランジスタセル領域
611 アクティブ領域
613 アイドル領域
690 エッジ領域
pn1 第1のpn接合
pn2 第2のpn接合
pn3 第3のpn接合
D ドレイン端子
G ゲート端子
L1 第1の負荷端子
L2 第2の負荷端子
S ソース端子
TC トランジスタセル
Claims (21)
- 第1の表面(101)から半導体本体(100)内に延びるストライプ状トレンチゲート構造(150)を含むトランジスタセル(TC)と、
前記第1の表面(101)から離れかつ前記トレンチゲート構造(150)の端部から離れたゲートコネクタ構造(330)であって、前記トレンチゲート構造(150)内のゲート電極(155)へ電気的に接続されたゲートコネクタ構造(330)と、
前記ゲート電極(155)を前記半導体本体(100)から分離するゲート誘電体(151)とを含む半導体装置であって、
前記ゲートコネクタ構造(330)の垂直突起の外側の前記ゲート誘電体(151)の第1の部分(151a)が前記ゲートコネクタ構造(330)の前記垂直突起内の第2の部分(151b)より薄い、半導体装置。 - 前記ゲートコネクタ構造(330)はゲートパッド(332)と前記ゲートパッド(332)に固定されたボンディングワイヤ(333)とを含む、請求項1に記載の半導体装置。
- 前記ゲートコネクタ構造(330)は、複数のゲートトレンチ構造(150)を横切り、かつ前記ゲートトレンチ構造(150)内の前記ゲート電極(155)へ電気的に接続されたストライプ状ゲートフィンガ(331)を含む、請求項1または2に記載の半導体装置。
- 前記ゲート誘電体(151)は前記トレンチゲート構造(150)のトレンチ端部(150z)内に別の第2の部分(151b)を含む、請求項1から3のいずれか一項に記載の半導体装置。
- 前記半導体本体(100)は炭化珪素に基づく、請求項1から4のいずれか一項に記載の半導体装置。
- 前記第1の部分(151a)は第1の副層(152)の第1の部分を含み、前記第2の部分(151b)は前記第1の部分(151a)内に存在しない第2の副層(153)と前記第1の副層(152)の第2の部分とを含む、請求項1から5のいずれか一項に記載の半導体装置。
- 前記第2の部分(151b)の厚さは前記第1の部分(151a)の厚さより少なくとも20%厚い、請求項1から6のいずれか一項に記載の半導体装置。
- 第1の表面(101)から半導体本体(100)内に延びるストライプ状トレンチゲート構造(150)を含むトランジスタセル(TC)であって、前記トランジスタセル(TC)は、前記トランジスタセル(TC)がオン状態である場合に負荷電流が前記第1の表面に垂直である垂直方向に流れるアクティブ部と、前記トランジスタセル(TC)がオン状態である場合に負荷電流が前記垂直方向に流れないアイドル部とを含む、トランジスタセル(TC)を含む半導体装置であって、
前記アイドル部内の前記ゲート誘電体(151)の第2の部分(151b)は前記アクティブ部内の前記ゲート誘電体(151)の第1の部分(151a)より少なくとも1つ多い副層を含む、半導体装置。 - 前記トレンチゲート構造(150)内のゲート電極(155)へ電気的に接続され、かつ前記第1の表面(101)から離れて形成されたゲートコネクタ構造(330)をさらに含み、
前記アイドル部の少なくとも一部は前記ゲートコネクタ構造(330)の垂直突起内に形成されている、請求項8に記載の半導体装置。 - 前記ゲートコネクタ構造(330)はゲートパッド(332)と前記ゲートパッド(332)に固定されたボンディングワイヤ(333)とを含む、請求項9に記載の半導体装置。
- 前記ゲートコネクタ構造(330)は複数のゲートトレンチ構造(150)を横切るストライプ状ゲートフィンガ(331)を含む、請求項9または10に記載の半導体装置。
- 前記半導体本体(100)は炭化珪素に基づく、請求項8から11のいずれか一項に記載の半導体装置。
- 前記第1および第2の誘電体層(151a、151b)のうちの1つは前記半導体本体(100)の熱酸化により形成される半導体酸化物層である、請求項8から12のいずれか一項に記載の半導体装置。
- 前記第1の部分(151a)は第1の副層(152)の第1の部分を含み、前記第2の部分(151b)は前記第1の部分(151a)内に存在しない第2の副層(153)と前記第1の副層(152)の第2の部分とを含む、請求項8から13のいずれか一項に記載の半導体装置。
- 第1の表面(101)から半導体本体(100)内に延びるストライプ状トレンチゲート構造(150)を含むトランジスタセル(TC)であって、前記トランジスタセル(TC)は、前記トランジスタセル(TC)がオン状態である場合に負荷電流が前記第1の表面に垂直である垂直方向に流れるアクティブ部と、前記トランジスタセル(TC)がオン状態である場合に負荷電流が前記垂直方向に流れないアイドル部とを含む、トランジスタセル(TC)を含む半導体装置であって、
前記アイドル部内の前記ゲート誘電体(151)の第2の部分(151b)は、前記アクティブ部内の前記ゲート誘電体(151)の第1の部分(151a)より厚く、前記トレンチ構造(150)内のゲート電極(155)を本体ゾーン(115)から分離する、半導体装置。 - 前記トレンチゲート構造(150)内の前記ゲート電極(155)へ電気的に接続され、かつ前記第1の表面(101)から離れて形成されたゲートコネクタ構造(330)をさらに含み、
前記アイドル部の少なくとも一部は前記ゲートコネクタ構造(330)の垂直突起内に形成される、請求項15に記載の半導体装置。 - 前記ゲートコネクタ構造(330)はゲートパッド(332)と前記ゲートパッド(332)に固定されたボンディングワイヤ(333)とを含む、請求項15または16に記載の半導体装置。
- 前記ゲートコネクタ構造(330)は複数のゲートトレンチ構造(150)を横切るストライプ状ゲートフィンガ(331)を含む、請求項15から17のいずれか一項に記載の半導体装置。
- 前記アイドル部内の前記ゲート誘電体(151)の前記第2の部分(151b)は前記アクティブ部内の前記ゲート誘電体(151)の前記第1の部分(151a)より少なくとも1つ多い層を含む、請求項15から18のいずれか一項に記載の半導体装置。
- 前記第1の部分(151a)は第1の副層(152)の第1の部分を含み、前記第2の部分(151b)は前記第1の部分(151a)内に存在しない第2の副層(153)と前記第1の副層(152)の第2の部分とを含む、請求項15から19のいずれか一項に記載の半導体装置。
- 前記半導体本体(100)は炭化珪素に基づく、請求項15から20のいずれか一項に記載の半導体装置。
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