DE10324754B4 - Halbleiterbauelement - Google Patents

Halbleiterbauelement Download PDF

Info

Publication number
DE10324754B4
DE10324754B4 DE10324754.8A DE10324754A DE10324754B4 DE 10324754 B4 DE10324754 B4 DE 10324754B4 DE 10324754 A DE10324754 A DE 10324754A DE 10324754 B4 DE10324754 B4 DE 10324754B4
Authority
DE
Germany
Prior art keywords
region
fox
trench structure
trench
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10324754.8A
Other languages
English (en)
Other versions
DE10324754A1 (de
Inventor
Dr. Zundel Markus
Dr. Hirler Franz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10324754.8A priority Critical patent/DE10324754B4/de
Priority to US10/857,353 priority patent/US7211860B2/en
Publication of DE10324754A1 publication Critical patent/DE10324754A1/de
Application granted granted Critical
Publication of DE10324754B4 publication Critical patent/DE10324754B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Abstract

Halbleiterbauelement,- bei welchem in einem Halbleitermaterialbereich (20) eine Grabenstrukturtransistoranordnung (10) mit einem Transistorzellenfeld (Z) einer Mehrzahl in Grabenstrukturen (30) des Halbleitermaterialbereichs (20) im Wesentlichen streifenförmig angeordneter vertikaler Grabenstrukturtransistoreinrichtungen (T) mit im aufgesteuerten Zustand vertikalem Stromfluss vorgesehen ist,- bei welchem das Transistorzellenfeld (Z) offen strukturiert ausgebildet ist,- bei welchem die Gatebereiche (G) der Grabenstrukturtransistoreinrichtungen (T) im Wesentlichen im Inneren der Grabenstruktur (30) und durch eine isolierende Oxidschicht (GOX, FOX) von den Wandbereichen (30w) der jeweiligen Grabenstruktur (30) elektrisch isoliert ausgebildet sind,- bei welchem die Sourcebereiche (S), die Bodybereiche (B) und gegebenenfalls die Bodykontaktbereiche (Bk) der Grabenstrukturtransistoreinrichtungen (T) jeweils in den Mesabereichen (M) des Halbleitermaterialbereichs (20) zwischen benachbarten Grabenstrukturen (30) angeordnet sind, wobei die Sourcebereiche (S) jeweils vollständig in den zugeordneten Bodybereichen (B) enthalten sind und mit diesen insbesondere einen gemeinsamen Oberflächenbereich aufweisen, und- bei welchem in einem ersten lateralen Randbereich (R) des Zellenfeldes (Z) und/oder des Halbleitermaterialbereichs (20) die isolierende Oxidschicht (FOX) in Endbereichen (30e) der jeweiligen Grabenstruktur (30) eine vergleichsweise große Schichtstärke (D) in Form eines Feldoxids (FOX) oder Dickoxids aufweist, und zwar im Vergleich zur Schichtstärke (D) des isolierenden Oxids (GOX) oder des Gateoxids (GOX) außerhalb des ersten lateralen Randbereichs (R).

Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement.
  • Die Verringerung des flächenspezifischen Einschaltwiderstandes Ron·A spielt bei der Weiterentwicklung einer Vielzahl von Halbleiterbauelementen eine große Rolle, wobei dabei insbesondere der Bereich der Leistungshalbleiterbauelemente und dort die so genannten DMOS-Leistungstransistoren besondere Beachtung finden. Dabei ist eine der wesentlichen Zielsetzungen neben der Absenkung des flächenspezifischen Einschaltwiderstandes Ron·A das gleichzeitige Ausbilden einer guten Durchbruchs- oder Avalanchefestigkeit des jeweils hergestellten Halbleiterbauelements.
  • Zwar gibt es zur Bereitstellung entsprechender Architekturen, welche diese Bauelementeigenschaften realisieren können, durchaus viel versprechende Maßnahmen, z. B. das so genannte Feldplattenkonzept. Diese bekannten Konzepte allein sind jedoch insbesondere im Randbereich eines Chips oder eines Zellenfeldes auf einem Chip nicht ausreichend, um die geforderten und oben beschriebenen Eigenschaften bei einem Leistungshalbleiterbauelement einfach realisieren zu können.
  • Aus den Druckschriften DE 199 35 442 C1 , US 6 429 481 B1 , DE 101 53 315 A1 , WO 00/ 42 665 A1 , EP 0 895 290 B1 , EP 1 168 455 A2 und US 6 534 823 B2 sind Feldeffekttransistoren bekannt, bei denen die Gatestrukturen in Gräben ausgebildet sind.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement anzugeben, bei welchem auch im Randbereich eines Chips oder Zellenfeldes besonders günstige Eigenschaften im Hinblick auf den spezifischen Einschaltwiderstand und die Durchbruchsfestigkeit oder Avalanchefestigkeit ohne großen Aufwand erreicht werden können.
  • Gelöst wird die Aufgabe bei einem Halbleiterbauelement erfindungsgemäß durch die Merkmale des unabhängigen Patentanspruchs 1. Vorteilhafte Weiterbildungen des erfindungsgemäßen Halbleiterbauelements sind Gegenstand der abhängigen Unteransprüche.
  • Beim erfindungsgemäßen Halbleiterbauelement ist in einem Halbleitermaterialbereich oder einem Chip eine Grabenstrukturtransistoranordnung oder Trenchtransistoranordnung mit einem Transistorzellenfeld einer Mehrzahl in Grabenstrukturen oder Gräben des Halbleitermaterialbereichs im Wesentlichen streifenförmig angeordneter Grabenstrukturtransistoreinrichtungen oder Trenchtransistoren vorgesehen. Das Transistorzellenfeld ist offen strukturiert. Gateelektrodenbereiche, Gatebereiche oder Gateelektroden der jeweiligen Grabenstrukturtransistoreinrichtungen oder Trenchtransistoren sind im Wesentlichen im Inneren der Grabenstruktur ausgebildet und dabei durch eine isolierende Oxidschicht, nämlich einem Gateoxid im weiteren Sinne, von den Wandbereichen der Gräben oder der Grabenstruktur elektrisch isoliert. Sourcebereiche, Bodybereiche und gegebenenfalls vorgesehene Bodykontaktbereiche der Grabenstrukturtransistoreinrichtung oder des Trenchtransistors sind jeweils im so genannten Mesabereich des Halbleitermaterialbereichs, nämlich in dem Bereich zwischen direkt benachbarten Grabenstrukturen oder Gräben, angeordnet, wobei die Sourcebereiche jeweils echt in den zugeordneten Bodybereichen enthalten sind und mit diesen insbesondere einen gemeinsamen Oberflächenbereich aufweisen.
  • Im ersten oder oberen Randbereich des Zellenfeldes und/oder des Halbleitermaterialbereichs ist erfindungsgemäß die isolierende Oxidschicht in Endbereichen der Grabenstrukturen oder Gräben mit einer vergleichsweise großen oder hohen Schichtstärke ausgebildet, insbesondere in Form eines so genannten Feldoxids oder Dickoxids. Diese Schichtstärke ist vergleichsweise hoch oder groß im Vergleich zur Schichtstärke des isolierenden Oxids außerhalb des ersten oder oberen Randbereichs oder im oberen Trenchbereich oder Grabenbereich, nämlich im Vergleich zu einem Gateoxid im engeren Sinne, gewählt.
  • Eine Kernidee der vorliegenden Erfindung sind somit das Verstärken des isolierenden Oxids im Sinne eines Dickoxids oder Feldoxids an den Enden der Gräben.
  • Im ersten oder oberen Randbereich des Zellenfeldes in Endbereichen der Grabenstrukturen oder Gräben sind die Sourcebereiche der Grabenstrukturtransistoreinrichtungen oder der Trenchtransistoren und/oder deren Enden in vorteilhafter Weise jeweils lateral strikt auf der Höhe des Gateoxids im engeren Sinne angeordnet.
  • Alternativ oder zusätzlich sind erfindungsgemäß die Bodybereiche und gegebenenfalls die Bodykontaktbereiche im ersten oder oberen Randbereich des Zellenfeldes in Endbereichen der Grabenstrukturen oder Gräben lateral auf der Höhe des Feldoxids und vom ersten oder oberen Rand des Zellenfeldes beabstandet ausgebildet.
  • Weitere Aspekte der Erfindung sind also das Anordnen der Bodybereiche und/oder der Bodykontaktbereiche der randständigen Transistoren und/oder deren Enden im Bereich des Feldoxids oder Dickoxids, und zwar echt im Innern des durch das Feldoxid definierten Bereichs, d. h also mit endlichem Abstand vom ersten oder oberen Rand des Zellenfeldes. Dabei ist auch die offene Struktur des Zellenfeldes wesentlich.
  • Durch die erfindungsgemäß vorgesehenen Maßnahmen ergibt sich somit eine vereinfachte Geometrie des Zellenfeldes im Hinblick auf die Streifenstruktur der Gräben, wobei Kreuzungen, Verwinkelungen und T-Elemente bei der Grabengeometrie vermieden werden und damit auch die mit diesen bekannten Geometrieproblemen einhergehenden Feldstärkeüberhöhungen in Bezug auf das dort entstehende elektrische Feld.
  • Das erfindungsgemäße Halbleiterbauelement wird dadurch weiter gebildet, dass der Bodykontaktbereich jeweils vom ersten oder oberen Rand echt beabstandet angeordnet und/oder ausgebildet ist und/oder dass der Bodykontaktbereich mit einem Kontakt und/oder mit einem Überlapp mit dem jeweiligen Bodybereich angeordnet und/oder ausgebildet ist.
  • Alternativ oder zusätzlich ist es vorgesehen, dass ein oder mehrere Bodykontaktbereiche oder Teile davon einen Bereich oder Teil des jeweiligen Sourcebereichs ersetzend angeordnet und/oder ausgebildet sind.
  • Bei einer anderen Ausgestaltung des erfindungsgemäßen Halbleiterbauelements ist es vorgesehen, dass ein oder mehrere Bodykontaktbereiche oder Teile davon bezüglich des jeweiligen Sourcebereichs randständig angeordnet und/oder ausgebildet sind, insbesondere auf den ersten oder oberen Randbereich zu.
  • Weiter alternativ oder zusätzlich ist es vorgesehen, dass mehrere Bodykontaktbereiche in einem jeweiligen Sourcebereich vorgesehen sind, insbesondere mit einem vergleichsweise lateral weit ausgedehnten und zum Sourcebereich randständigen Bodykontaktbereich und einem oder mehreren weiteren Bodykontaktbereichen, welche Teile oder Bereich des jeweiligen Sourcebereichs ersetzen.
  • Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Bauelements ist es vorgesehen, dass der Bodybereich einer jeweiligen Grabenstrukturtransistoreinrichtung und/oder dessen Ende oder Endung jeweils vom Rand des Zellenfeldes lateral strikt innerhalb des jeweiligen durch das Feldoxid definierten Bereichs angeordnet ist.
  • Alternativ oder zusätzlich ist es vorgesehen, dass dabei gegebenenfalls der Bodykontaktbereich der jeweiligen Grabenstrukturtransistoreinrichtung und/oder dessen Ende oder Endung jeweils zwischen dem entsprechenden Sourcebereich dementsprechend vorgesehenen Bodybereich angeordnet ist, insbesondere in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid und Gateoxid definiert ist.
  • Alternativ dazu ist es vorgesehen, dass der Bodykontaktbereich der jeweiligen Grabenstrukturtransistoreinrichtung und/oder dessen Ende oder Endung jeweils vom Rand des Zellenfeldes lateral strikt innerhalb des jeweiligen durch das Feldoxid definierten Bereichs angeordnet ist und/oder dass der Bodybereich der jeweiligen Grabenstrukturtransistoreinrichtung und/oder dessen Ende oder Endung jeweils zwischen dem entsprechenden Sourcebereich und dem entsprechenden Bodykontaktbereich angeordnet ist, insbesondere in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid und Gateoxid definiert ist.
  • Die bereits angesprochene offene Strukturierung des Zellenfeldes ist dadurch realisiert, dass zwischen dem Zellenfeld und dem Rand des Zellenfeldes und/oder des Halbleitermaterialbereichs oder Chips auf der vertikalen Höhe der Grabenstrukturen durchgehend Halbleitermaterial vorgesehen ist, insbesondere ein Siliziummaterial und/oder insbesondere von der Oberfläche des Zellenfeldes oder des Halbleitermaterialbereichs oder Chips bis zur Tiefe der jeweiligen Grabenstrukturen reichend.
  • Bei einer anderen Ausführungsform des erfindungsgemäßen Halbleiterbauelements ist es vorgesehen, dass das Zellenfeld von einer Mehrzahl im Wesentlichen gleicher und im Wesentlichen äquidistant beabstandeter Grabenstrukturen oder Gräben in Form einer im Wesentlichen homogenen Streifenanordnung gebildet ist.
  • Ferner kann es vorgesehen sein, dass eine im Wesentlichen vollständig randständige oder im zweiten oder seitlichen Randbereich des Zellenfeldes angeordnete Grabenstruktur zumindest randseitig vollständig ein Oxid oder Feldoxid als isolierende Oxidschicht aufweist.
  • Alternativ oder zusätzlich kann es vorgesehen sein, dass eine im Wesentlichen vollständig randständige oder im zweiten oder seitlichen Randbereich des Zellenfeldes angeordnete Grabenstruktur zumindest in ihrem randseitigen Mesabereich ohne Sourcebereich ausgebildet ist.
  • Dabei ist es insbesondere vorgesehen, dass direkt benachbart zur im zweiten oder seitlichen Randbereich des Zellenfeldes angeordnete Grabenstruktur zusammenhängend die Mesabereiche weiterer Grabenstrukturen ohne Sourcebereich ausgebildet sind.
  • Zusätzlich oder alternativ ist es vorgesehen, dass bei einer im Wesentlichen vollständig randständigen oder im zweiten oder seitlichen Randbereich des Zellenfeldes angeordneten Grabenstruktur ein den randseitigen Mesabereich vollständig durchmessender Bodykontaktbereich ausgebildet ist.
  • In diesem Fall ist es insbesondere vorgesehen, dass direkt benachbart zur im zweiten oder seitlichen Randbereich des Zellenfeldes angeordnete Grabenstruktur zusammenhängend die Mesabereiche weiterer Grabenstrukturen jeweils mit einem den jeweiligen Mesabereich lateral vollständig durchmessenden Bodykontaktbereich ausgebildet sind.
  • Vorzugsweise sind die Grabenstrukturtransistoreinrichtungen jeweils als Feldplattentransistoreinrichtungen ausgebildet.
  • Alternativ oder zusätzlich ist es vorgesehen, dass die Stärke DFOX des Feldoxids deutlich größer ist als die Stärke DGOX des Gateoxids jeweils im oberen Bereich der jeweiligen Grabenstruktur, wobei insbesondere DFOX > 1,5 DGOX und vorzugsweise DFOX ≥ 2,5 DGOX gilt.
  • Ferner ist es von Vorteil, wenn die Stärke des Feldoxids deutlich größer ist als die Stärke des Gateoxids im engeren Sinne, und zwar des Gateoxids jeweils im oberen Bereich der jeweiligen Grabenstruktur des jeweiligen Grabens.
  • Besondere Beachtung findet das erfindungsgemäße Konzept in der Anwendung im so genannten Dense-Trench-Konzept, wie aus DE 101 53 315 A1 bekannt. Dabei ist es vorgesehen, dass die Breite DMESA der jeweils zwischen zwei direkt benachbarten Grabenstrukturen befindlichen Mesa oder des entsprechenden Mesabereichs kleiner ist als die Breite der Grabenstruktur DTRENCH: DMESA < DTRENCH.
  • Insbesondere kann es im Rahmen des so genannten Dense-Trench-Konzepts vorgesehen sein, dass die Breite DMESA des jeweils zwischen zwei direkt benachbarten Grabenstrukturen oder Gräben befindlichen Mesabereichs kleiner ist als die 2,5-fache Stärke DFOX des Feldoxids oder als die im engeren Sinne 2,5-fache Stärke DGOX des Gateoxids.
  • Im Hinblick auf die Kontaktierung der Gatebereiche oder der Gates bieten sich verschiedene Ausführungsformen im Rahmen des erfindungsgemäßen Konzepts an.
  • So kann es z. B. vorgesehen sein, dass zur Kontaktierung der Gatebereiche jeweils mindestens ein Gatekontaktbereich auf dem jeweiligen Graben lateral im Bereich des Feldoxids oder Dickoxids im jeweiligen Endbereich der Grabenstruktur oder des Grabens justiert ausgebildet ist.
  • Dabei kann es vorgesehen sein, dass der jeweilige Gatekontakt vom ersten oder oberen Rand des Zellenfeldes beabstandet angeordnet ist, so dass der jeweilige Gatekontaktbereich echt innerhalb desjenigen Bereichs des jeweiligen Grabes oder der jeweiligen Grabenstruktur ausgebildet ist, welcher durch das Feldoxid definiert ist, d. h. also mit einem endlichen Abstand vom tatsächlichen ersten oder oberen Rand des Zellenfeldes, so dass die absoluten und distalen Enden der jeweiligen Grabenstrukturen oder Enden frei bleiben.
  • Bei all diesen Ausführungsformen kann es erfindungsgemäß vorgesehen sein, dass ein Sourceimplantationsbereich als Sourceimplantationsring echt außerhalb des Zellenfeldes des Halbleiterbauelements und/oder des Randes und/oder außerhalb des jeweiligen Grabens oder Trenches am oberen Rand oder Randbereich vorgesehen und angeordnet ist.
  • Diese und weitere Vorteile und Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Bemerkungen weiter verdeutlicht:
  • Bei der Entwicklung neuer Generationen von DMOS-Leistungstransistoren spielt die Verringerung des spezifischen Einschaltwiderstandes Ron·A eine große Rolle. Ein sehr niedriger flächenspezifischer Einschaltwiderstand Ron·A lässt sich durch das Konzept des „Dense Field Plate Trenches“ erreichen, wie aus DE 101 53 315 A1 bekannt. Um neben dem niedrigen flächenspezifischen Einschaltwiderstand Ron·A auch gute Durchbruchseigenschaften und/oder eine gute Avalanchefestigkeit zu erhalten, ist eine Optimierung sowohl der Dense-Trench-Zelle als auch des Chiprandes unerlässlich. Die herkömmlichen Chiprandkonzepte erweisen sich für das Dense-Trench-Konzept als unvorteilhaft, in erster Linie wegen der immer kleiner werdenden Strukturen oder Mesaweite.
  • Das Trenchzellenfeld endet bei einem typischem Chiprandabschluss üblicherweise z. B. mit einem Quertrench, wie z.B. aus WO 00/ 42 665 A1 bekannt, von dem wiederum Trenchfinger für die Gatekontaktierung nach außen führen. In diesem Bereich sind sehr viele Trench-T-Stücke und/oder Trenchkreuzungen ausgeführt. Das Polysilizium der Gatebereiche wird aus diesen Trenchfingern auf die Siliziumoberfläche herausgezogen und dort mittels Kontaktlöchern kontaktiert. Als Variante wird das Polysilizium in einem eigens erzeugten Quertrench belassen und mittels Kontaktlöchern direkt auf diesem Trench kontaktiert.
  • Es wird erfindungsgemäß unter Anderem vorgeschlagen, beim Dense-Trench-Konzept mit dem Durchbruchsort am Trenchboden für den Chiprand ein neues Konzept einzuführen. Das neue Konzept ist sowohl aus technologischen Gründen als auch aus Gründen der Potentialverteilung und Ausgestaltung des Durchbruchortes besonders vorteilhaft.
  • Das hier vorgeschlagene Konzept geht von einfachen Trenchstreifen aus. Da zum Chiprand hin jedoch die volle Drainspannung im Sperrfall anliegen kann, sind die Enden dieser Trenchstreifen beidseitig vollständig mit Dickoxid auszuführen.
  • Aus demselben Grund sind die beiden jeweils seitlich äußersten Trenchstreifen zumindest an deren Trenchaußenseitenwand auf voller Länge optional ebenfalls mit Dickoxid auszuführen. Das Trenchlayout ist bevorzugt ein einfaches, homogenes Steifendesign, denn aus 3D-Simulationen folgt, dass Abweichungen von diesem Layouttyp stets zu E-Feldüberhöhungen führen und somit die Durchbruchsspannung deutlich abgesenkt wird. Es sind also T-Stücke, Trenchkreuzungen sowie irgendwelche merklichen Verwinkelungen (größer 5°), wie sie in 13 gezeigt und z.B. aus WO 00/ 42 665 A1 bekannt sind, im Trenchlayout zu vermeiden. Weiterhin sind Trenchaufweitungen z.B. für große Gatekontaktflächen ebenso zu vermeiden, da das Mesagebiet zwischen den Trenches dadurch eingeengt wird, wie das in 14 gezeigt ist, was wiederum zu einem unerwünschten Absinken der Durchbruchsspannung (Ubr) im Chiprand führt.
  • Sourcegebietendungen zwischen Dense Trenches ohne vollständig in ein Bodygebiet eingebettet zu sein sind grundsätzlich zu vermeiden, an den Profilkrümmungen entstehen ebenfalls große Feldüberhöhungen und wieder abgesenkte Ubr. Eine direkte Folge daraus ist, dass der Sourceimplantationsring (oder jede n+ Dotierung) zur Unterdrückung des parasitären p-Kanal-Transistors, der sich vom Sägerand bis zum Zellenfeld ausbilden kann, deutlich außerhalb der Trenchenden verlaufen muss. Der Sourceimplantationsring kann jedoch optional längs des letzten Trenches an der äußeren Trenchwand verlaufen. In diesem Fall wird der mögliche Durchbruchsort in der Ecke von Si-Oberfläche und Trenchseitenwand abgeschwächt. Zur Abschwächung dieser Ecke an den Trenchenden sind die Trenches unter der Gatemetallisierung hindurch so weit nach außen zu führen, dass die Potentiallinien frei senkrecht nach oben verlaufen können und damit diese Ecke entschärfen.
  • Das Sourcegebiet im letzten Mesagebiet zum seitlichen Chiprand hin ist vorzugsweise einzusparen bzw. optional durch ein ganzflächiges Bodykontaktgebiet zu ersetzten, um das Einschalten des parasitären Bipolartransistors am Chiprand im Durchbruchsfall zu vermeiden.
  • Bodygebietendungen zwischen Dense Trenches sind nur dann geeignet, wenn sie ganzflächig vom Zellenfeld her kommend im äußeren Trenchbereich - dort ist überall Dickoxid im Trench - enden und auch nicht noch mal neu beginnen. Diese Bodygebietendung ist ein potenzieller Durchbruchsort, liegt jedoch stets einige Volt höher als der Durchbruchsort am Trenchboden. Die Bodygebietendungen sind besonders gut mittels Bodykontaktgebieten anzuschließen, um gute Avalanchefestigkeit zu erreichen und zwar zur Vermeidung des Einschaltens des parasitären Bipolartransistors in diesem Bereich, da aus dem gesamten Chiprandbereich die Avalancheladungen abgesaugt werden müssen. Aus den Bedingungen für Source-, Body- und Bodykontaktgebieten zwischen den Trenches folgt automatisch, dass, vom Zellenfeld her kommend, nach außen hin gerichtet zuerst das Sourcegebiet, dann das Bodykontaktgebiet und letztlich das Bodygebiet enden müssen.
  • Eine mögliche Grundidee besteht also in der Bereitstellung eines neuen Chiprandkonzeptes, das für das Dense Trench Konzept geeignet ist. Folgende Regeln können dabei wesentlich einzuhalten und miteinander zu kombinieren sein:
    1. a) Trenchstreifendesign ohne Trenchkreuzungen oder Trench-T-Stücke,
    2. b) Trenchstreifendesign ohne Mesagebieteinengungen,
    3. c) Trenchstreifendesign mit Trenchenden, die komplett mit Dickoxid gefüllt sind,
    4. d) Trenchsteifendesign mit seitlichem Randtrench, der zumindest auf der Außenseite und im Trenchbodenbereich mit Dickoxid gefüllt ist,
    5. e) Sourcegebietendungen zwischen den Trenches nur dann möglich, wenn ins Bodygebiet eingebettet, und
    6. f) Bodygebietendungen zwischen den Trenches nur dann möglich, wenn sie im Bereich der Trenchenden mit Dickoxid in den Trenches ausgebildet sind.
  • Weitere Regeln sind optional, ggf. in Kombination anwendbar:
    • g) Sourceimplantationsring (n+ Ring) zur Unterdrückung der p-Kanal-Parasiten mit Abstand zu den Trenchenden, optional angrenzend an Längsseitenwand des letzten Randtrenches,
    • h) Trenchenden über Metallring(e) im Chiprand hinaus nach außen verlängern,
    • i) Bodygebietendungen zwischen den Trenches sind über Bodykontaktgebiete besonders gut anzuschließen, und
    • j) Letztes Mesagebiet zum seitlichen Chiprand hin ist ohne Source ausgeführt, stattdessen optional mit ganzflächigem Bodykontakt.
  • Diese Regeln gelten bevorzugt im Regime des Dense-Feldplattentrenches, d.h., dass die Trenches so dicht gepackt sein müssen, dass der Durchbruchsort stets am Trenchboden liegt.
  • Das vorliegende Chiprandkonzept lässt sich auch auf p-Kanaltransistoren, IGBTs und Drainuptransistoren in ICs übertragen, sowie auch auf Trenchtransistoren mit mehreren Elektroden im Trench.
  • Weiterhin ist dieses Chiprandkonzept mit der Kontaktierung der (Poly-)Elektrode(n) im Trench mittels eines direkt auf den Trench justierten Kontaktloches kombinierbar. Diese Art der Kontaktierung direkt auf den Trench hat den Vorteil, dass die Polystrukturierung an der Si-Oberfläche entfallen kann und damit eine Maskentechnik eingespart wird. Die Kontaktierung der Elektroden im Trench kann optional auch mit einem Polyplug ausgeführt werden.
  • Dieses Chiprandkonzept hat gegenüber einem Trenchlayout mit T-Stücken oder Trenchkreuzungen zusätzlich den technologischen Vorteil, dass die Homogenität bei Abscheideprozessen (z.B. Polysilizium in den Trench oder TEOS/BPSG) sowie bei Recessätzungen in den Trench hinein deutlich verbessert ist.
  • Nachfolgend wird die Erfindung anhand bevorzugter Ausführungsformen auf der Grundlage der beigefügten Zeichnung näher erläutert.
    • 1 zeigt in schematischer Draufsicht eine Ausführungsform eines erfindungsgemäßen Halbleiterbauelements zur Groborientierung.
    • 2 zeigt in schematischer Draufsicht Details eines Endbereichs eines Grabens der Ausführungsform der 1.
    • 3 zeigt in Form einer schematischen Draufsicht eine andere Ausführungsform des erfindungsgemäßen Halbleiterbaulelements.
    • 4, 5 zeigen in schematischer Querschnittsansicht Schnitte durch die Ausführungsform der 3, und zwar entlang der Linien IV-IV bzw. V-V.
    • 6 - 9 zeigen in Form schematischer Draufsichten andere Ausführungsformen des erfindungsgemäßen Halbleiterbauelements.
    • 10, 11 zeigen in Form einer schematischen Draufsicht bzw. in Form einer schematischen geschnittenen Seitenansicht eine Ausführungsform des erfindungsgemäßen Halbleiterbauelements mit zwei Gateelektroden oder allgemein Trenchelektroden.
    • 12A,B erläutern in Form einer schematischen und seitlichen Querschnittsansicht sowie einer schematischen Draufsicht verschiedene geometrische Aspekte der vorliegenden Erfindung.
    • 13, 14 erläutern in Form schematischer Draufsichten Probleme, die auftreten.
  • Nachfolgend bezeichnen identische Bezugszeichen strukturelle und funktional gleiche oder gleich wirkende Elemente und Komponenten. Nicht bei jedem Auftreten wird eine detaillierte Beschreibung angegeben.
  • 1 zeigt zur Groborientierung in Form einer schematischen Draufsicht eine erste Ausführungsform des erfindungsgemäßen Halbleiterbauelements 1.
  • In einem Halbleitermaterialbereich 20 oder einem Halbleitersubstrat 20, welches auch der Einfachheit halber als Chip bezeichnet werden kann, ist eine Grabenstrukturtransistoranordnung 10 in Form eines Zellenfeldes Z mit einer Mehrzahl Grabenstrukturtransistoreinrichtungen T oder Trenchtransistoren T ausgebildet. Die dafür vorgesehenen Grabenstrukturen 30 oder Gräben 30 sind zueinander parallel und äquidistant im Halbleitermaterialbereich 20 ausgebildet. Die Gräben 30 sind im Wesentlichen gleichartig, insbesondere im Hinblick auf ihre Strukturierung, z. B. im Hinblick auf ihre äußere Breite DTRENCH , welche für alle gleich gewählt ist. Die Zwischenbereiche M zwischen direkt benachbarten Gräben 30 werden auch als Mesa M bezeichnet und besitzen eine für das gesamte Zellenfeld Z gleiche Breite oder Mesabreite DMesa. Die in 1 und auch in den nachfolgenden Figuren angegebenen Darstellungen sind im Hinblick auf die Bemaßungen nicht maßstabsgetreu.
  • Das Zellenfeld Z besitzt im Hinblick auf die Endbereiche 30e der Gräben 30 erste oder obere und untere Randbereiche R und Ränder r. Durch die Ränder r werden entsprechende erste oder obere und untere Randbereiche R des Zellenfeldes Z bzw. des Halbleitermaterialbereichs 20 oder des Substrats 20 bzw. des Chips gebildet.
  • Auch seitlich sind zweite oder seitliche Ränder r' mit entsprechenden zweiten oder seitlichen Randbereichen R' des Zellenfeldes Z ausgebildet.
  • 2 zeigt im größeren Detail einen entsprechenden Endbereich 30e eines Grabens 30 aus der 1. Dies dient der deutlicheren Darstellung der konkreten Einzelheiten dieses Endbereichs 30e. Der Graben 30 hat einen gleichmäßigen oder uniformen äußeren Durchmesser DTRENCH . Der Wandbereich 30w, und zwar in Bezug auf die seitlichen Wände und die Wände an den Enden, ist mit einer isolierenden Oxidschicht ausgebildet, nämlich einem Gateoxid im weiteren Sinne. Dieses Gateoxid im weiteren Sinne wird gebildet von einer vergleichsweise dünnen Schicht eines Gateoxids GOX im engeren Sinne bzw. gegebenenfalls von einem sogenannten Feldoxid FOX oder Dickoxid. Durch diese isolierende Oxidschicht wird der innere und mit Gateelektrodenmaterial füllbare Durchmesser oder die innere Weite des Grabens 30 zum Teil eingeengt.
  • Das Gateoxid GOX im engeren Sinne, d. h. die vergleichsweise dünne isolierende Oxidschicht, kleidet bis auf die äußersten Bereiche 30e des Grabens 30 den gesamten Graben 30 aus. Nur im äußersten Endbereich 30e ist das relativ stärkere Feldoxid FOX zur Auskleidung der Wandbereiche 30w vorgesehen, so wie das in 2 dargestellt ist. Das Gatoxid GOX im engeren Sinne besitzt eine Schichtstärke DGOX, die kleiner ist als die Schichtstärke DFOX des Feldoxids FOX: DGOX < DFOX.
  • Nach diesen grundsätzlichen Erläuterungen der Detailstrukturen werden nun weitere bevorzugte Ausführungsformen des erfindungsgemäßen Halbleiterbauelements dargestellt.
  • 3 gibt in Form einer schematischen und geschnittenen Draufsicht einen Überblick über die Schichtstärkenverhältnisse der das Gate G oder den Gatebereich in den Gräben 30 isolierenden Oxidschichten GOX und FOX im Randbereich R und R' eines Zellenfeldes Z der Grabenstrukturtransistoranordnung 10 eines erfindungsgemäßen Halbleiterbauelements 1. Zu sehen sind Grabenstrukturen 30 oder Gräben 30, welche im Inneren des Zellenfeldes Z angeordnet sind, sowie eine Randgrabenstruktur 30', welche seitlich den Abschluss des Zellenfeldes Z bildet. Die inneren Gräben 30 oder Grabenstrukturen 30 sind sämtlich gleichartig ausgebildet. Die erzeugten Strukturen sind im Hinblick auf die Transistorfunktion von sogenannten Feldplattentransistoren gebildet. Dabei ist ab einer bestimmten Tiefe der Grabenstruktur 30 die isolierende Oxidschicht ein Dickoxid in Form eines Feldoxids FOX, so wie das in 5 und auch in 4 im Querschnitt gezeigt ist. Für die inneren Grabenstrukturen 30, welche vom Rand des seitlichen Zellenfeldes R' des Zellenfeldes Z abgewandt liegen, findet dann zum oberen Bereich des jeweiligen Grabens 30 eine Ausdünnung zu einem Gateoxid GOX im engeren Sinne statt, wie das in 5 im Querschnitt und in 3 in Draufsicht dargestellt ist. Nur die seitliche randständige Grabenstruktur 30' besitzt auf der Seite zum Rand r' des Zellenfeldes Z hin durchgehend ein Dickoxid FOX. Das Dickoxid FOX oder Feldoxid FOX dient dazu, die am Rand des Chips auftretende Sperrspannung halten zu können, oder mit anderen Worten dazu, die Gates G in den Gräben 30 gegen das am Chiprand vorliegende und ggf. hohe Drainpotenzial zu isolieren.
  • Die Endbereiche 30e der Gräben 30 oder Grabenstrukturen 30 sind auf der ganzen vertikalen Ausdehnung an ihren Wandbereichen 30w mit Dickoxid in Form eines Feldoxids FOX ausgekleidet, so wie das in der 4 im Querschnitt und in 3 in Draufsicht dargestellt ist.
  • In den Querschnittsansichten der 4 und 5 sind ebenfalls die Füllungen mit dem Material für die Gates G sowie die Gateabschlussbereiche in Form einer im oberen Bereich aufgefüllten Isolierung in Form eines Trenchtopoxids TTO dargestellt.
  • Die 6 zeigt ebenfalls in schematischer Draufsicht eine Struktur für einen Randbereich R, R' oder Eckbereich eines Zellenfeldes Z einer Grabenstrukturtransistoranordnung 10 einer Ausführungsform des erfindungsgemäßen Halbleiterbauelements 1, wobei jedoch hier zusätzlich zu den Dimensionierungsverhältnissen in Bezug auf die die Wandbereiche 30w, Grabenstrukturen 30 oder Gräben 30 isolierende Oxidschicht FOX, GOX entsprechende Sourcebereiche S, Bodybereiche B und Bodykontaktbereiche Bk angedeutet sind.
  • Deutlich erkennbar ist, dass die Sourcebereiche S in den Mesagebieten M oder Mesabereichen M der Zwischenbereiche benachbarter Grabenstrukturen 30 ausgebildet sind. Dabei befinden sich die Sourcebereiche S strikt in denjenigen Bereichen der Mesa M, welcher definiert wird durch die im oberen Grabenabschnitt ausschließlich vom dünnen Gateoxid GOX ausgekleideten Wandbereiche. Das heißt, die Sourcebereiche S liegen, lateral betrachtet, strikt außerhalb der vom Feldoxid FOX oder Dickoxid FOX definierten Bereich oder strikt auf der Höhe des Gateoxids GOX. Direkt im Anschluss daran sind die sogenannten Bodykontaktbereiche Bk ausgebildet, welche sowohl mit dem Gateoxid GOX im engeren Sinne als auch mit dem Feldoxid FOX in der Mesa M lateral überlappen. Direkt anschließend an die Bodykontaktbereiche Bk und von den Sourcebereichen S abgewandt folgen die Bodybereiche B. Diese sind derart ausgebildet, dass sie endlich beabstandet sind vom oberen Rand r des oberen Randbereichs R bzw. der Endbereiche 30e der Grabenstrukturen 30. Dies bedeutet auch, dass die Endbereiche Be der Bodybereiche B lateral strikt auf der Höhe der Feldoxidbereiche FOX ausgebildet sind, d. h. ohne Überlapp zum Gateoxid GOX im engeren Sinne.
  • Alternativ können jedoch auch die Positionen der Bodybereiche B und der Bodykontaktbereiche Bk lateral vertauscht sein.
  • Auch können die Bodybereiche B und die Bodykontaktbereiche Bk lateral, also parallel zur Längsrichtung der Grabenstrukturen 30 verschoben sein, solange die Sourcebereiche S lateral strikt auf der Höhe des Gateoxids GOX im engeren Sinne verbleiben und solange die Bodybereiche B strikt auf der Höhe des Feldoxids FOX und echt beabstandet zum oberen Rand r des Zellenfeldes Z verbleiben.
  • Auch können die Sourcebereiche S und Die Bodykontaktbereiche Bk alternieren vorgesehen sein, solange nur die Sourceenden Se oder Sourceendbereiche Se im Gateoxidbereich GOX und die Bodykontaktenden Bke oder Bodykontaktendbereiche Bke im Feld- oder Dickoxidbereich FOX liegen.
  • Mit den Sourceenden Se oder Sourceendbereichen Se, den Bodyenden Be oder Bodyendbereichen Be sowie den Bodykontaktenden Bke oder Bodykontaktendbereichen Bke sind jeweils die Endbereiche der jeweiligen Dotierungsgebiete gemeint.
  • 7 zeigt zusätzlich zur Anordnung der 6, dass beim in Bezug auf den seitlichen Rand r' randständigen Graben 30' in der entsprechenden Mesa M' im Gegensatz zur Ausführungsform bei der 6 kein Sourcebereich S vorgesehen ist, sondern dass statt dessen ein durchgehender Bodykontaktbereich Bk ausgebildet ist. Dies dient dazu, einen am Rand möglicherweise auftretenden parasitären npn-Bipolartransistor oder dessen Einfluss zu beseitigen.
  • 8 zeigt in schematischer Draufsicht zusätzlich zu der in 6 gezeigten Darstellung Gatekontaktbereiche Gk, die strikt in den Endbereichen 30e der jeweiligen Grabenstrukturen 30 oder Gräben 30 angeordnet sind. Zusätzlich ist auch ein entsprechender Kontaktierungsring 40 zum externen Anschluss der Gatekontakte Gk vorgesehen, welcher beabstandet vom seitlichen Rand r' des Zellenfeldes Z das Zellenfeld Z außen umgibt.
  • Noch weiter außerhalb ist ein Sourceimplantationsgebiet 50 in Form eines Sourceimplantationsrings 50 dargestellt, welcher das Zellenfeld Z ebenfalls beabstandet zum ersten oder oberen Rand r außen umgibt. Der zweite oder seitliche Rand r' kann optional vom Sourceimplantationsring 50 berührt werden.
  • Der Sourceimplantationsring 50 hat die Funktion, einen parasitären p-Kanal-Transistor oder dessen Einfluss vom Chiprand zum inneren Zellenfeld hin zu unterdrücken.
  • 9 zeigt in schematischer und geschnittener Draufsicht eine zur Ausführungsform der 8 vergleichbare Ausführungsform für ein erfindungsgemäßes Halbleiterbauelement. Dort sind jedoch die Gatekontaktbereiche Gk zwar noch im Endbereich 30e der jeweiligen Grabenstrukturen 30 und somit strikt auf Höhe des Feldoxids FOX angeordnet, jedoch sind die Gatekontaktbereiche Gk vom oberen Rand r des Zellenfeldes Z beabstandet ausgebildet. Dargestellt sind auch wieder der Gateanschlussring 40 sowie der Sourceimplantationsring 50.
  • Die 10 und 11 zeigen schließlich eine Ausführungsform des erfindungsgemäßen Halbleiterbauelements 1 in schematischer Drauf- bzw. geschnittener Seitenansicht, wobei zwei Gatebereiche G1 und G2 mit entsprechenden Gatekontaktierungen Gk1 bzw. Gk2 und entsprechende Gateanschlussringe 40-1 bzw. 40-2 vorgesehen sind. Zwischen den Füllungen für die ersten und zweiten Gates G1 bzw. G2 ist in den Grabenstrukturen 30 jeweils ein Trennoxid ausgebildet, das die beiden Gateelektroden G1 und G2 voneinander isoliert.
  • Die 12A und 12B zeigen in Form einer schematischen und geschnitten Seitenansicht bzw. in Form einer Draufsicht verschiedene geometrische Aspekte des erfindungsgemäßen Halbleiterbauelements 10.
  • Insbesondere ist der Übergangsbereich Ü zwischen dem relativ dünnen Gateoxid GOX und dem relativ dicken Feldoxid FOX oder Dickoxid FOX im Endbereich 30e einer Grabens 30 dargestellt.
  • Im Halbleitersubstrat 20 sind ein Bodybereich p-dotiert, ein Bodykontaktbereich p+-dotiert sowie ein Sourcebereich S n+-dotiert in der Mesa M ausgebildet. Der Bodybereich B reicht bis zu einer bestimmten Tiefe in der Mesa M. Der Endbereich Be des Bodybereichs, also insbesondere die entsprechende Dotierstoffkonzentrationsgrenze, liegt lateral echt in dem Bereich, der vom Feldoxid definiert wird, also insbesondere nicht im Übergangsbereich Ü, sowie vom ersten und oberen Rand r echt beabstandet. Der Sourcebereich ist im Bodybereich echt enthalten und hat mit diesem einen gemeinsamen Oberflächenbereich der Oberfläche 20a des Halbleitersubstrats 20. Der Endbereich Se des Sourcebereich S und somit die Grenze zum Bodykontaktbereich Bk liegen lateral echt außerhalb des Bereiches, der vom Feldoxid FOX definiert wird, hier also lateral echt innerhalb des vom relativ dünnen Gateoxidbereichs GOX definierten Bereichs, lateral also strikt auf der Höhe des Gateoxids GOX. Denkbar ist aber auch eine Position im Übergangsbereich Ü.
  • 13 und 14 zeigen Ort und Bereich erhöhter elektrischer Feldstärken, wie sie bei Halbleiterbauelementen 100 aufgrund der Grabengeometrie und -ausgestaltung entstehen.
  • In 13 sind bei T-Stücken Eckbereiche X und Y zu beachten.
  • Bei der Ausführungsform der 14 treten Probleme durch Einengungen V der Mesa M und dadurch hervor gerufene Ecken U auf.
  • Bezugszeichenliste
    • 1
    Erfindungsgemäßes Halbleiterbauelement
    10
    Grabenstrukturtransistoranordnung
    20
    Halbleitermaterialbereich, Halbleitermaterialsubstrat, Chip
    20a
    Oberflächenbereich
    30
    Grabenstruktur, Graben
    30e
    Endbereich des Grabens
    30w
    Wandbereich des Grabens
    30'
    Seitlich randständiger Graben
    40
    Gateanschlussbereich, Gateanschlussring
    40-1, 40-2
    Gateanschlussbereich, Gateanschlussring
    50
    Sourceimplantationsring, Sourceimplantationsbereich
    B
    Bodybereich, Body
    Be
    Ende, Endung, Endbereich des Bodybereichs B
    Bk
    Bodykontaktbereich, Bodykontakt
    Bke
    Ende, Endung, Endbereich des Bodykontaktbereichs B
    D
    Drainbereich, Drain
    DGOX
    Schichtstärke Gateoxidbereich
    DFOX
    Schichtstärke Feldoxidbereich
    DMESA
    Mesabreite
    DTRENCH
    Grabenbreite, äußere Grabenbreite
    FOX
    Feldoxid, Feldoxidbereich
    G
    Gatebereich
    Gk
    Gatekontaktbereich, Gatekontakt
    Gk1, Gk2
    Gatebereich
    G1, G2
    Gatekontaktbereich, Gatekontakt
    GOX
    Gateoxidbereich im engeren Sinne
    M
    Mesabereich, Mesa
    r
    erster oder oberer/unterer Rand des Zellenfelds/Halbleitersubstrats
    r'
    zweiter oder seitlicher Rand des Zellenfelds/Halbleitersubstrats
    R
    erster oder oberer Randbereich des Zellenfelds/Halbleitersubstrats
    R'
    zweiter oder seitlicher Randbereich des Zellenfelds/Halbleitersubstrats
    S
    Sourcebereich, Source
    Se
    Ende, Endung, Endbereich des Sourcebereichs S
    T
    Transistoreinrichtung, Feldeffekttransistor, Grabenstrukturtransistoreinrichtung, Trenchtransistor
    TTO
    Trenchtopoxid
    Ü
    lateraler Übergangsbereich zwischen Gateoxid GOX und Feldoxid FOX
    U
    mögliche Durchbruchstelle
    V
    mögliche Durchbruchstelle
    X
    mögliche Durchbruchstelle
    Y
    mögliche Durchbruchstelle
    Z
    Zellenfeld

Claims (34)

  1. Halbleiterbauelement, - bei welchem in einem Halbleitermaterialbereich (20) eine Grabenstrukturtransistoranordnung (10) mit einem Transistorzellenfeld (Z) einer Mehrzahl in Grabenstrukturen (30) des Halbleitermaterialbereichs (20) im Wesentlichen streifenförmig angeordneter vertikaler Grabenstrukturtransistoreinrichtungen (T) mit im aufgesteuerten Zustand vertikalem Stromfluss vorgesehen ist, - bei welchem das Transistorzellenfeld (Z) offen strukturiert ausgebildet ist, - bei welchem die Gatebereiche (G) der Grabenstrukturtransistoreinrichtungen (T) im Wesentlichen im Inneren der Grabenstruktur (30) und durch eine isolierende Oxidschicht (GOX, FOX) von den Wandbereichen (30w) der jeweiligen Grabenstruktur (30) elektrisch isoliert ausgebildet sind, - bei welchem die Sourcebereiche (S), die Bodybereiche (B) und gegebenenfalls die Bodykontaktbereiche (Bk) der Grabenstrukturtransistoreinrichtungen (T) jeweils in den Mesabereichen (M) des Halbleitermaterialbereichs (20) zwischen benachbarten Grabenstrukturen (30) angeordnet sind, wobei die Sourcebereiche (S) jeweils vollständig in den zugeordneten Bodybereichen (B) enthalten sind und mit diesen insbesondere einen gemeinsamen Oberflächenbereich aufweisen, und - bei welchem in einem ersten lateralen Randbereich (R) des Zellenfeldes (Z) und/oder des Halbleitermaterialbereichs (20) die isolierende Oxidschicht (FOX) in Endbereichen (30e) der jeweiligen Grabenstruktur (30) eine vergleichsweise große Schichtstärke (DFOX) in Form eines Feldoxids (FOX) oder Dickoxids aufweist, und zwar im Vergleich zur Schichtstärke (DGOX) des isolierenden Oxids (GOX) oder des Gateoxids (GOX) außerhalb des ersten lateralen Randbereichs (R).
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass im ersten lateralen Randbereich (R) des Zellenfeldes (Z) in Endbereichen (30e) der Grabenstruktur (30) die Sourcebereiche (S) der jeweiligen Grabenstrukturstransistoreinrichtungen (T) lateral strikt außerhalb des Bereichs der isolierenden Oxidschicht großer Schichtstärke (FOX), also außerhalb des Bereichs des Feldoxids (FOX) und lateral strikt auf der Höhe des Gateoxids (GOX) angeordnet sind.
  3. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im ersten lateralen Randbereich (R) des Zellenfeldes (Z) in Endbereichen (30e) der Grabenstruktur (30) die Enden (Se) der Sourcebereiche (S) der jeweiligen Grabenstrukturstransistoreinrichtungen (T) lateral strikt außerhalb des Bereichs der isolierenden Oxidschicht großer Schichtstärke (FOX), also außerhalb des Bereichs des Feldoxids (FOX) und lateral strikt auf der Höhe des Gateoxids (GOX) angeordnet sind.
  4. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im ersten lateralen Randbereich (R) des Zellenfeldes (Z) in Endbereichen (30e) der Grabenstruktur (30) der Endbereich (Be) des jeweiligen Bodybereichs (B) der jeweiligen Grabenstrukturtransistoreinrichtung (T) lateral im Bereich des Feldoxids und lateral auf der Höhe des Feldoxids (FOX) und vom ersten lateralen Rand (r) des Zellenfeldes (Z) beabstandet ausgebildet ist.
  5. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass im ersten lateralen Randbereich (R) des Zellenfeldes (Z) in Endbereichen (30e) der Grabenstruktur (30) der Endbereich (Bke) des jeweiligen Bodykontaktbereichs (Bk) der jeweiligen Grabenstrukturtransistoreinrichtung (T) lateral im Bereich des Feldoxids und lateral auf der Höhe des Feldoxids (FOX) und vom ersten lateralen Rand (r) des Zellenfeldes (Z) beabstandet ausgebildet ist.
  6. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Bodykontaktbereich (Bk) jeweils vom ersten lateralen Rand (r) beabstandet angeordnet ist.
  7. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Bodykontaktbereich (Bk) mit einem Kontakt oder mit einem Überlapp mit dem jeweiligen Bodybereich (B) ausgebildet ist.
  8. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein oder mehrere Bodykontaktbereiche (Bk) oder Teile davon einen Bereich des jeweiligen Sourcebereichs (S) ersetzen.
  9. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein oder mehrere Bodykontaktbereiche (Bk) oder Teile davon bezüglich des jeweiligen Sourcebereichs (S) randständig angeordnet sind auf den ersten lateralen Randbereich (R) zu.
  10. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass mehrere Bodykontaktbereiche (Bk) in einem jeweiligen Sourcebereich (S) vorgesehen sind.
  11. Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass die mehreren Bodykontaktbereiche (Bk) mit einem vergleichsweise lateral weit ausgedehnten und zum Sourcebereich (S) randständigen Bodykontaktbereich und einem oder mehreren weiteren Bodykontaktbereichen vorgesehen sind, welche Bereich des jeweiligen Sourcebereichs (S) ersetzen.
  12. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Bodybereich (B) der jeweiligen Grabenstrukurtransistoreinrichtung (T) jeweils vom ersten lateralen Rand (r) des Zellenfeldes (Z) lateral beabstandet strikt innerhalb des jeweiligen durch das Feldoxid (FOX) definierten Bereichs oder innerhalb des jeweiligen ersten lateralen Randbereichs (R) angeordnet ist.
  13. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Endbereich (Be) des Bodybereichs (B) der jeweiligen Grabenstrukurtransistoreinrichtung (T) jeweils vom ersten lateralen Rand (r) des Zellenfeldes (Z) lateral beabstandet strikt innerhalb des jeweiligen durch das Feldoxid (FOX) definierten Bereichs oder innerhalb des jeweiligen ersten lateralen Randbereichs (R) angeordnet ist.
  14. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Bodykontaktbereich (Bk) der jeweiligen Grabenstrukturtransistoreinrichtung (T) jeweils zwischen dem entsprechenden Sourcebereich (S) und dem entsprechenden Bodybereich (B) angeordnet ist in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid (FOX) und Gateoxid (GOX) der jeweiligen Grabenstrukturtransistoreinrichtung (T) definiert ist.
  15. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Endbereich (Bke) des Bodykontaktbereichs (Bk) der jeweiligen Grabenstrukturtransistoreinrichtung (T) jeweils zwischen dem entsprechenden Sourcebereich (S) und dem entsprechenden Bodybereich (B) angeordnet ist in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid (FOX) und Gateoxid (GOX) der jeweiligen Grabenstrukturtransistoreinrichtung (T) definiert ist.
  16. Halbleiterbauelement nach einem der vorangehenden Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Bodykontaktbereich (Bk) der jeweiligen Grabenstrukurtransistoreinrichtung (T) jeweils vom ersten lateralen Rand (r) des Zellenfeldes (Z) lateral strikt innerhalb des jeweiligen durch das Feldoxid (FOX) definierten Bereichs oder innerhalb des jeweiligen ersten lateralen Randbereichs (R) angeordnet ist.
  17. Halbleiterbauelement nach einem der vorangehenden Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Endbereich (Bke) des Bodykontaktbereichs (Bk) der jeweiligen Grabenstrukurtransistoreinrichtung (T) jeweils vom ersten lateralen Rand (r) des Zellenfeldes (Z) lateral strikt innerhalb des jeweiligen durch das Feldoxid (FOX) definierten Bereichs oder innerhalb des jeweiligen ersten lateralen Randbereichs (R) angeordnet ist.
  18. Halbleiterbauelement nach einem der vorangehenden Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Bodybereich (B) der jeweiligen Gatetransistoreinrichtung (T) jeweils zwischen dem entsprechenden Sourcebereich (S) und dem entsprechenden Bodykontaktbereich (Bk) angeordnet ist, insbesondere in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid (FOX) und Gateoxid (GOX) der jeweiligen Grabenstrukturtransistoreinrichtung (T) definiert ist.
  19. Halbleiterbauelement nach einem der vorangehenden Ansprüche 1 bis 11, dadurch gekennzeichnet , dass der Endbereich (Be) des Bodybereichs (B) der jeweiligen Gatetransistoreinrichtung (T) jeweils zwischen dem entsprechenden Sourcebereich (S) und dem entsprechenden Bodykontaktbereich (Bk) angeordnet ist, insbesondere in einem Bereich, der jeweils durch den Übergang zwischen Feldoxid (FOX) und Gateoxid (GOX) der jeweiligen Grabenstrukturtransistoreinrichtung (T) definiert ist.
  20. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die offene Strukturierung dadurch realisiert ist, dass zwischen dem Zellenfeld (Z) und dem ersten lateralen Randbereich (R) des Zellenfeldes (Z) und/oder des Halbleitermaterialbereichs (20) auf der vertikalen Höhe der Grabenstruktur (30) durchgehend Halbleitermaterial und insbesondere in Form einer Mesa (M) vorgesehen ist, insbesondere ein Siliziummaterial und/oder insbesondere von der Oberfläche (20a) des Zellenfeldes (Z) oder des Halbleitermaterialbereichs (20) oder eines Chips bis zur Tiefe der Grabenstruktur (30) reichend.
  21. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Zellenfeld (Z) von einer Mehrzahl im Wesentlichen gleicher und äquidistant beabstandeter Grabenstrukturen (30) in Form einer im Wesentlichen homogenen Streifenanordnung gebildet ist.
  22. Halbleiterbauelement nach Anspruch 21, dadurch gekennzeichnet, dass eine im Wesentlichen homogene und streifenförmige Mesa (M) realisiert ist.
  23. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine im Wesentlichen vollständig randständige oder in einem zweiten lateralen Randbereich (R') des Zellenfeldes (Z) angeordnete Grabenstruktur (30) zumindest randseitig vollständig ein Feldoxid (FOX) oder Dickoxid als isolierende Oxidschicht (GOX, FOX) der Grabenwand (30w) aufweist.
  24. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine im Wesentlichen vollständig randständige oder im zweiten lateralen Randbereich (R') des Zellenfeldes (Z) angeordnete Grabenstruktur (30) zumindest in ihrem randseitigen Mesabereich (M) ohne Sourcebereich (S) ausgebildet ist.
  25. Halbleiterbauelement nach Anspruch 24, dadurch gekennzeichnet, dass direkt benachbart zur im zweiten lateralen Randbereich (R') des Zellenfeldes (Z) angeordnete Grabenstruktur (30) zusammenhängend die Mesabereiche (M) weiterer Grabenstrukturen (30) ohne Sourcebereich (S) ausgebildet sind.
  26. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine im Wesentlichen vollständig randständige oder im zweiten lateralen Randbereich (R') des Zellenfeldes (Z) angeordnete Grabenstruktur (30) zumindest in ihrem randseitigen Mesabereich (M) mit einem vollständig den Mesabereich (M) randseitig durchmessenden Bodykontaktbereich (Bk) ausgebildet ist.
  27. Halbleiterbauelement nach Anspruch 26, dadurch gekennzeichnet, dass direkt benachbart zur im zweiten lateralen Randbereich (R') des Zellenfeldes (Z) angeordnete Grabenstruktur (30) zusammenhängend die Mesabereiche (M) weiterer Grabenstrukturen (30) jeweils mit einem den jeweiligen Mesabereich (M) lateral vollständig durchmessenden Bodykontaktbereich (Bk) ausgebildet sind.
  28. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Grabenstruktureinrichtung (T) jeweils als Feldplattentransistoreinrichtung (T) ausgebildet ist.
  29. Halbleiterbauelement nach Anspruch 28, dadurch gekennzeichnet, dass die Stärke DFOX des Feldoxids (FOX) deutlich größer ist als die Stärke DGOX des Gateoxids (GOX) jeweils im oberen Bereich der jeweiligen Grabenstruktur (30), wobei insbesondere DFOX > 1,5 DGOX und vorzugsweise DFOX ≥ 2,5 DGOX gilt.
  30. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite DMesa des jeweils zwischen zwei benachbarten Grabenstrukturen (30) befindlichen Mesabereichs (M) kleiner ist als die Breite DTRENCH der Grabenstruktur (30), wobei insbesondere DMesa < DTRENCH gilt
  31. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Breite (DMesa) des jeweils zwischen zwei benachbarten Grabenstrukturen (30) befindlichen Mesabereichs (M) kleiner ist als die 2,5-fache Stärke (DGOX) des Gateoxids (GOX) oder die 2,5-fache Stärke (DFOX) des Feldoxids (FOX).
  32. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zur Kontaktierung mindestens eines Gatebereichs (G, G1, G2) jeweils ein Gatekontaktbereich (Gk, Gk1, GK2) auf der jeweiligen Grabenstruktur (30) lateral im Bereich des Feldoxids (FOX) oder Dickoxids in jeweiligen Endbereichen (30e) der Grabenstrukturen (30) ausgebildet ist.
  33. Halbleiterbauelement nach Anspruch 32, dadurch gekennzeichnet, dass der jeweilige Gatekontaktbereich (Gk, Gk1, Gk2) jeweils vom ersten lateralen Rand (r) des Zellenfeldes (Z) derart beabstandet angeordnet ist, dass der Gatekontaktbereich (Gk, Gk1, Gk2) vollständig innerhalb desjenigen Bereichs der jeweiligen Grabenstrukturen (30), welcher durch das Feldoxid (FOX) definiert ist, oder im Inneren des ersten lateralen Randbereichs (R) ausgebildet ist.
  34. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Sourceimplantationsbereich (50) als Sourceimplantationsring außerhalb des Zellenfeldes (Z) vorgesehen ist.
DE10324754.8A 2003-05-30 2003-05-30 Halbleiterbauelement Expired - Fee Related DE10324754B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10324754.8A DE10324754B4 (de) 2003-05-30 2003-05-30 Halbleiterbauelement
US10/857,353 US7211860B2 (en) 2003-05-30 2004-05-28 Semiconductor component including plural trench transistors with intermediate mesa regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10324754.8A DE10324754B4 (de) 2003-05-30 2003-05-30 Halbleiterbauelement

Publications (2)

Publication Number Publication Date
DE10324754A1 DE10324754A1 (de) 2005-01-05
DE10324754B4 true DE10324754B4 (de) 2018-11-08

Family

ID=33494782

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10324754.8A Expired - Fee Related DE10324754B4 (de) 2003-05-30 2003-05-30 Halbleiterbauelement

Country Status (2)

Country Link
US (1) US7211860B2 (de)
DE (1) DE10324754B4 (de)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7601596B2 (en) * 2006-11-16 2009-10-13 Infineon Technologies Austria Ag Semiconductor device with trench transistors and method for manufacturing such a device
DE102006056809B9 (de) 2006-12-01 2009-01-15 Infineon Technologies Austria Ag Anschlussstruktur für ein elektronisches Bauelement
DE102007020248A1 (de) * 2007-04-30 2008-11-06 Infineon Technologies Ag Vertikaler Leistungstransistor und Verfahren zur Herstellung eines vertikalen Leistungstransistors
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8072027B2 (en) * 2009-06-08 2011-12-06 Fairchild Semiconductor Corporation 3D channel architecture for semiconductor devices
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8921184B2 (en) 2012-05-14 2014-12-30 Semiconductor Components Industries, Llc Method of making an electrode contact structure and structure therefor
JP5840296B2 (ja) * 2012-08-01 2016-01-06 三菱電機株式会社 炭化珪素半導体装置とその製造方法
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device
US9105470B2 (en) 2013-05-07 2015-08-11 Infineon Technologies Austria Ag Semiconductor device
US8907418B2 (en) 2013-05-07 2014-12-09 Infineon Technologies Austria Ag Semiconductor device
US9209248B2 (en) * 2013-08-07 2015-12-08 Infineon Technologies Dresden Gmbh Power transistor
US9324823B2 (en) * 2014-08-15 2016-04-26 Infineon Technologies Austria Ag Semiconductor device having a tapered gate structure and method
DE102014119466A1 (de) 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur
CN107527800B (zh) * 2016-06-22 2021-05-11 无锡华润上华科技有限公司 沟槽栅极结构及其制造方法
US10236340B2 (en) 2017-04-28 2019-03-19 Semiconductor Components Industries, Llc Termination implant enrichment for shielded gate MOSFETs
US10374076B2 (en) 2017-06-30 2019-08-06 Semiconductor Components Industries, Llc Shield indent trench termination for shielded gate MOSFETs
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
CN107706228A (zh) * 2017-08-31 2018-02-16 上海华虹宏力半导体制造有限公司 沟槽栅超结器件及其制造方法
CN107591440A (zh) * 2017-08-31 2018-01-16 上海华虹宏力半导体制造有限公司 沟槽栅超结器件及其制造方法
DE102019212646A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Grabentransistor
US11329150B2 (en) * 2020-04-14 2022-05-10 Nxp Usa, Inc. Termination for trench field plate power MOSFET

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
EP0895290B1 (de) * 1995-01-10 2002-10-30 SILICONIX Incorporated Randabschlussmethode und Struktur für Leistungs-MOSFET
US6534823B2 (en) * 2000-05-20 2003-03-18 Koninklijke Philips Electronics N.V. Semiconductor device
DE10153315A1 (de) * 2001-10-29 2003-05-15 Infineon Technologies Ag Halbleiterbauelement

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0895290B1 (de) * 1995-01-10 2002-10-30 SILICONIX Incorporated Randabschlussmethode und Struktur für Leistungs-MOSFET
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
US6534823B2 (en) * 2000-05-20 2003-03-18 Koninklijke Philips Electronics N.V. Semiconductor device
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
DE10153315A1 (de) * 2001-10-29 2003-05-15 Infineon Technologies Ag Halbleiterbauelement

Also Published As

Publication number Publication date
US20050017293A1 (en) 2005-01-27
US7211860B2 (en) 2007-05-01
DE10324754A1 (de) 2005-01-05

Similar Documents

Publication Publication Date Title
DE10324754B4 (de) Halbleiterbauelement
DE102005041256B4 (de) Trenchtransistor
DE10262418B3 (de) MOS-Transistoreinrichtung
DE102009035688B4 (de) Halbleiterbauelement mit Trenchgatestruktur und Verfahren zur Herstellung desselben
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE60125784T2 (de) Graben-mosfet-struktur mit geringer gate-ladung
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
EP1190447B1 (de) Trench-mos-transistor
DE102005014743B4 (de) MOS-Feldplattentrench-Transistoreinrichtung
DE112007001578T5 (de) Lateraler Fet mit Trench-Gate mit direktem Source-Drain-Strompfad
DE10153315B4 (de) Halbleiterbauelement
DE10358697A1 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE112005001434B4 (de) MOS-gatterverknüpftes Leistungshalbleiter-Bauelement mit Source-Feldelektrode
DE102012203357B4 (de) Lateral doppeldiffundiertes Metalloxid-Halbleiterbauelement
DE10355588B4 (de) MOS-Transistoreinrichtung
DE102004052610A1 (de) Anschluss, Ausgestaltung und Herstellung einer vergrabenen Halbleiterschicht (Buried-Layer)
DE102009011349B4 (de) Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterchips
DE102004047772B4 (de) Lateraler Halbleitertransistor
DE102011016800A1 (de) Vorrichtungsabschlussstrukturen eines lateralen schwimmenden gekoppelten Kondensators
DE10223699B4 (de) MOS-Transistoreinrichtung vom Trenchtyp
WO2007144416A1 (de) Mos-leistungstransistoren mit randabschluss mit geringem flächenbedarf
DE10301939B4 (de) Feldeffekttransistor
DE102004052153A1 (de) Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite
DE102004041892B4 (de) Trenchtransistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee