DE10355588B4 - MOS-Transistoreinrichtung - Google Patents

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Abstract

MOS-Transistoreinrichtung vom Trenchtyp, bei der in einem Halbleiterbereich (20) eines ersten Leitfähigkeitstyps innerhalb eines sich in vertikaler Richtung (T) des Halbleiterbereichs (20) erstreckenden tiefen Gategrabens (30) eine vertikale Gateelektrode (G) und ein diese isolierendes Gateoxid (GOX) und in einem anschließenden Mesabereich (M) außerhalb und seitlich des Gategrabens (30) an dessen oberem Abschnitt (30o) ein Sourceelektrodenbereich (S) des ersten Leitfähigkeitstyps und ein Bodybereich (B) eines zweiten Leitfähigkeitstyps mit einem oder mehreren zugeordneten Bodykontakt(en) (BK) gebildet sind, wobei das Gateoxid (GOX) im oberen Abschnitt (30) verdünnt ist und über eine Feldplattenstufe (FPS) in einen im unteren Abschnitt (30u) des Gategrabens (30) befindlichen verdickten Abschnitt übergeht und wobei ein Drainelektrodenbereich (D) des ersten Leitfähigkeitstyps dem Gategraben (30) in vertikaler Richtung (T) gegenüber liegt und die MOS-Transistoreinrichtung eine Vielzahl vertikaler MOS-Transistoren umfasst, wobei immer ein Gategraben (30) und ein Mesabereich (M) abwechselnd in Seitenrichtung (X), die auf der vertikalen Richtung (T) senkrecht steht, aufeinander...

Description

  • Die Erfindung betrifft eine MOS-Transistoreinrichtung gemäß dem Oberbegriff des Patentanspruchs 1. Eine derartige MOS-Transistoreinrichtung ist Gegenstand der DE 102 07 309 A1 der Infineon Technologies AG.
  • Die beiliegende 2 zeigt in seitlicher Querschnittsansicht eine aus dieser Druckschrift bekannte als DMOS-Transistor gestaltete Trenchtransistoreinrichtung 10, die im dargestellten Beispiel zwei MOS-Trenchtransistorzellen hat. Die dargestellte MOS-Transistoreinrichtung ist in einem Halbleiterbereich 20 in einem Substratbereich 21 und einem Epibereich 22 des ersten Leitfähigkeitstyps, der zum Beispiel der n-Typ sein kann, ausgebildet und weist abwechselnd jeweils einen Mesabereich M der Breite DMesa angrenzend an einen tiefen Gategraben (Trench) 30 auf, der die Breite DTrench hat. In der in 2 nach rechts und links gehenden und durch den Doppelpfeil X angedeuteten Seitenrichtung kann eine Vielzahl derartiger MOS-Transistorzellen gebildet sein. Die Wandbereiche der Gategräben 30 sind mit einem als Isolationsbereich dienenden Gateoxid GOX, zum Beispiel aus Siliziumoxid ausgekleidet. Das Gateoxid GOX hat in einem unteren Bereich 30u des Gategrabens 30 eine maximale Stärke DGOX. Im oberen Bereich 30o des Gategrabens 30 ist das Gateoxid GOX sehr viel schmaler. Vom Gateoxid GOX isolierend umhüllt ragt in den tiefen Graben 30 eine Gateelektrode G, die durch das Gateoxid GOX nach außen isoliert ist. Durch die erwähnte Verdünnung des Gateoxids GOX zum oberen Bereich 30 des Gategrabens 30 hin hat die Gateelektrode G eine so genannte Feldplattenstruktur in der Weise, dass sich das Gateoxid GOX vom oberen Bereich 30o des Gategrabens 30 über eine Feldplattenstufe FPS zum unteren Abschnitt 30u des Gategrabens 30 verdickt. Im obersten Abschnitt des Mesabereichs (M) ist ein Sourceelektrodenbereich (S) in einer dem ersten Leitfähigkeitstyp entsprechenden Dotierung gebildet (in diesem Fall zum Beispiel n+). Direkt unterhalb der Sourceelektrode S liegt ein Bodybereich B eines zweiten Leitfähigkeitstyps (zum Beispiel p). Am Ort des Bodykontakts befindet sich eine Bodyverstärkung BV.
  • 2 macht deutlich, dass sich der Boden der Bodyverstärkung BV, das heißt deren Untergrenze oberhalb der Feldplattenstufe FPS befindet, d.h. dass die in Richtung des Pfeils T gemessene Tiefe der Bodyverstärkung BV kleiner ist als die ebenfalls in Richtung des Pfeils T angegebene Tiefe tFPS der Feldplattenstufe FPS.
  • In dem mit dem ersten Leitfähigkeitstyp hoch dotierten Substratbereich 21 befindet sich eine Drainelektrode D, die dem tiefen Graben 30 gegenüberliegt. Kleine schraffiert angedeutete örtliche Zonen A1, A2, A3 geben die wahrscheinlichen Orte des Avalanche-Durchbruchs an, die normalerweise an den Orten A1 im Fußbereich 30b des Gategrabens 30 liegen, sich jedoch im Hochstromfall sprungartig nach oben zu den mit A2 und A3 angegebenen Stellen bewegen. Das heißt, dass, wenn die Stromdichte im Avalanchefall hohe Werte erreicht, bei denen die Hintergrunddotierung der Epitaxieschicht 22 in der Mesa M merklich beeinflusst wird, sich die elektrische Feldverteilung derart ändert, dass der Durchbruchsort in der Mesa M nach oben entweder an die Orte A2 neben der Feldplattenstufe FPS oder an den Ort A3 am Boden der Bodyverstärkung BV oder an den Body B selbst springt, falls keine Bodyverstärkung BV vorhanden ist. Der Sprung des Durchbruchsortes an die Feldplattenstufe FPS (Orte A2) ist aus mehreren Gründen unvorteilhaft: im unmittelbaren Bereich der Feldplattenstufe FPS befindet sich das Gateoxid GOX, welches durch die beim Avalanche entstehenden heißen Ladungsträger geschädigt bzw. durch Einbau von Ladungsträgern in der elektrischen Wirkung nachteilig beeinflusst werden kann. Weiterhin ist dieser Durchbruchsort A2 entlang des Gategrabens 30 homogen verteilt, so dass auch Ladungsträger auf der Höhe des Sourcegebiets S entstehen können und damit einen sehr ungünstigen Strompfad zum Bodykontakt hin bilden. Als Folge davon kann ein unterhalb der Sourceelektrode befindlicher parasitärer Bipolartransistor zünden und das Bauteil zerstören. Prinzipiell ist auch die statische Durchbruchsspannung am Ort A2 der Feldplattenstufe um ca. 25% der nominellen Bauelements-Durchbruchspannung gegenüber dem Durchbruchsort A1 am Trenchboden abgesenkt, was wiederum zu ungünstigem Durchbruchsverhalten führen kann.
  • Dieses Hochspringen des Durchbruchsorts im Hochstromfall wird nachstehend noch anhand der 5A, B, C und D erläutert, die graphisch Simulationsergebnisse für den Avalanchefall darstellen. Zu bemerken ist, dass die 5A–D aufgrund der Spiegelsymmetrie in Seitenrichtung X jeweils die elektrische Feldverteilung (durch Feldlinien) nur für die halbe Mesabreite 1/2 DMesa und die halbe Trenchbreite 1/2 DTrench zeigen. Bei der Simulation wurde die Stromdichte von links nach rechts, d.h. von 5A bis 5D erhöht, wobei 5D den Hochstromfall veranschaulicht. Deutlich sichtbar ist, dass in den Avalanchefällen A, B, C der Ort A1 des wahrscheinlichen Durchbruchs im Bodenbereichs des Gategrabens liegt, während im Hochstromfall der 5D zwei weitere Orte A2 und A3 mit erhöhter Feldstärke vorhanden sind, die einen wahrscheinlichen Durchbruchsort anzeigen. Der Ort A2 liegt neben der Feldplattenstufe FPS und der Ort A3 am Boden der üblichen Bodyverstärkung BV (vgl. 2).
  • Bei planaren Transistorkonzepten hat man bisher, um gute Avalanchefestigkeit zu erreichen, zusätzliche Bodyverstärkungsimplantationen direkt unterhalb der Bodykontakte hinzugefügt, um dort einerseits den Avalanchedurchbruchsort zu fixieren und andererseits die generierten Ladungsträger optimal absaugen zu können. In Trenchtransistorkonzepten, wie bei dem eingangs beschriebenen Konzept wurde in der Zellmitte zwischen zwei Gategräben entweder ein Grabenkontakt mit Bodyverstärkungsgebiet oder direkt ein oder mehrere Bodyverstärkungsgebiete eingeführt, um ebenfalls dort den Durchbruchsort zu fixieren und die generierten Ladungsträger optimal absaugen zu können. Diese Lösungen funktionieren in Bezug auf die Avalanchefestigkeit sehr gut, benötigen aber recht viel Platz, um durch die Bodyverstärkung nicht den Kanalbereich zu beeinflussen und damit die Einsatzspannung zu erhöhen.
  • Aus DE 102 14 160 A1 ist eine Halbleiteranordnung mit einem MOS-Transistor vom Trenchtyp bekannt, bei der in einem Halbleiterbereich eines ersten Leitfähigkeitstyps innerhalb einer sich in vertikaler Richtung des Halbleiterbereichs erstreckenden tiefen Grabens eine vertikale Gateelektrode und ein diese isolierendes Gateoxid und in einem anschließenden Mesabereich außerhalb und seitlich des tiefen Grabens an dessen oberen Abschnitt ein Sourceelektrodenbereich des ersten Leitfähigkeitstyps und ein Bodybereich eines zweiten Leitfähigkeitstyps mit einem oder mehreren zugeordneten Bodykontakten gebildet sind. Dabei liegt dem tiefen Graben in vertikaler Richtung gegenüber ein Drainelektrodenbereich des ersten Leitfähigkeitstyps und die bekannte MOS-Transistoreinrichtung hat außerdem eine tiefe Bodyverstärkung vom zweiten Leitfähigkeitstyp unterhalb des Bodybereichs am Ort des Bodykontakts. Weiterhin ist aus dieser Druckschrift eine MOS-Transistoreinrichtung mit einer vertikalen Feldplatteneinrichtung bekannt, bei der die tiefe Bodyverstärkung tiefer als die Feldplattenstufe reicht (vgl. 6a dieser Druckschrift).
  • Aus US 6,285,060 B1 ist eine MOS-Transistoreinrichtung vom Trenchtyp mit einer bis zum Trenchboden reichenden Bodyverstärkung bekannt. Dabei ist im Trenchbodenbereich ein dickeres Oxid als das Gateoxid ausgebildet und ein leitendes Material liegt auf diesem dickeren Oxid, welches in dem mit der Driftstrecke überlappenden Bereich als Feldplatte wirkt.
    •
  • US 6,462,376 B1 beschreibt ein MOS-Transistorelement, bei dem die Bodyverstärkung durch gestaffelte Implantationsgebiete Es ist Aufgabe der Erfindung, eine gattungsgemäße MOS-Transistoreinrichtung im Dense-Trench-Regime so zu ermöglichen, dass eine möglichst hohe Avalanchefestigkeit bei gleichzeitig niedrigem spezifischen Einschaltwiderstand erreicht wird.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Gemäß einem wesentlichen Aspekt ist eine MOS-Transistoreinrichtung vom Trenchtyp, bei der in einem Halbleiterbereich eines ersten Leitfähigkeitstyps innerhalb eines sich in vertikaler Richtung des Halbleiterbereichs erstreckenden tiefen Gategrabens eine vertikale Gateelektrode und ein diese isolierendes Gateoxid und in einem anschließenden Mesabereich außerhalb und seitlich des Gategrabens an dessen oberem Abschnitt ein Sourceelektrodenbereich des ersten Leitfähigkeitstyps und ein Bodybereich eines zweiten Leitfähigkeitstyps mit einem oder mehreren zugeordneten Bodykontakt(en) gebildet sind, wobei das Gateoxid im oberen Abschnitt verdünnt ist und über eine Feldplattenstufe in einen im unteren Abschnitt des Gategrabens befindlichen verdickten Abschnitt übergeht und wobei ein Drainelektrodenbereich des ersten Leitfähigkeitstyps dem Gategraben in vertikaler Richtung gegenüber liegt und die MOS-Transistoreinrichtung eine Vielzahl vertikaler MOS-Transistoren umfassst, wobei immer ein Gategraben und ein Mesabereich abwechselnd in Seitenrichtung, die auf der vertikalen Richtung senkrecht steht, aufeinander folgend gebildet sind und jeder Mesabereich ein Dense-Trench-Mesabereich ist, der zu einem benachbarten MOS-Transistor eine Breite aufweist, die kleiner ist als das 2,5-fache der maximalen Dicke des Gateoxids im zugehörigen Gategraben, dadurch gekennzeichnet, dass die MOS-Transistoreinrichtung weiterhin eine tiefe Bodyverstärkung vom zweiten Leitfähigkeitstyp aufweist, die unterhalb des Bodybereichs am Ort des Bodykontakts vorgesehen ist und in die Tiefe des Halbleiterbereichs mindestens bis zur Feldplattenstufe des Gateoxids oder tiefer reicht.
  • Dementsprechend besteht die erfinderische Idee darin, eine tiefer als die Feldplattenstufe reichende Bodyverstärkung einzuführen, die den vom Trenchboden kommenden springenden Durchbruchsort "auffängt" und damit den Sprung an die Feldplattenstufe "abschirmt". Die tiefe Bodyverstärkung soll nur in den Gebieten unmittelbar unter dem Bodykontaktanschluss ausgeführt sein, um die im Hochstromfall an der tiefen Bodyverstärkung erzeugten Ladungsträger optimal zum Bodykontakt absaugen zu können. Durch die nach unten exponierte geometrische Lage der tiefen Bodyverstärkung ist es weiterhin möglich, Ladungsträger, die immer noch am Boden des Gategrabens unterhalb von Sourcegebieten erzeugt werden, auch lateral abzusaugen, ohne dass diese Ladungsträger durch das hochohmig abgepinchte Bodygebiet abfließen müssen. Bei der neuartigen Struktur mit der tiefen Bodyverstärkung kommt es dazu, dass der pn-Übergang, der sich zwischen der Epitaxieschicht und je nach Ort entlang der Mesa, dem Body, der Bodyverstärkung und der tiefen Bodyverstärkung ausbildet, um den Feldplattenfußpunkt herum pendelt (im Bodybereich liegt er über dem Fußpunkt, im tiefen Bodyverstärkungsbereich deutlich unterhalb davon).
  • Im Avalanchefall bildet sich ein erster Durchbruchsort am Bodenbereich des Gategrabens und für den Hochstromfall ein zweiter Durchbruchsort am Boden der tiefen Bodyverstärkung. Bei der erfindungsgemäßen MOS-Transistoreinrichtung kann der erste Leitfähigkeitstyp der n-Typ und der zweite Leitfähigkeitstyp der p-Typ sein. Vorteilhafterweise und bevorzugt bildet diese MOS-Transistoreinrichtung einen DMOS-Leistungstransistor.
  • Ferner kann bei der erfindungsgemäßen MOS-Transistoreinrichtung die tiefe Bodyverstärkung durch ein oder mehrere gestaffelte Implantationsgebiet(e) gebildet sein. Alternativ dazu kann die tiefe Bodyverstärkung in einem in den Halbleiterbereich eingebrachten Bodykontaktgraben zum Beispiel in Kombi-nation mit einer oder mehreren tiefen Bodyverstärkungsimplantationen gebildet werden. Das erfindungswesentliche Merkmal ist bei allen diesen Varianten, dass die tiefsten Implantationen mindestens gleich auf oder tiefer als die Feldplattenstufe liegen. Die lateralen Abstände (in Y-Richtung) dieser tiefen Bodyverstärkungsstruktur sind je nach Einsatzspannungsklasse länger oder kürzer ausführbar.
  • Der entscheidende Vorteil der bei der erfindungsgemäßen MOS-Transistoreinrichtung vorgeschlagenen tiefen Bodyverstärkung ist, dass sich durch den springenden Durchbruchsort am Boden der tiefen Bodyverstärkung die Avalanchefestigkeit verbessert, während sich gleichzeitig ein niedriger spezifischer Einschaltwiderstand einhalten lässt.
  • Nachstehend werden die obigen und weitere vorteilhafte Merkmale der Erfindung in Ausführungsbeispielen derselben anhand der Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch eine seitliche Querschnittsansicht einer MOS-Transistoreinrichtung, die einen Abschnitt mit zwei parallelen Dense-Trench-MOS-Transistoren nebeneinander zeigt;
  • 2 die eingangs besprochene bekannte MOS-Transistoreinrichtung ebenfalls in Form eines schematischen seitlichen Querschnitts;
  • 3 eine perspektivisch geschnittene Ansicht, die eine Gegenüberstellung einer MOS-Transistoreinrichtung des Standes der Technik etwa gemäß 2 mit einer erfindungsgemäßen MOS-Transistoreinrichtung etwa gemäß 1 zeigt;
  • 4 eine schematische seitliche Querschnittsansicht in Richtung des Pfeils Y der 1, die zwei alternative Ausführungsbeispiele einer erfindungsgemäßen MOS-Transistoreinrichtung gegenüberstellt;
  • 5 graphisch die eingangs schon besprochenen Simulationen der elektrischen Feldverteilungen einer bekannten MOS-Transistoreinrichtung etwa gemäß 2 im Avalanche mit von links nach rechts zunehmender Stromdichte.
  • 6A–D graphisch Simulationen der elektrischen Feldverteilung, die für eine erfindungsgemäße MOS-Transistoreinrichtung mit tiefer Bodyverstärkung gelten;
  • 7 schematische Schnittdarstellungen entlang der Mesamitte in der durch den Pfeil Y in 1 und 2 dargestellten Seitenrichtung, die mit ausgezogenen Linien die pn-Übergänge und mit gestrichelten Linien die Grenzen der Raumladungszonen darstellen und zwar in 7A für eine bekannte MOS-Transistoreinrichtung gänzlich ohne Bodyverstärkung und in 7B für eine erfindungsgemäße MOS-Transistoreinrichtung mit tiefer Bodyverstärkung;
  • 8 ebenfalls Schnittdarstellungen entlang der Mesamitte ähnlich 7, die durch schwarze Stromlinien die möglichen Strompfade der generierten Ladungsträger im Avalanchefall (hier Löcherstrom) veranschaulicht und zwar in 8A für eine bekannte MOS-Transistoreinrichtung gänzlich ohne Bodyverstärkung und in 8B für eine erfindungsgemäße MOS-Transistoreinrichtung mit tiefer Bodyverstärkung etwa gemäß 1.
    •
  • Die 1 zeigt in seitlicher Querschnittdarstellung ähnlich wie die eingangs bereits besprochene 2 eine Dense-Trench-MOS-Transistoreinrichtung, bei der erfindungsgemäß in der zwischen den Gategräben 30 liegenden Mesa M unterhalb einer Bodyzone B eine tiefe Bodyverstärkung T-BV am Ort des Bodykontakts gebildet ist. Die Tiefe der Bodyverstärkung, d.h. ihr Boden ist in 1 durch tT-BV angegeben. Es ist deutlich, dass diese Tiefe tT-BV der tiefen Bodyverstärkung T-BV in Richtung T tiefer liegt als die Feldplattenstufe FPS, deren Tiefe mit tFPS angegeben ist. Im Dense-Trench-Regime, bei dem der zwischen zwei benachbarten Gategräben 30 liegende Mesabereich eine Breite DMesa hat, die kleiner ist als das 2,5-fache der maximalen Dicke DGOX des Gateoxids, findet der statische Durchbruch normalerweise am Trenchboden statt (Orte A1). Wenn die Stromdichte im Avalanchefall so hohe Werte erreicht, dass die Hintergrunddotierung der Epitaxieschichten in der Mesa M merklich beeinflusst wird (Hoch stromfall), verändert sich die elektrische Feldverteilung derart, dass der Durchbruchsort in der Mesa weiter nach oben springt. Durch die erfindungsgemäße tiefe Bodyverstärkung T-BV, die in Tiefenrichtung T unter die Feldplattenstufe FPS geht, wird der vom Trenchboden 30b (Orte A1) kommende springende Durchbruchsort im Hochstromfall "aufgefangen". Es bilden sich demgemäß Durchbruchsorte A4 am Boden der tiefen Bodyverstärkung T-BV, wodurch der eingangs anhand der 2 erläuterte nachteilige Sprung an die Feldplattenstufe FPS (2: Orte A2) vermieden ist. In 1 ist ersichtlich, dass die tiefe Bodyverstärkung T-BV gemäß dem bevorzugten Ausführungsbeispiel nur in den Gebieten unmittelbar unter dem Bodykontaktanschluss ausgeführt ist, um die im Hochstromfall an der tiefen Bodyverstärkung T-BV erzeugten Ladungsträger optimal zum Bodykontakt absaugen zu können. Durch die nach unten exponierte geometrische Lage der tiefen Bodyverstärkung T-BV eines erfindungsgemäßen Dense-Trench-MOS-Transistors ist es weiterhin möglich, Ladungsträger, die immer noch am Trenchboden unterhalb von Sourcegebieten erzeugt werden, auch lateral abzusaugen, ohne dass diese Ladungsträger durch das hochohmige abgepinchte Bodygebiet abfließen müssen. Dies wird weiter unten anhand der 8 noch näher erläutert. Zu erwähnen ist außerdem, dass die in 1 dargestellte erfindungsgemäße Dense-Trench-MOS-Transistorstruktur sich in die durch einen Pfeil Y angegebene Seitenrichtung fortsetzt und dass die sonstigen Merkmale der in 1 dargestellten Dense-Trench-MOS-Transistorstruktur mit Merkmalen der 2 übereinstimmen und mit denselben Bezugszeichen versehen sind.
  • Zur Veranschaulichung der sich in der Seitenrichtung Y fortsetzenden Dense-Trench-MOS-Transistorstruktur zeigt die 3 eine perspektivische Schnittansicht mit einer Schnittebene durch die Bodykontakte BK und zwar in ihrer linken Hälfte die Struktur eines dem Stand der Technik entsprechenden Dense-Trench-MOS-Transistors und in der rechten Hälfte die Struktur eines erfindungsgemäßen Dense-Trench-MOS-Transistors mit tiefer Bodyverstärkung T-BV, die nur unterhalb des Bodykontakts BK ausgebildet ist. Selbstverständlich erstreckt sich die Bodyzone B (in 3 nicht gezeigt) selbst auch unterhalb der Sourceelektrode S. Die rechte Seite der 3 zeigt noch eine Variante des erfindungsgemäßen Dense-Trench-MOS-Transistors, bei dem im Gategraben 30 mehrere Elektrodenbereiche ausgebildet sind und zwar im oberen Bereich ein Gatebereich G und im unteren Bereich eine Feldplattenelektrode FP, die voneinander durch eine Oxidschicht OX in zweckmäßiger Tiefe getrennt sind. Weiterhin können sich im tiefen Gategraben 30 auch mehr als zwei Gateelektrodenbereiche befinden.
  • 4 veranschaulicht mit einem Schnitt durch die Mesamitte in der durch den Pfeil Y dargestellten Seitenrichtung weitere Varianten eines erfindungsgemäßen Dense-Trench-MOS-Transistors, und zwar im linken Teil I eine dem in 1 gezeigten Ausführungsbeispiel entsprechende Variante mit mehreren gestaffelten Implantationsgebieten (es wurden hier bis zu sechs Implantationen realisiert) und im rechten Teil II eine Variante, bei der die tiefe Bodyverstärkung T-BV durch einen tiefen Bodyverstärkungsgraben 40 gebildet ist. Es sind auch Mischformen mit Bodykontaktgräben 40a, die etwas weniger tief sind und ergänzend mit einer oder mehreren Implantationen möglich. Die Bodyverstärkungsgräben 40, oder Bodykontaktgräben 40a können mit hochdotiertem p+-Polysilizium gefüllt sein. Wesentliches Merkmal bei beiden Varianten I und II des erfindungsgemäßen Dense-Trench-MOS-Transistors ist wiederum, dass die tiefsten Implantationen und/oder der tiefste Punkt des Bodyverstärkungsgrabens 40 mindestens gleich auf oder tiefer als die Feldplattenstufe (angedeutet durch einen Pfeil FPS) liegen. Die seitlichen Abstände (in Richtung des Pfeils Y) dieser tiefen BV-Strukturen sind je nach Einsatzspannungsklasse länger oder kürzer ausführbar. Die Durchbruchsorte A1 entlang des Trenchbodens können vorteilhafterweise nicht nur senkrecht nach oben springen sondern auch seitlich von einem Ort unterhalb des Sourcegebiets zu einem Ort unterhalb des Bodygebiets an die tiefe BV.
  • In 4 ist gestrichelt ein parasitärer Bipolartransistor BP-T angedeutet, der durch die n+-p-n Dotierung jeweils der Sourceelektrode S, der Bodyzone B und der Epitaxieschicht 22 in der Mesa entsteht.
  • Weiterhin wird Bezug auf die grafische Darstellng der 6A–6D genommen, die die Simulationsergebnisse der elektrischen Feldverteilung im Avalanche für eine MOS-Transistoreinrichtung nach der Erfindung veranschaulicht.
  • Die in 6 gezeigten Simulationen der elektrischen Feldverteilungen eines erfindungsgemäßen Dense-Trench-MOS-Transistors legen den Teilen A–D eine von links nach rechts zunehmende Stromdichte zugrunde, d.h. dass 6D den Hochstromfall im Avalanche veranschaulicht. 6D zeigt, dass im Hochstromfall der mit A1 bezeichnete wahrscheinliche Ort des Avalanchedurchbruchs (6A-C) nach oben unter den Boden der tiefen Bodyverstärkung T-BV (Durchbruchsort A4) springt, deren Boden in Tiefenrichtung gleich tief oder tiefer liegt als die Feldplattenstufe FPS (tFPS ≤ tT-BV). Die 6A–6D zeigen den Fall tFPS < tT-BV. Dieser Ort A4 am Boden der tiefen Bodyverstärkung T-BV ist für das Absaugen der Ladungsträger optimal, da er auch direkt unter dem Bodykontakt liegt (vgl. 4).
  • Dadurch, dass durch die erfindungsgemäße Dense-Trench-MOS-Transistorstruktur im Hochstromfall beim Avalanche der nach oben gesprungene wahrscheinliche Durchbruchsort A4 am Boden der tiefen Bodyverstärkung T-BV liegt (vgl. 6D) kann vermieden werden, dass der zuvor erläuterte und in 4 angedeutete parasitäre Bipolartransistor BP-T zündet und das Bauteil zerstört.
  • 7 zeigt in Form von Schnittansichten entlang der Mesamitte in der durch den Pfeil Y angedeuteten Seitenrichtung durch ausgezogene Linien die pn-Übergänge und mit gestrichelten Linien die Grenzen der Raumladungszonen und zwar in 7A für einen üblichen Dense-Trench-MOS-Transistor ganz ohne Bodyverstärkung und in 7B für einen erfindungsgemäßen Dense-Trench-MOS-Transistor mit tiefer Bodyverstärkung T-BV unterhalb des Bodykontakts.
  • 8 gibt im Wesentlichen die gleichen Schnittansichten wieder wie 7, d.h. 8A für einen üblichen Dense-Trench-MOS-Transistor ohne jede Bodyverstärkung und 8B für einen erfindungsgemäßen Dense-Trench-MOS-Transistor mit tiefer Bodyverstärkung T-BV. Zusätzlich sind in 8A und 8B die möglichen Strompfade der generierten Ladungsträger im Avalanchefall (hier der Löcherstrom) in Form von Strömungslinien eingezeichnet. Bei der tiefen Bodyverstärkung T-BV fließen viel weniger Löcher direkt unter dem Sourcegebiet S entlang, was den Spannungsabfall an dem in 4 angedeuteten parasitären Bipolartransistor BP-T reduziert und damit die Avalanchefestigkeit deutlich verbessert. Im Bodygebiet soll der Querwiderstand in der Bodyzone möglichst niederohmig sein, so dass der kritische Spannungsabfall von typischerweise 0,5 V, der den Bipolartransistor zündet, gar nicht entstehen kann. Sozusagen wirkt die tiefe Bodyverstärkung T-BV, wie 8B deutlich macht, als Ladungssauger, der die Löcher in größerer Tiefe bereits lateral absaugt und dann optimal zum darüber liegenden Bodykontakt (in 8 nicht gezeigt) weiterleitet.

Claims (6)

  1. MOS-Transistoreinrichtung vom Trenchtyp, bei der in einem Halbleiterbereich (20) eines ersten Leitfähigkeitstyps innerhalb eines sich in vertikaler Richtung (T) des Halbleiterbereichs (20) erstreckenden tiefen Gategrabens (30) eine vertikale Gateelektrode (G) und ein diese isolierendes Gateoxid (GOX) und in einem anschließenden Mesabereich (M) außerhalb und seitlich des Gategrabens (30) an dessen oberem Abschnitt (30o) ein Sourceelektrodenbereich (S) des ersten Leitfähigkeitstyps und ein Bodybereich (B) eines zweiten Leitfähigkeitstyps mit einem oder mehreren zugeordneten Bodykontakt(en) (BK) gebildet sind, wobei das Gateoxid (GOX) im oberen Abschnitt (30) verdünnt ist und über eine Feldplattenstufe (FPS) in einen im unteren Abschnitt (30u) des Gategrabens (30) befindlichen verdickten Abschnitt übergeht und wobei ein Drainelektrodenbereich (D) des ersten Leitfähigkeitstyps dem Gategraben (30) in vertikaler Richtung (T) gegenüber liegt und die MOS-Transistoreinrichtung eine Vielzahl vertikaler MOS-Transistoren umfasst, wobei immer ein Gategraben (30) und ein Mesabereich (M) abwechselnd in Seitenrichtung (X), die auf der vertikalen Richtung (T) senkrecht steht, aufeinander folgend gebildet sind und jeder Mesabereich (M) ein Dense-Trench-Mesabereich ist, der zu einem benachbarten MOS-Transistor eine Breite (DMesa) aufweist, die kleiner ist als das 2,5-fache der maximalen Dicke (DGOX) des Gateoxids (GOX) im zugehörigen Gategraben (30), dadurch gekennzeichnet, dass die MOS-Transistoreinrichtung (10) weiterhin eine tiefe Bodyverstärkung (T-BV) vom zweiten Leitfähigkeitstyp aufweist, die unterhalb des Bodybereichs (B) am Ort des Bodykontakts (BK) vorgesehen ist und in die Tiefe (T) des Halbleiterbereichs (20) mindestens bis zur Feldplattenstufe (FPS) des Gateoxids (GOX) oder tiefer reicht.
  2. MOS-Transistoreinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die tiefe Bodyverstärkung (T-BV) durch ein Implantationsgebiet oder mehrere gestaffelte Implantationsgebiete gebildet ist.
  3. MOS-Transistoreinrichtung vom Trenchtyp, bei der in einem Halbleiterbereich (20) eines ersten Leitfähigkeitstyps innerhalb eines sich in vertikaler Richtung (T) des Halbleiterbereichs (20) erstreckenden tiefen Gategrabens (30) eine vertikale Gateelektrode (G) und ein diese isolierendes Gateoxid (GOX) und in einem anschließenden Mesabereich (M) außerhalb und seitlich des Gategrabens (30) an dessen oberem Abschnitt (30o) ein Sourceelektrodenbereich (S) des ersten Leitfähigkeitstyps und ein Bodybereich (B) eines zweiten Leitfähigkeitstyps mit einem oder mehreren zugeordneten Bodykontakt(en) (BK) gebildet sind, wobei das Gateoxid (GOX) im oberen Abschnitt (30) verdünnt ist und über eine Feldplattenstufe (FPS) in einen im unteren Abschnitt (30u) des Gategrabens (30) befindlichen verdickten Abschnitt übergeht und wobei ein Drainelektrodenbereich (D) des ersten Leitfähigkeitstyps dem Gategraben (30) in vertikaler Richtung (T) gegenüber liegt und die MOS-Transistoreinrichtung eine Vielzahl vertikaler MOS-Transistoren umfassst, wobei immer ein Gategraben (30) und ein Mesabereich (M) abwechselnd in Seitenrichtung (X), die auf der vertikalen Richtung (T) senkrecht steht, aufeinander folgend gebildet sind und jeder Mesabereich (M) ein Dense-Trench-Mesabereich ist, der zu einem benachbarten MOS-Transistor eine Breite (DMessa) aufweist, die kleiner ist als das 2,5-fache der maximalen Dicke (DGOX) des Gateoxids (GOX) im zugehörigen Gategraben (30), dadurch gekennzeichnet, dass die tiefe Bodyverstärkung (T-BV) durch einen in den Halbleiterbereich (20) eingebrachten tiefen Bodykontaktgraben (40) gebildet ist.
  4. MOS-Transistoreinrichtung nach Anspruch 3 dadurch gekennzeichnet, dass die tiefe Bodyverstärkung (T-BV) durch einen Bodykontaktgraben (40a), der nicht so tief ist wie die Feldplattenstufe (FPS) und ein anschließendes Implantationsgebiet oder mehrere anschließende Implantationsgebiete gebildet ist.
  5. MOS-Transistoreinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Gategraben (30) in die Tiefe (T) des Halbleiterbereichs (20) höchstens bis zu einem den Drainelektrodenbereich (D) bildenden hochdotierten Substratbereich (21) des ersten Leitfähigkeitstyps reicht.
  6. MOS-Transistoreinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie einen DMOS-Leistungstransistor bildet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070765B2 (en) 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382019B2 (en) * 2005-04-26 2008-06-03 Fairchild Semiconductor Corporation Trench gate FETs with reduced gate to drain charge
DE102006045441B4 (de) 2006-09-26 2008-09-25 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
KR100861213B1 (ko) * 2007-04-17 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8519473B2 (en) * 2010-07-14 2013-08-27 Infineon Technologies Ag Vertical transistor component
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US8912595B2 (en) * 2011-05-12 2014-12-16 Nanya Technology Corp. Trench MOS structure and method for forming the same
US9685511B2 (en) 2012-05-21 2017-06-20 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing a semiconductor device
KR101701667B1 (ko) * 2013-04-02 2017-02-01 도요타 지도샤（주） 트렌치 게이트 전극을 이용하는 ｉｇｂｔ
CN114420565A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 增强型分离栅沟槽mos器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
US6462376B1 (en) * 1999-01-11 2002-10-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
DE10207309A1 (de) * 2002-02-21 2003-09-11 Infineon Technologies Ag MOS-Transistoreinrichtung
DE10214160A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Halbleiteranordnung mit Schottky-Kontakt

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100766874B1 (ko) * 2000-03-17 2007-10-15 제네럴 세미컨덕터, 인코포레이티드 트렌치 ｄｍｏｓ를 형성하는 방법과, 이러한 ｄｍｏｓ 트랜지스터 셀과, 이러한 트랜지스터 구조
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462376B1 (en) * 1999-01-11 2002-10-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
DE10207309A1 (de) * 2002-02-21 2003-09-11 Infineon Technologies Ag MOS-Transistoreinrichtung
DE10214160A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Halbleiteranordnung mit Schottky-Kontakt

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070765B2 (en) 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage

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US20050116267A1 (en) 2005-06-02
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