DE69533134T2 - Leistungsbauteil hoher Dichte in MOS-Technologie - Google Patents

Leistungsbauteil hoher Dichte in MOS-Technologie Download PDF

Info

Publication number
DE69533134T2
DE69533134T2 DE69533134T DE69533134T DE69533134T2 DE 69533134 T2 DE69533134 T2 DE 69533134T2 DE 69533134 T DE69533134 T DE 69533134T DE 69533134 T DE69533134 T DE 69533134T DE 69533134 T2 DE69533134 T2 DE 69533134T2
Authority
DE
Germany
Prior art keywords
power device
sections
conductivity type
mos technology
strip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69533134T
Other languages
English (en)
Other versions
DE69533134D1 (de
Inventor
Angelo Magri'
Ferruccio Frisina
Giuseppe Ferla
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
STMicroelectronics SRL
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL, CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno filed Critical STMicroelectronics SRL
Application granted granted Critical
Publication of DE69533134D1 publication Critical patent/DE69533134D1/de
Publication of DE69533134T2 publication Critical patent/DE69533134T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856Source regions
    • H01L29/0869Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Die vorliegende Erfindung betrifft eine Hochdichte-MOS-Technologie-Leistungsvorrichtung.
  • MOS-Technologie-Leistungsvorrichtungen bestehen aus einer Mehrzahl von Elementarfunktionaleinheiten, die auf einem gemeinsamen Halbleiterchip integriert sind. Jede Elementarfunktionaleinheit bildet einen Elementarvertikal-MOSFET und alle die Elementarfunktionaleinheiten sind parallelgeschaltet; auf diese Art trägt jeder Elementarvertikal-MOSFET zu einem entsprechenden Teil zu dem Gesamtstrom der Leistungsvorrichtung bei.
  • Ein MOS-Technologie-Leistungsvorrichtungschip weist eine schwach dotierte Halbleiterschicht eines ersten Leitungstyps auf, die eine gemeinsame Drainschicht für alle die Elementarvertikal-MOSFET bildet; die schwach dotierte Schicht ist über ein stark dotiertes Halbleitersubstrat überlagert. Jede Elementarfunktionaleinheit weist einen Körperbereich eines zweiten Leitungstyps auf, der in der Drainschicht ausgebildet ist. In dem Fall von „Zellular"-Leistungsvorrichtungen (dem üblichsten Fall) weist der Körperbereich der Elementarfunktionaleinheiten einen vieleckigen Aufbau auf, z. B. quadratisch oder hexagonal; aus diesem Grund werden die Elementarfunktionaleinheiten auch „Elementarzellen" genannt. Es sind jedoch auch MOS-Technologie-Leistungsvorrichtungen bekannt, bei denen der Körperbereich der Elementarfunktionaleinheiten ein ausgedehnter Streifen ist.
  • In beiden Fällen ist die Vertikalstruktur der Elementarfunktionaleinheiten (d. h. der Querschnitt der Zelle oder der Streifen) wie in 1 gezeigt, wobei das stark dotierte Halblei tersubstrat mit 1 bezeichnet ist und die gemeinsame Drainschicht mit 2 bezeichnet ist. Der Körperbereich 3 der Elementarfunktionaleinheit weist einen zentralen stark dotierten Abschnitt 4 auf, der „tiefer Körperbereich" genannt wird, und einen lateralen Abschnitt 5, der eine niedrigere Dotierungskonzentration aufweist, den Kanalbereich des Elementarvertikal-MOSFET bildend; das Dotierungsmaß des lateralen Abschnitts 5 des Körperbereichs bestimmt die Schwellenspannung der Leistungsvorrichtung. In dem Körperbereich 3 sind zwei Sourcebereiche 6 desselben Leitungstyps wie der gemeinsamen Drainschicht 2 ausgebildet. Eine dünne Oxidschicht 7 (Gateoxid) und eine Polysiliziumschicht 8 (die Gateelektrode der Leistungsvorrichtung) bedecken die Oberfläche der Abschnitte der Drainschicht 1 zwischen den Körperbereichen 3 und erstrecken sich über die lateralen Abschnitte 5 des Körperbereichs. Die Polysiliziumschicht 8 ist durch eine dielektrische Schicht 9 bedeckt, in der über jedem Körperbereich Kontaktfenster 11 geöffnet sind, so dass es ermöglicht ist, dass eine überlagerte Metallschicht 10 (die Sourceelektrode der Leistungsvorrichtung) in Kontakt mit den Sourcebereichen 6 und mit dem tiefen Körperbereich 4 kommt. Der Kurzschluss zwischen den Sourcebereichen und dem Körperbereich ist notwendig, um zu verhindern, dass ein parasitärer Bipolar-Sperrschichttransistor ausgelöst wird, dessen Emitter, Basis und Kollektor durch die Sourcebereiche, den Körperbereich und die Drainschicht 1 gebildet werden; der stark dotierte tiefe Körperbereich 4 erhöht die Unempfindlichkeit der Leistungsvorrichtung, da er den Grundwiderstand eines solchen parasitären Transistors reduziert.
  • Zum Herstellen der oben beschriebenen Struktur sind die folgenden Schritte erforderlich:
    • – Bilden der Drainschicht 2 über dem Substrat 1 (üblicherweise mittels eines epitaktischen Wachstums);
    • – thermisches Wachstum der dünnen Oxidschicht 7 über der gesamten aktiven Fläche der Drainschicht 2 (die aktive Fläche ist der Abschnitt der Drainschicht, in den die Elementarfunktionaleinheiten der MOS-Leistungsvorrichtung geformt sein werden) und Abscheiden der Polysiliziumschicht 8;
    • – selektives Einfügen einer großen Menge von Dotiermitteln, sodass die stark dotierten tiefen Körperbereiche 4 gebildet werden;
    • – selektives Ätzen der Polysilizium- und der Oxidschicht, so dass Fenster 12 geöffnet werden, wo die Elementarfunktionaleinheiten geformt sein werden;
    • – selektives Einfügen einer geringen Menge von Dotiermitteln in die Drainschicht durch die Fenster, sodass die schwach dotierten Abschnitte der Körperbereiche ausgebildet werden;
    • – Ausbilden der Sourcebereiche 6;
    • – Abscheiden der dielektrischen Schicht 9 und selektives Ätzen von dieser, sodass die Kontaktfenster 11 geöffnet werden;
    • – Abscheiden und Strukturieren der Metallschicht 10.
  • Dieses Verfahren umfasst die Verwendung von vier photolithografischen Masken: eine erste Maske wird für das Ausbilden der tiefen Körperbereiche 4 verwendet; eine zweite Maske wird zum selektiven Ätzen der Polysilizium- und der Oxidschicht verwendet; eine dritte Maske wird zum Bilden der Sourcebereiche 6 verwendet (die Maske zum Einfügen der Dotiermittel, die die Sourcebereiche bilden, ist teilweise durch die Polysilizium- und die Oxidschicht und teilweise durch Photoresist-Inseln über dem Mittelabschnitt der tiefen Körperbereiche bereitgestellt); eine vierte Maske wird zum Öffnen der Kontaktfenster in der dielektrischen Schicht verwendet.
  • Wieder auf 1 Bezug nehmend, ist die Abmessung Lp jedes Fensters 12 in der Polysilizium- und der Gateoxidschicht durch Lp = a + 2t gegeben, wobei a die Abmessung des Kontaktfensters 11 in der dielektrischen Schicht ist und t der Abstand zwischen der Kante der Polysiliziumschicht und der Kante der dielektrischen Schicht ist. Die Abmessung a des Kontaktfensters ist wiederum: a = c + 2bwobei b der Abstand zwischen der Kante des Kontaktfensters und der inneren Kante des Sourcebereichs ist (d. h. die Länge des Abschnitts des Sourcebereichs, der zum Kontaktiertwerden durch die Metallschicht verfügbar ist) und c die Abmessung des Mittelabschnitts des Körperbereiches ist, in dem die Sourcebereiche nicht vorhanden sind (d. h. der Abstand zwischen den inneren Kanten der Sourcebereiche, der Länge des Abschnitts des Körperbereichs entsprechend, der zum Kontaktiertwerden durch die Metallschicht verfügbar ist). Die Abmessung Lp ist deshalb gegeben durch: Lp = c + 2b + 2tund eine Abmessung der Elementarfunktionaleinheiten ist durch „Drei-Merkmals-Größe" bestimmt, da ihre Abmessung von den drei Parametern c, b und t abhängt.
  • Bei MOS-Technologie-Leistungsvorrichtungen sind die zu optimierenden elektrischen Parameter der Ausgangswiderstand im An-Zustand (Ron), die Gate-zu-Drain-Kapazität (Rückkoppelkapazität) und die Gate-zu-Source-Kapazität (Eingangskapazität).
  • Der Ausgangswiderstand Ron ist die Summe von einigen Komponenten, die jeweils mit einem speziellen physikalischen Bereich der Vorrichtung in Zusammenhang stehen. Spezieller gilt: Ron = Rc + Racc + Rjfet + Repywobei Rc (Kanalwiderstand) die Komponente ist, die mit dem Kanalbereich in Zusammenhang steht, Racc (Akkumulationsbereichswiderstand) die Komponente ist, die mit dem Oberflächenbereich des Abschnitts der Drainschicht in Zusammenhang steht, der sich zwischen den Körperbereichen befindet, Rjfet die Komponente ist, die mit dem Abschnitt der Drainschicht in Zusammenhang steht, der sich zwischen den Verarmungsbereichen der Kör perbereiche befindet, und Repy die Komponente ist, die mit dem Abschnitt der Drainschicht neben den Körperbereichen in Zusammenhang steht.
  • Die Rc-Komponente hängt von Verfahrensparametern wie der Dotierungskonzentration des Kanalbereichs (d. h. von der Schwellenspannung der MOS-Leistungsvorrichtung) und von der Kanallänge ab; die Racc-Komponente hängt von dem Abstand zwischen zwei benachbarten Körperbereichen ab und nimmt ab, wenn dieser Abstand abnimmt; die Rjfet-Komponente hängt von dem spezifischen Widerstand der Drainschicht und von dem Abstand zwischen den Körperbereichen ab und nimmt zu, wenn ein solcher Abstand abnimmt; die Repy-Komponente hängt von dem spezifischen Widerstand und der Dicke der Drainschicht ab, zwei Parametern die die maximale Spannung bestimmen, die von der MOS-Leistungsvorrichtung ertragen werden kann.
  • Weiterhin ist Ron invers proportional zu dem Gesamtkanalumfang der MOS-Leistungsvorrichtung, d. h. zu der Summe der Kanalumfänge der einzelnen Elementarfunktionaleinheiten, die die MOS-Leistungsvorrichtung bilden. Je länger der Kanalumfang pro Einheitsfläche der MOS-Leistungsvorrichtung ist, desto niedriger ist der Ron pro Einheitsfläche.
  • Um den Ron zu reduzieren ist es notwendig die Abmessungen der Elementarfunktionaleinheiten und den Abstand (d in 1) zwischen ihnen herunter zu skalieren, d. h. die Dichte der Elementarfunktionaleinheiten pro Einheitsfläche zu erhöhen. Das Reduzieren des Abstands d zwischen den Körperbereichen weist den weiteren Vorteil des Herabsetzens der Eingangs- und Rückkoppelkapazitäten der MOS-Leistungsvorrichtung auf, was folglich deren dynamisches Verhalten verbessert. Ebenfalls wurde verifiziert, dass in Hochspannungs-MOS-Technologie-Leistungsvorrichtungen Reduzieren des Abstandes zwischen den Körperwannen die Unempfindlichkeit der Vorrichtung unter Umschaltbedingungen erhöht.
  • In den letzten Jahren ging der technologische Trend deshalb in Richtung des Erhöhens der Dichte von Elementarfunktionaleinheiten pro Einheitsfläche und es können heutzutage MOS-Technologie-Leistungsvorrichtungen mit einer Dichte von bis zu sechs Millionen Elementarzellen pro Quadratinch fabriziert werden.
  • Die gängige Struktur der Elementarfunktionaleinheiten setzt der weiteren Reduzierung von deren Abmessungen jedoch einige Grenzen. Diese Grenzen sind im Wesentlichen durch die Auflösung und die Ausrichtungseigenschaften der photolithografischen Vorrichtung bestimmt. Wieder auf 1 Bezug nehmend zeigt es sich, dass die Abmessung c ausreichend groß sein muss, um zu garantieren, dass die Metallschicht den Körperbereich kontaktiert und bis an die Auflösungsgrenze der photolithografischen Vorrichtung herunter skaliert werden kann; die Abmessung b muss ausreichend groß sein, um zu garantieren, dass die Metallschicht den Sourcebereich kontaktiert, und muss auch Ausrichtungsfehler zwischen der Maske, die das Kontaktfenster 11 in der dielektrischen Schicht bestimmt, und der Maske zum Ausbilden der Sourcebereiche berücksichtigen; die Abmessung t muss ausreichend groß sein, um zu garantieren, dass die Polysiliziumschicht elektrisch von der Metallschicht isoliert ist, und muss auch die Ausrichtungsfehler zwischen den Masken zur Bestimmung der Fenster in der Polysiliziumschicht und in der dielektrischen Schicht berücksichtigen.
  • Zusätzlich erlaubt es die gängige Struktur der Elementarfunktionaleinheiten nicht, den Abstand zwischen den Elementarfunktionaleinheiten unter spezifizierte Werte zu reduzieren, die von der Spannungsdimensionierung der MOS-Leistungsvorrichtung abhängen (etwa 5 μm für Niedrigspannungsvorrichtungen und zwischen 10 μm und 30 μm für Mittel- und Hochspannungsvorrichtungen). Das Reduzieren eines solchen Abstands unter die spezifizierten Werte würde tatsächlich ein schnelles Ansteigen in der Rjfet-Komponente des Ron der MOS-Leistungsvorrichtung verursachen.
  • Die WO-A-9411904 offenbart eine Vorrichtung und ein Verfahren zum Verbessern der Stromtragefähigkeit in einer Halbleitervorrichtung.
  • Die EP-A-543313 offenbart einen Feldeffekttransistor, bei dem das Backgate ohne Variation in dem Sourcekontaktwiderstand in Kontakt mit der Sourceelektrode gehalten wird.
  • Die EP-A-252236 offenbart eine Halbleitervorrichtung vom Vertikal-MOS-Typ.
  • Die EP-A-4345265 und EP-A-405138 offenbaren eine MOS-Technologie-Leistungsvorrichtung mit einer Mehrzahl von MOS-Leistungstransistoren, die in einer Halbleiterschicht eines ersten Leitungstyps ausgebildet sind. Jeder MOS-Leistungstransistor weist einen Körperbereich eines zweiten Leitungstyps auf, der in der Halbleitermaterialschicht ausgebildet ist; der Körperbereich weist die Form eines Körperstreifens auf, der in einer longitudinalen Richtung auf einer Oberfläche der Halbleitermaterialschicht ausgedehnt ist. Der Körperstreifen beinhaltet eine Mehrzahl von Sourceabschnitten, die mit Dotiermitteln des ersten Leitungstyps dotiert sind. Die Mehrzahl der Sourceabschnitte ist in der longitudinalen Richtung mit einer Mehrzahl von Körperabschnitten der Körperstreifen, in denen keine Dotiermittel des ersten Leitungstyps vorgesehen sind, abwechselnd angeordnet.
  • In Sicht des beschriebenen Standes der Technik ist es eine Aufgabe der vorliegenden Erfindung, eine neue MOS-Technologie-Leistungsvorrichtungsstruktur bereitzustellen, die es erlaubt höhere Grade an Integration zu erzielen.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe mittels einer MOS-Technologie-Leistungsvorrichtung wie nach Anspruch 1 erreicht.
  • 1 ist eine Querschnittsansicht einer MOS-Technologie-Leistungsvorrichtung nach dem Stand der Technik;
  • 2 ist eine Draufsicht von oben eines Abschnitts einer MOS-Technologie-Leistungsvorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
  • 3 ist eine Querschnittsansicht entlang der Linie III-III in 2;
  • 4 ist eine Querschnittsansicht entlang der Linie IV-IV in 2;
  • 5 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die zum Herstellen der MOS-Technologie-Leistungsvorrichtung von 2 verwendet werden;
  • 6 ist eine Draufsicht von oben eines Abschnitts einer MOS-Technologie-Leistungsvorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 7 ist eine Querschnittsansicht entlang der Linie VII-VII in 6;
  • 8 ist eine Querschnittsansicht entlang der Linie VIII-VIII in 6;
  • 9 ist eine Querschnittsansicht entlang der Linie IX-IX in 6;
  • 10 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die zum Herstellen der MOS-Technologie-Leistungsvorrichtung von 6 verwendet werden;
  • 11 ist eine Draufsicht von oben eines Abschnitts einer nichtbeanspruchten MOS-Technologie-Leistungsvorrichtung;
  • 12 ist eine Querschnittsansicht entlang der Linie XII-XII in 11;
  • 13 ist eine Querschnittsansicht entlang der Linie XIII-XIII in 11;
  • 14 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die zum Herstellen der MOS-Technologie-Leistungsvorrichtung von 11 verwendet werden;
  • 15 ist eine Draufsicht von oben eines Abschnitts einer nichtbeanspruchten MOS-Technologie-Leistungsvorrichtung;
  • 16 ist eine Querschnittsansicht entlang der Linie XVI-XVI in 15;
  • 17 ist eine Querschnittsansicht entlang der Linie XVII-XVII in 15;
  • 18 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die zum Herstellen der MOS- Technologie-Leistungsvorrichtung von 15 verwendet werden;
  • 19 ist eine Draufsicht von oben eines Abschnitts einer nichtbeanspruchten MOS-Technologie-Leistungsvorrichtung;
  • 20 ist eine Querschnittsansicht entlang der Linie XX-XX in 19; und
  • 21 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger Masken zeigt, die zum Herstellen der MOS-Technologie-Leistungsvorrichtung von 19 verwendet werden.
  • 1 ist eine Querschnittsansicht eines MOS-Technologie-Leistungsvorrichtungschips nach dem Stand der Technik. Der Chip weist ein stark dotiertes Halbleitersubstrat 1 auf, über dem eine schwach dotierte epitaktische Schicht 2 eines ersten Leitungstyps ausgebildet ist. Die MOS-Leistungsvorrichtung ist aus einer Mehrzahl von Elementarfunktionaleinheiten gebildet, die in der epitaktischen Schicht 2 ausgebildet sind. In 1 sind zwei der Elementarfunktionaleinheiten sichtbar. Jede Elementarfunktionaleinheit weist einen Körperbereich 3 eines zweiten Leitungstyps auf, der in der epitaktischen Schicht 2 gebildet ist. Die Körperbereiche 3 können einen mehreckigen Aufbau aufweisen (zum Beispiel quadratisch oder hexagonal) oder können ausgedehnte Streifen sein (in diesem Fall ist 1 ein Querschnitt in einer Richtung transversal zu den Streifen). Der Körperbereich 3 der Elementarfunktionaleinheit weist einen zentralen stark dotierten Abschnitt 4 auf, der „tiefer Körperbereich" genannt wird, und einen lateralen Abschnitt 5, der eine niedrigere Dotierungskonzentration aufweist, einen Kanalbereich bildend; das Dotierungsmaß des lateralen Abschnitts 5 des Körperbereichs bestimmt die Schwellenspannung der Leistungsvorrichtung. In dem Körperbereich 3 sind zwei Sourcebereiche 6 desselben Leitungstyps wie die epitaktische Schicht 2 ausgebildet. Eine dünne Oxidschicht 7 (Gateoxid) und eine Polysiliziumschicht 8 bedecken die Oberfläche der Abschnitte der Drainschicht 2 zwischen den Körperbereichen 3 und erstrecken sich über die lateralen Abschnitte 5 der Körperbereiche 3. In der Polysilizium- und der Gateoxidschicht 8, 7 sind über den Körperbereichen 3 Fenster 12 vorgesehen. Die Polysiliziumschicht 8 ist durch eine dielektrische Schicht 9 bedeckt, in der Kontaktfenster 11 über jedem Körperbereich 3 geöffnet sind, sodass es ermöglicht ist, dass eine überlagerte Metallschicht 10 (die Sourceelektrode der Leistungsvorrichtung) in Kontakt mit den Sourcebereichen 6 und den tiefen Körperbereichen 4 gelangt.
  • Die Größe einer Elementarfunktionaleinheit der MOS-Leistungsvorrichtung entspricht im Wesentlichen der Abmessung Lp des Fensters 12 in der Polysilizium- und der Gateoxidschicht 8 und 7. Wie sichtbar ist, ist eine solche Abmessung: Lp = a + 2twobei a die Abmessung des Kontaktfensters 11 in der dielektrischen Schicht 9 ist und t der Abstand zwischen der Kante der Polysiliziumschicht und der Kante der dielektrischen Schicht ist. Die Abmessung a des Kontaktfensters ist wiederum: a = c + 2bwobei b der Abstand zwischen der Kante des Kontaktfensters 11 und der inneren Kante des Sourcebereichs 6 ist (d. h. die Länge des Abschnitts des Sourcebereichs, der zum Kontaktiertwerden durch die Sourcemetallschicht 10 verfügbar ist) und c die Abmessung des Mittelabschnitts des Körperbereiches ist, in dem die Sourcebereiche 6 nicht vorhanden sind (d. h. der Abstand zwischen den inneren Kanten der Sourcebereiche 6, der Länge des Abschnitts des Körperbereichs 3 entsprechend, der zum Kontaktiertwerden durch die Sourcemetallschicht 10 verfügbar ist). Die Abmessung Lp ist deshalb: Lp = c + 2b + 2t.
  • Die Abmessung der Elementarfunktionaleinheiten ist deshalb durch die drei Merkmalsgrößen c, b und t bestimmt.
  • In der folgenden Beschreibung werden dieselben Bezugszeichen, die in 1 verwendet werden, verwendet, um ähnliche Teile zu bezeichnen.
  • 2 ist ein Draufsicht von oben eines Abschnitts einer MOS-Technologie-Leistungsvorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung. Wie in Verbindung mit den 3 und 4 ersichtlich ist, weist die MOS-Leistungsvorrichtung eine epitaktische Schicht 2 auf, die eine gemeinsame Drainschicht bildet; die epitaktische Drainschicht 2 ist für eine N-Kanal-Vorrichtung vom N-Leitungstyp und für eine P-Kanal-Vorrichtung vom P-Leitungstyp. Die epitaktische Schicht 2 ist über einem stark dotierten Substrat 1 gebildet; in dem Fall eines Leistungs-MOSFET ist das Substrat 1 von demselben Leitungstyp wie die epitaktische Schicht 2, während im Fall eines Isoliertgate-Bipolartransistors (IGBT) das Substrat 1 und die epitaktische Schicht 2 von entgegengesetzten Leitungstypen sind.
  • Die MOS-Leistungsvorrichtung weist eine Mehrzahl von Elementarfunktionaleinheiten auf, die in der Drainschicht 2 gebildet sind. Jede Elementarfunktionaleinheit weist einen Körperbereich 3 des zu der Drainschicht 2 entgegengesetzten Leitungstyps auf; die Körperbereiche 3 weisen die Form von im Wesentlichen parallelen ausgedehnten Streifen auf, die voneinander um einen Abstand d beabstandet sind.
  • In jedem Körperstreifen 3 ist eine Mehrzahl von stark dotierten Bereichen 60 des zu dem Streifen 3 entgegengesetzten Leitungstyps bereitgestellt; die Bereiche 60 erstrecken sich in der longitudinalen Richtung der Körperstreifen 3 und sind mit transversalen Abschnitten 40 des Körperstreifens 3 dazwischen liegend abwechselnd angeordnet. Die Bereiche 60 bilden Sourcebereiche der MOS-Leistungsvorrichtung.
  • Die Oberfläche der Drainschicht 2 ist durch eine Siliziumdioxidschicht 7 (Gateoxid) und eine Polysiliziumschicht 8, die die Gateelektrode der MOS-Leistungsvorrichtung bildet, bedeckt; die Gateoxidschicht 7 und die Polysiliziumschicht 8 erstrecken sich über die Streifen 3 zu den Kanten der Bereiche 60. Eine dielektrische Schicht 9 bedeckt die Polysiliziumschicht 8. Ausgedehnte Öffnungen 11 (Kontaktfenster) sind in der dielektrischen Schicht 9 über dem zentralen Abschnitt der Streifen 3 vorgesehen, sodass ermöglicht ist, dass eine Metallschicht (nicht gezeigt), die die Sourceelektrode der MOS-Leistungsvorrichtung bildet, sowohl die Sourcebereiche 60 als auch die transversalen Abschnitte 40 der Körperstreifen 3 kontaktiert.
  • Wie in 3 ersichtlich ist, ist die transversale Abmessung Lp des Fensters in der Polysilizium- und der Gateoxidschicht 8 und 7 wie in den Strukturen des Standes der Technik gegeben durch: Lp = a + 2twobei a die transversale Abmessung des Kontaktfensters 11 ist und t der Abstand zwischen der Kante der Polysiliziumschicht und der Kante der dielektrischen Schicht 9 ist.
  • In der Struktur der Erfindung ist jedoch dank der Tatsache, dass die Sourcebereiche 60 in der longitudinalen Richtung der Körperstreifen 3 mit den transversalen Abschnitten 40 der Körperstreifen 3, in denen die Sourcebereiche nicht vorhanden sind, dazwischenliegend abwechselnd angeordnet sind, selbst wenn die transversale Abmessung a des Kontaktfensters 11 auf die optische Auflösungsgrenze der zur Herstellung der MOS-Leistungsvorrichtung verwendeten photolithografischen Vorrichtung herunterskaliert wird, der Kontakt der Sourcemetallschicht (nicht gezeigt) zu sowohl den Sourcebereichen 60 als auch dem Körperbereich 3 der Elementarfunktionaleinheiten garantiert.
  • Bezug nehmend auf 2 kann abgeschätzt werden, dass der Kanalumfang proportional zu dem Verhältnis Lu/(Lu + s)ist, wobei Lu die Länge eines Sourcebereichs 60 in der longitudinalen Richtung ist und s der Abstand zwischen zwei aufeinander folgenden Sourcebereichen 60 ist (s ist die Abmessung der transversalen Abschnitte 40 der Körperstreifen, in denen die Sourcebereiche nicht vorhanden sind, und die transversalen Abschnitte 40 der Körperstreifen 3 sind funktionell inaktive Flächen aus Sicht der Stromleitung). Da, wie zuvor erwähnt, der An-Widerstand Ron der MOS-Leistungsvorrichtung invers proportional zu dem Gesamtkanalumfang der Leistungsvorrichtung ist, zeigt sich, dass das beste Ergebnis für Ron durch so-klein-wie-möglich-machen von s und so-groß-wie-möglich-machen von Lu erzielt wird; der Minimalwert für s ist durch die optische Auflösungsgrenze der photolithografischen Vorrichtung gegeben, während der Maximalwert für Lu von der speziellen Technologie und der Spannungsdimensionierung der MOS-Leistungsvorrichtung abhängt. Tatsächlich gilt, je höher der Abstand Lu zwischen zwei aufeinander folgenden Kontakten zu dem Körperbereich 3 ist, desto größer ist der Grundwiderstand des parasitären Bipolar-Sperrschichttransistors, der intrinsisch mit der durch die Sourcebereiche 60, den Körperstreifen 3 und die epitaktische Schicht 2 gebildeten Struktur in Zusammenhang steht, und desto niedriger ist der Maximalstrom, dem die MOS-Leistungsvorrichtung während dem Umschalten standhalten kann; als Konsequenz kann die MOS-Leistungsvorrichtung nicht die maximale spezifizierte Spannung tragen.
  • In dieser ersten Ausführungsform sind die Sourcebereiche 60 in benachbarten Körperstreifen 3 in der transversalen Richtung ausgerichtet, d. h. die Sourcebereiche 60 in benachbarten Körperstreifen 3 sind einer vor dem anderen angeordnet. Das be deutet, dass in den Abschnitten der Drainschicht 2, die sich zwischen benachbarten Körperstreifen 3 befinden, zwei Stromflüsse I auftreten (3), die von den sich gegenüberliegenden Sourcebereichen 60 kommen. Der Abstand d zwischen benachbarten Körperstreifen 3 kann deshalb nicht zu viel reduziert werden.
  • 5 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung der zum Herstellen der MOS-Technologie-Leistungsvorrichtungsstruktur nach dieser ersten Ausführungsform verwendeten photolithografischen Masken zeigt. In der Figur bezeichnet 15 die Maske für das selektive Ätzen der Polysilizium- und der Gateoxidschicht, 16 bezeichnet die Maske für das selektive Einfügen der Dotiermittel, die Sourcebereiche 60 bildend, und 17 (in Strich-Punkt-Linie) bezeichnet die Maske für das Öffnen der Kontaktfenster 11 in der dielektrischen Schicht 9.
  • Ein geeignetes Verfahren zum Herstellen der MOS-Technologie-Leistungsvorrichtung nach der vorliegenden Erfindung weist im Wesentlichen dieselben Schritte wie das Verfahren zum Herstellen der bekannten MOS-Technologie-Leistungsvorrichtungsstrukturen auf, und speziell:
    • – Bilden der Drainschicht 2 über dem Substrat 1 (üblicherweise mittels eines epitaktischen Wachstums);
    • – thermisches Wachstum der Gateoxidschicht 7 über einer aktiven Fläche der Drainschicht 2 und Abscheiden der Polysiliziumschicht 8;
    • – selektives Einfügen einer großen Menge von Dotiermitteln des zu der Drainschicht 2 entgegengesetzten Leitungstyps mittels einer Maske, sodass stark dotierte tiefe Körperabschnitte der Körperstreifen 3 gebildet werden;
    • – selektives Ätzen der Polysiliziumschicht 8 mittels der photolithographischen Maske 15, sodass ausgedehnte Fenster geöffnet werden, wo die Elementarfunktionaleinheiten der MOS-Leistungsvorrichtung gebildet sein werden;
    • – selektives Einfügen einer geringen Menge von Dotiermitteln des zu der Drainschicht 2 entgegengesetzten Leitungstyps durch die Fenster, sodass Kanalbereichabschnitte der Körperstreifen 3 gebildet werden;
    • – Bilden der Sourcebereiche 60 durch Einfügen von Dotiermitteln desselben Leitungstyps wie der Drainschicht 2, die photolithografische Maske 16 verwendend;
    • – Abscheiden der dielektrischen Schicht 9 und selektives Ätzen von dieser, die photolithografische Maske 17 verwendend, sodass die Kontaktfenster 11 geöffnet werden;
    • – Abscheiden und Strukturieren einer Metallschicht, sodass die Sourceelektrode der MOS-Leistungsvorrichtung gebildet wird.
  • Ein bevorzugtes Herstellungsverfahren ermöglicht es, dass die Notwendigkeit der Maske zum Ausbilden der stark dotierten tiefen Körperabschnitte der Körperstreifen beseitigt wird, wobei die Polysiliziumschicht als eine Maske für das Ausbilden von sowohl der stark dotierten tiefen Körperabschnitte als auch der Kanalabschnitte der Körperstreifen verwendet wird. Nun werden zwei Alternativen dieses bevorzugten Verfahrens beschrieben.
  • Eine erste Möglichkeit ist es, eine große Menge von Dotiermitteln des zu der Drainschicht entgegengesetzten Leitungstyps mit einer hohen Energie zu implantieren, wobei wie bereits gesagt die Polysiliziumschicht als eine Maske verwendet wird (so dass die Dotiermittel durch die ausgedehnten Fenster in der Polysiliziumschicht in die Drainschicht eingefügt werden). Zum Beispiel können Bor-Ionen in einer Menge von 1014–1015 cm–2 mit einer Energie von 100–300 keV implantiert werden. Aufgrund der hohen Implantationsenergie weist die Verteilung der implantierten Ionen eine Spitze auf, die sich in einem vorgeschriebenen Abstand von der Oberfläche der epitaktischen Schicht befindet, nämlich unter den Sourcebereichen, die in einem späteren Schritt des Verfahrens gebildet werden; zusätzlich ist die Verteilung der implantierten Ionen nach dem Implantieren lateral mit den Kanten der Fenster in der Polysiliziumschicht ausgerichtet. Dann werden die implantierten Ionen mittels eines thermischen Verfahrens zum Diffundieren angeregt, sodass die Körperstreifen mit einem zentralen stark dotierten tiefen Körperabschnitt und zwei lateralen weniger stark dotierten Kanalabschnitten gebildet werden. Das thermische Verfahren muss einen angemessenen thermischen Vorgabewert aufweisen, sodass in den Kanalabschnitten die Dotierungskonzentration angemessen ist, um die gewünschte Schwellenspannung für die MOS-Leistungsvorrichtung zu erhalten; ein angemessener thermischer Vorgabewert ist 1050–1100°C für 0.5 bis 2 Stunden.
  • Eine zweite Möglichkeit ist es, zwei getrennte Implantationen durchzuführen, die beide die Polysiliziumschicht als eine Maske verwenden. Zum Beispiel kann die erste Implantation eine Menge von Dotiermitteln in dem Bereich 1013–1014 Atome/cm–2 mit einer Energie von etwa 80 keV einschließen und wird verwendet um die Dotierungskonzentration an der Oberfläche der Körperstreifen speziell in den Kanalabschnitten zu steuern, sodass die gewünschte Schwellenspannung der MOS-Leistungsvorrichtung gesetzt wird. Die zweite Implantation schließt zum Beispiel eine Menge von Dotiermitteln in dem Bereich 1014–1015 Atome/cm2 mit einer Energie ein, die sich zwischen 100 keV und 300 keV befindet, sodass die Spitzenkonzentration der Dotiermittel in einer bestimmten Tiefe angeordnet werden kann, nämlich unter den Sourcebereichen, die in einem späteren Schritt gebildet werden. Ein nachfolgendes thermisches Diffusionsverfahren bei einer Temperatur in dem Bereich 1050–1100°C für 0.5 bis 2 Stunden bestimmt die laterale Diffusion der Dotiermittel, die bei der ersten Implantation eingefügt wurden, sodass die Kanalabschnitte der Körperstreifen gebildet werden, die sich unter der Gateoxidschicht erstrecken; das vertikale Diffundieren der Dotiermittel, die mit der zweiten Implantation eingefügt wurden, ändert nicht die Schwellenspannung der MOS-Leistungsvorrichtung, da die Dotiermittel-Ionen die Oberfläche mit einer Konzentration erreichen, die niedriger ist, als die Konzentration der Dotiermittel, die mit der ersten Implantation eingefügt wurden (tatsächlich ist die Spitzendotiermittelkonzentration des mit der ersten Implantation eingefügten Dotiermittels im Wesentlichen an der Oberfläche der Drainschicht 2 angeordnet). Das vertikale und laterale Diffundieren der mit der zweiten Implantation eingefügten Dotiermittel bildet die stark dotierten tiefen Körperabschnitte der Körperstreifen, wodurch der spezifische Widerstand der Körperstreifen unter den Sourcebereichen reduziert wird.
  • Aus dem Aufbau von 5 zeigt sich, dass eine Fehlausrichtung zwischen der Maske 15 und der Maske 16 sowohl in der longitudinalen als auch in der transversalen Richtung keinen Effekt auf die Endstruktur hat, weil in der longitudinalen Richtung der Körperstreifen 3 immer Sourcebereiche 60 mit transversalen Abschnitten 40 der Körperstreifen dazwischen abwechselnd angeordnet sein werden.
  • 6 ist eine Draufsicht von oben eines Abschnitts einer MOS-Leistungsvorrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform ist im Wesentlichen ähnlich der von 2, der einzige Unterschied besteht darin, dass die Sourcebereiche 60 in einem gegebenen Körperstreifen 3 in der longitudinalen Richtung bezüglich der Sourcebereiche 60 der benachbarten Körperstreifen 3 verschoben sind. Auf diese Weise gibt es, wie in den Querschnitten von den 7, 8 und 9 ersichtlich ist, Abschnitte der Drainschicht 2 zwischen benachbarten Körperstreifen 3, in denen es nur einen Stromfluss I gibt, der entweder von den Sourcebereichen 60 eines Körperstreifens 3 oder von den Sourcebereichen 60 des benachbarten Körperstreifens 3 kommt; diese Abschnitte der Drainschicht weisen eine longitudinale Abmessung auf, die gleich s ist.
  • Dank dieser Anordnung ist es möglich den Abstand d zwischen den Körperstreifen 3 ohne Erhöhen der Rjfet-Komponente des Ron etwas zu reduzieren; die erhöhte Integrationsdichte ermöglicht ein Erhöhen des Gesamtkanalumfangs pro Einheitsfläche. Da die Abmessung s verglichen mit der Abmessung Lu klein sein muss, um den Kanalumfang zu maximieren, ist jedoch die Reduzierung des Abstands d ebenfalls klein, weil die Abschnitte der Drainschicht zwischen den Körperstreifen hauptsächlich durch den Fluss von zwei Stromflüssen I (in 9) betroffen sind.
  • 10 ist ähnlich zu 5 eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die verwendet werden, um die MOS-Technologie-Leistungsvorrichtungsstruktur nach dieser zweiten Ausführungsform zu bilden. Wie in 5 bezeichnet 15 die Maske für das selektive Ätzen der Polysiliziumschicht, 16 bezeichnet die Maske für das selektive Einfügen der Dotiermittel, die Sourcebereiche 60 bildend, und 17 bezeichnet (in Strich-Punkt-Linie) die Maske für das Öffnen der Kontaktfenster 11 in der dielektrischen Schicht 9. Um die Ausrichtungstoleranzen der photolithografischen Vorrichtung zu berücksichtigen, muss der Abstand e zwischen den Fenstern in der Polysiliziumschicht größer als das Doppelte der Ausrichtungstoleranz Lt der photolithografischen Vorrichtung sein, um zu verhindern, dass eine Fehlausrichtung in der transversalen Richtung zwischen der Maske 15 und der Maske 16 einen falschen Aufbau verursacht. Dies ist jedoch nicht eine Hauptbeschränkung, da die Ausrichtungstoleranz einer photolithographischen Vorrichtung normalerweise kleiner ist (etwa 1/4) als deren optische Auflösungsgrenze und die Abmessung e ist normalerweise größer als die optische Auflösungsgrenze der photolithografischen Vorrichtung.
  • Mit diesen beiden Ausführungsformen ist möglich mit denselben bereits in Verwendung befindlichen Herstellungsverfahren Niedrigspannungs-MOS-Leistungsvorrichtungen mit einem Kanalum fang von 1200–4000 cm pro cm2 aktiver Fläche zu erzielen, abhängig von der verwendeten photolithografischen Vorrichtung und von Verfahrensparametern wie der Kanallänge, entsprechend einer Zellular-MOS-Leistungsvorrichtung mit einer Zellendichte im Bereich von 1.2 bis 10 Millionen Zellen pro Quadratinch.
  • 11 ist eine Draufsicht von oben eines Abschnitts einer nichtbeanspruchten MOS-Technologie-Leistungsvorrichtung, die im Wesentlichen darin eine Variante der Ausführungsform von 6 ist, dass die Länge s der transversalen Abschnitte 40 der Körperstreifen 3, in denen die Sourcebereiche 60 nicht vorhanden sind, dieselbe ist, wie die Länge Lu der Sourcebereiche 60. Der Kanalumfang einer einzelnen Elementarfunktionaleinheit (Körperstreifen) ist etwa eine Hälfte von dem, der mit den Strukturen der Ausführungsformen erreichbar ist, aber mit dem Abstand d zwischen benachbarten Körperstreifen auf die Hälfte reduziert, da die Sourcebereiche 60 eines gegebenen Körperstreifens 3 den transversalen Abschnitten 40 der benachbarten Körperstreifen 3 gegenüberliegen; wie in den 12 und 13 ersichtlich ist, sind die Abschnitte der Drainschicht 2, die sich zwischen den Körperstreifen 3 befinden, immer von einem Stromfluss I betroffen, der nur von einer Seite kommt.
  • 14 ist analog zu den 5 und 10 und eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die verwendet werden, um die Struktur von 11 herzustellen. Wieder ist die Maske für das selektive Ätzen der Polysiliziumschicht mit 15 bezeichnet, die Maske für das selektive Einfügen der Dotiermittel für die Sourcebereiche 60 ist mit 16 bezeichnet und die Maske für das Öffnen der Kontaktfenster 11 (in Strich-Punkt) ist mit 17 bezeichnet. Wie in dem Fall von 10 muss der Abstand e zwischen benachbarten Fenstern in der Polysiliziumschicht größer als das Zweifache der Ausrichtungstoleranz Lt der verwendeten photolithografischen Vorrichtung sein, um die möglichen Ausrichtungsfehler zwischen der Maske 15 und der Maske 16 zu berücksichtigen. Dies ist jedoch keine Hauptbeschränkung, da Lt wie bereits erwähnt etwa 1/4 der optischen Auflösungsgrenze beträgt, und selbst wenn diese Ausführungsform eine signifikante Reduzierung des Abstands d zwischen benachbarten Körperstreifen ermöglicht, muss die Abmessung e (gleich oder größer 4 μm) größer als die optische Auflösungsgrenze der photolithografischen Vorrichtung sein.
  • 15 ist eine Draufsicht von oben eines Abschnitts einer nichtbeanspruchten MOS-Leistungsvorrichtung, bei der jeder Körperstreifen 3 Idealerweise in zwei longitudinale Halbstreifen 3' und 3'' unterteilt ist, und in jedem Halbstreifen sind Sourcebereiche 61 des zu dem Körperstreifen 3 entgegengesetzten Leitungstyps in der longitudinalen Richtung mit Körperabschnitten 41 der Halbstreifen, in denen die Sourcebereiche nicht vorhanden sind, dazwischen abwechselnd angeordnet. Zusätzlich sind die Sourcebereiche 61 in einem Halbstreifen zu den Körperabschnitten 41 des anderen Halbstreifens benachbart und liegen den Körperbereichen 41 des benachbarten Körperstreifens 3 gegenüber.
  • 18 ist analog zu den 5, 10 und 14 und ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung einiger photolithografischer Masken zeigt, die zum Herstellen der Struktur von 15 verwendet werden. Wieder bezeichnet 15 die Maske für das selektive Ätzen der Polysiliziumschicht, 16 bezeichnet die Maske für das Ausbilden der Sourcebereiche 61 und 17 bezeichnet die Maske (in Strich-Punkt-Linie) zum Öffnen der Kontaktfenster 11 in der dielektrischen Schicht. Es kann abgeschätzt werden, dass der Aufbau der drei Masken im Wesentlichen derselbe ist wie der von 14, der einzige Unterschied ist die unterschiedliche Ausrichtung der Maske 16 bezüglich der Maske 15. In diesem Fall ist es nicht nur notwendig, dass der Abstand e zwischen benachbarten Fenstern in der Polysiliziumschicht größer als das Zweifache der Ausrichtungstoleranz Lt der verwendeten photoli thografischen Vorrichtung ist, sondern auch die Abmessung a des Kontaktfensters muss größer als 2Lt sein, um zu verhindern, dass Ausrichtungsfehler zwischen der Maske 15 und der Maske 16 einen unkorrekten Aufbau bestimmen. Da jedoch der Minimalwert für die Abmessung a die optische Auflösungsgrenze der photolithografischen Vorrichtung ist und da die Ausrichtungstoleranz Lt etwa 1/4 der optischen Auflösungsgrenze entspricht, verhindert die Notwendigkeit die möglichen Ausrichtungsfehler zwischen den Masken 15 und 16 zu berücksichtigen nicht, die transversale Abmessung der Elementarfunktionaleinheiten zusammenzuschrumpfen: der Kontakt der Sourcemetallschicht (nicht gezeigt) zu den Sourcebereichen 61 und den Körperbereichen 41 ist garantiert, selbst wenn die Abmessung a des Kontaktfensters 11 auf die optische Auflösungsgrenze der photolithografischen Vorrichtung reduziert wird.
  • 19 ist eine Draufsicht von oben einer nichtbeanspruchten MOS-Leistungsvorrichtung, bei der jeder Körperstreifen 3 in zwei Halbstreifen 3' und 3'' unterteilt ist; in einem (3'') der beiden Halbstreifen 3', 3'' ist ein Sourcebereich 62 vorgesehen, der sich im Wesentlichen über die gesamte Länge des Körperstreifens 3 erstreckt, während in dem anderen Halbstreifen (3') überhaupt kein Sourcebereich bereitgestellt ist. Wie mit der Anordnung von 15 ist es möglich, den Abstand d zwischen benachbarten Körperstreifen zu reduzieren, weil in den Abschnitten der Drainschicht 2, die sich zwischen benachbarten Körperstreifen befinden, ein Stromfluss I nur von einer Seite kommt (20).
  • 21 ist eine Draufsicht von oben, die den Aufbau und die gegenseitige Ausrichtung der photolithografischen Masken zeigt, die zum Bilden der Struktur von 19 verwendet werden. Dieselben Bezugszeichen wie in den 5, 10, 14 und 18 wurden verwendet. Wie in dem Fall der vierten Ausführungsform müssen sowohl der Abstand e zwischen benachbarten Öffnungen in der Polysiliziumschicht als auch die Abmessung a des Kontakt fensters 11 in der dielektrischen Schicht 9 wenigstens das Zweifache der Ausrichtungstoleranz Lt der verwendeten photolithographischen Vorrichtung sein, um Aufbaufehler aufgrund der Ausrichtungsfehler zwischen der Maske 15 und der Maske 16 zu verhindern.

Claims (9)

  1. MOS-Technologie-Leistungsvorrichtung mit einer Mehrzahl von Transistoren, die jeweilige Bruchteile zu einem Gesamtstrom der Leistungsvorrichtung beitragen und die in einer Halbleitermaterialschicht (2) eines ersten Leitungstyps ausgebildet sind, wobei: jeder Transistor einen in der Halbleitermaterialschicht (2) ausgebildeten Körperbereich (3) eines zweiten Leitungstyps aufweist, der Körperbereich (3) die Form einer Mehrzahl von im Wesentlichen parallelen in einer longitudinalen Richtung auf einer Oberfläche der Halbleitermaterialschicht (2) ausgestreckten Körperstreifen (3) aufweist, sich jeder Körperstreifen (3) im Wesentlichen über die gesamte Länge des Streifens kontinuierlich entlang der longitudinalen Richtung erstreckt und wenigstens eine Mehrzahl von mit Dotiermitteln des ersten Leitungstyps dotierten Sourceabschnitten (60) aufweist, die wenigstens eine Mehrzahl von Sourceabschnitten (60) entlang der longitudinalen Richtung des Körperstreifens ausgerichtet sind und in der longitudinalen Richtung mit wenigstens einer Mehrzahl von Körperabschnitten (40) des Körperstreifens (3), die nicht mit Dotiermitteln des ersten Leitungstyps versehen sind, dazwischenliegend abwechselnd angeordnet sind, sich die Mehrzahl von Sourceabschnitten (60) und die Mehrzahl von Körperabschnitten (40) in einer zu den Körperstreifen (3) transversalen Richtung erstrecken, die Sourceabschnitte in den Körperstreifen in der Richtung transversal zu den Körperstreifen zentriert sind, die Vorrichtung weiter eine Mehrzahl von dielektrischen Streifen (9) aufweist, die im Wesentlichen parallel zu der Mehrzahl von länglichen Körperstreifen (3) und dazu abwechselnd angeordnet sind, die Mehrzahl von dielektrischen Streifen (9), die sich im Wesentlichen über die gesamte Länge des Streifens kontinuierlich entlang der longitudinalen Richtung erstrecken, so angeordnet sind, dass sie über den Zentralabschnitt jedes länglichen Körperstreifens (3) ausgestreckte Kontaktfenster (11) bilden, die ausgestreckten Kontaktfenster (11) Kontaktbereiche für sowohl die Sourceabschnitte (60) als auch die transversalen Körperabschnitte (40) der Körperstreifen (3) bereitstellen, und die Kontaktbereiche voneinander isoliert sind, dadurch gekennzeichnet, dass die Abmessung (Lu) der Sourceabschnitte (60) entlang der longitudinalen Richtung größer ist, als die Abmessung (s) der Körperabschnitte (40) entlang der longitudinalen Richtung, um den Kanalumfang zu maximieren.
  2. MOS-Technologie-Leistungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Sourceabschnitte (60) und die Körperabschnitte (40) eines Körperstreifens (3) im Wesentlichen in der bezüglich ihres Zentralabschnitts transversalen Richtung mit den Sourceabschnitten (60) bzw. den Körperabschnitten (40) benachbarter Körperstreifen (3) ausgerichtet sind.
  3. MOS-Technologie-Leistungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Sourceabschnitte (60) und die Körperabschnitte (40) eines Körperstreifens (3) im Wesentlichen in der bezüglich ihres Zentralteils transversalen Richtung mit den Körperabschnitten (40) bzw. den Sourceabschnit ten (60) benachbarter Körperstreifen (3) ausgerichtet sind.
  4. MOS-Technologie-Leistungsvorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleitermaterialschicht (2) über ein Halbleitermaterialsubstrat (1) überlagert ist.
  5. MOS-Technologie-Leistungsvorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Halbleitermaterialschicht (2) schwach dotiert und das Halbleitermaterialsubstrat (1) stark dotiert ist.
  6. MOS-Technologie-Leistungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass das Halbleitermaterialsubstrat (1) vom ersten Leitungstyp ist.
  7. MOS-Technologie-Leistungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass das Halbleitermaterialsubstrat (1) vom zweiten Leitungstyp ist.
  8. MOS-Technologie-Leistungsvorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Leitungstyp der N-Leitungstyp und der zweite Leitungstyp der P-Leitungstyp ist.
  9. MOS-Technologie-Leistungsvorrichtung nach einem der Ansprüche 1–7, dadurch gekennzeichnet, dass der erste Leitungstyp der P-Leitungstyp und zweite Leitungstyp der N-Leitungstyp ist.
DE69533134T 1995-10-30 1995-10-30 Leistungsbauteil hoher Dichte in MOS-Technologie Expired - Fee Related DE69533134T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP95830453A EP0772241B1 (de) 1995-10-30 1995-10-30 Leistungsbauteil hoher Dichte in MOS-Technologie

Publications (2)

Publication Number Publication Date
DE69533134D1 DE69533134D1 (de) 2004-07-15
DE69533134T2 true DE69533134T2 (de) 2005-07-07

Family

ID=8222038

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69533134T Expired - Fee Related DE69533134T2 (de) 1995-10-30 1995-10-30 Leistungsbauteil hoher Dichte in MOS-Technologie

Country Status (4)

Country Link
US (3) US6054737A (de)
EP (1) EP0772241B1 (de)
JP (1) JPH09252115A (de)
DE (1) DE69533134T2 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0772241B1 (de) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Leistungsbauteil hoher Dichte in MOS-Technologie
EP0772242B1 (de) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Leistungsbauteil in MOS-Technologie mit einer einzelnen kritischen Grösse
DE69839439D1 (de) * 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
DE19958694A1 (de) * 1999-12-06 2001-06-13 Infineon Technologies Ag Steuerbares Halbleiterschaltelement
EP1160873A1 (de) * 2000-05-19 2001-12-05 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung
EP1407476A4 (de) * 2000-08-08 2007-08-29 Advanced Power Technology Leistungs-mos-bauelement mit asymmetrischer kanalstruktur
EP1296378A1 (de) * 2001-09-21 2003-03-26 STMicroelectronics S.r.l. MOS-Halbleiteranordnung und Verfahren zu deren Herstellung
JP4576805B2 (ja) * 2002-11-28 2010-11-10 サンケン電気株式会社 絶縁ゲート型半導体素子及びその製造方法
US7736984B2 (en) * 2005-09-23 2010-06-15 Semiconductor Components Industries, Llc Method of forming a low resistance semiconductor contact and structure therefor
US7944035B2 (en) * 2006-05-22 2011-05-17 International Rectifier Corporation Double sided semiconduction device with edge contact and package therefor
US7991157B2 (en) * 2006-11-16 2011-08-02 Digimarc Corporation Methods and systems responsive to features sensed from imagery or other data
CN102820338B (zh) * 2008-02-06 2016-05-11 罗姆股份有限公司 半导体装置
US8674439B2 (en) 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
WO2014149047A1 (en) * 2013-03-21 2014-09-25 Microsemi Corporation Sic power vertical dmos with increased safe operating area
US9601614B2 (en) * 2015-03-26 2017-03-21 Nxp Usa, Inc. Composite semiconductor device with different channel widths
US10833671B2 (en) * 2018-10-23 2020-11-10 Infnieon Technologies Americas Corp. Increasing forward biased safe operating area by source segmentation
US11217666B2 (en) 2019-09-17 2022-01-04 Infineon Technologies Americas Corp. Method of increasing forward biased safe operating area using different threshold voltage segments
US11728422B2 (en) * 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
IT202000015076A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5148981A (ja) * 1974-10-25 1976-04-27 Nippon Electric Co Zetsuengeetogatadenkaikokahandotaisochi
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS5185381A (de) * 1975-01-24 1976-07-26 Hitachi Ltd
JPS5265943A (en) * 1975-11-27 1977-05-31 Nippon Kokan Kk Method and boat for burying earth and sand
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
JPS5366181A (en) * 1976-11-26 1978-06-13 Hitachi Ltd High dielectric strength mis type transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
JPS53135284A (en) * 1977-04-30 1978-11-25 Nec Corp Production of field effect transistor
US4206469A (en) 1978-09-15 1980-06-03 Westinghouse Electric Corp. Power metal-oxide-semiconductor-field-effect-transistor
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
DK157272C (da) * 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
JPS5555559A (en) 1978-10-19 1980-04-23 Toshiba Corp Method of fabricating semiconductor device
JPS5559767A (en) 1978-10-30 1980-05-06 Hitachi Ltd Semiconductor device, method of fabricating the same and application thereof
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
JPS55163877A (en) * 1979-06-06 1980-12-20 Toshiba Corp Semiconductor integrated circuit device
US4345265A (en) * 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4399449A (en) * 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4414560A (en) * 1980-11-17 1983-11-08 International Rectifier Corporation Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4804634A (en) 1981-04-24 1989-02-14 National Semiconductor Corporation Integrated circuit lateral transistor structure
US4416708A (en) 1982-01-15 1983-11-22 International Rectifier Corporation Method of manufacture of high speed, high power bipolar transistor
US4512816A (en) 1982-02-26 1985-04-23 National Semiconductor Corporation High-density IC isolation technique capacitors
JPS58206174A (ja) * 1982-05-26 1983-12-01 Toshiba Corp メサ型半導体装置およびその製造方法
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
DE3465225D1 (en) * 1983-02-17 1987-09-10 Nissan Motor A vertical-type mosfet and method of fabricating the same
US5286984A (en) * 1984-05-30 1994-02-15 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
US4605948A (en) * 1984-08-02 1986-08-12 Rca Corporation Semiconductor structure for electric field distribution
EP0211972A1 (de) * 1985-08-07 1987-03-04 Eaton Corporation EFET mit erhöhter Torelektrode
JPS6247162A (ja) * 1985-08-27 1987-02-28 Matsushita Electric Works Ltd 絶縁ゲ−ト型電界効果トランジスタの作製方法
US4816882A (en) * 1986-03-10 1989-03-28 Siliconix Incorporated Power MOS transistor with equipotential ring
US4798810A (en) * 1986-03-10 1989-01-17 Siliconix Incorporated Method for manufacturing a power MOS transistor
JPH0758782B2 (ja) * 1986-03-19 1995-06-21 株式会社東芝 半導体装置
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4940671A (en) 1986-04-18 1990-07-10 National Semiconductor Corporation High voltage complementary NPN/PNP process
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
JPH07120794B2 (ja) * 1986-07-09 1995-12-20 株式会社東芝 Mos型半導体装置
US4933740A (en) 1986-11-26 1990-06-12 General Electric Company Insulated gate transistor with vertical integral diode and method of fabrication
JP2585331B2 (ja) 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
EP0279403A3 (de) * 1987-02-16 1988-12-07 Nec Corporation Vertikaler MOS-Feldeffekttransistor mit hoher Spannungsfestigkeit und hoher Schaltgeschwindigkeit
JPH01272163A (ja) * 1987-08-07 1989-10-31 Fuji Electric Co Ltd 半導体装置の製造方法
JPS6445173A (en) * 1987-08-13 1989-02-17 Fuji Electric Co Ltd Conductive modulation type mosfet
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
DE3902300C3 (de) * 1988-01-30 1995-02-09 Toshiba Kawasaki Kk Abschaltthyristor
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
JPH0783119B2 (ja) * 1988-08-25 1995-09-06 日本電気株式会社 電界効果トランジスタ
US4901127A (en) * 1988-10-07 1990-02-13 General Electric Company Circuit including a combined insulated gate bipolar transistor/MOSFET
JPH02143566A (ja) * 1988-11-25 1990-06-01 Toshiba Corp 二重拡散形絶縁ゲート電界効果トランジスタ
JPH0834312B2 (ja) * 1988-12-06 1996-03-29 富士電機株式会社 縦形電界効果トランジスタ
JP2787921B2 (ja) * 1989-01-06 1998-08-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JPH02239670A (ja) * 1989-03-14 1990-09-21 Fujitsu Ltd 半導体装置
US4998151A (en) * 1989-04-13 1991-03-05 General Electric Company Power field effect devices having small cell size and low contact resistance
JPH077750B2 (ja) * 1989-05-15 1995-01-30 株式会社東芝 半導体装置の製造方法
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
US4927772A (en) * 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
US4910160A (en) 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5208471A (en) * 1989-06-12 1993-05-04 Hitachi, Ltd. Semiconductor device and manufacturing method therefor
JP2689703B2 (ja) * 1989-08-03 1997-12-10 富士電機株式会社 Mos型半導体装置
US5119153A (en) * 1989-09-05 1992-06-02 General Electric Company Small cell low contact resistance rugged power field effect devices and method of fabrication
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor
JPH03185737A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体装置の製造方法
US5040045A (en) 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
JP2573736B2 (ja) 1990-09-18 1997-01-22 三菱電機株式会社 高耐圧低抵抗半導体装置及びその製造方法
DE69029942T2 (de) * 1990-10-16 1997-08-28 Cons Ric Microelettronica Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
JPH04256367A (ja) * 1991-02-08 1992-09-11 Hitachi Ltd 半導体素子
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JPH04349660A (ja) * 1991-05-28 1992-12-04 Toshiba Corp 半導体装置及び製造方法
JP3156300B2 (ja) * 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
JPH05123088A (ja) * 1991-10-31 1993-05-21 Ryobi Ltd 釣糸巻取装置
JPH05206470A (ja) * 1991-11-20 1993-08-13 Nec Corp 絶縁ゲート型電界効果トランジスタ
US5258636A (en) 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
GB9207849D0 (en) * 1992-04-09 1992-05-27 Philips Electronics Uk Ltd A semiconductor device
US5321292A (en) 1992-10-15 1994-06-14 Atmel Corporation Voltage limiting device having improved gate-aided breakdown
FR2698486B1 (fr) * 1992-11-24 1995-03-10 Sgs Thomson Microelectronics Structure de protection contre les surtensions directes pour composant semiconducteur vertical.
US5317184A (en) * 1992-11-09 1994-05-31 Harris Corporation Device and method for improving current carrying capability in a semiconductor device
JP3203858B2 (ja) 1993-02-15 2001-08-27 富士電機株式会社 高耐圧mis電界効果トランジスタ
JP2910489B2 (ja) 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散mosfet
DE69325645T2 (de) * 1993-04-21 1999-12-09 Cons Ric Microelettronica Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen
JPH06342914A (ja) * 1993-06-01 1994-12-13 Nec Corp 半導体装置の製造方法
EP0632503B1 (de) * 1993-07-01 2001-10-31 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess
JP2870402B2 (ja) * 1994-03-10 1999-03-17 株式会社デンソー 絶縁ゲート型電界効果トランジスタ
US5539232A (en) * 1994-05-31 1996-07-23 Kabushiki Kaisha Toshiba MOS composite type semiconductor device
DE69429915D1 (de) * 1994-07-04 2002-03-28 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
DE69428894T2 (de) * 1994-08-02 2002-04-25 St Microelectronics Srl Bipolartransistor mit isolierter Steuerelektrode
US5795793A (en) * 1994-09-01 1998-08-18 International Rectifier Corporation Process for manufacture of MOS gated device with reduced mask count
US5548133A (en) 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness
US5534721A (en) 1994-11-30 1996-07-09 At&T Corp. Area-efficient layout for high voltage lateral devices
US5798554A (en) 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
KR970704969A (ko) 1995-05-26 1997-09-06 볼프강 바이첼 내부 기어 기계
JP3356586B2 (ja) 1995-06-01 2002-12-16 日本電気株式会社 高耐圧横型mosfet半導体装置
EP0768714B1 (de) 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Herstellungsverfahren für Leistungsanordnung mit Schutzring
EP0772241B1 (de) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. Leistungsbauteil hoher Dichte in MOS-Technologie
EP0772242B1 (de) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Leistungsbauteil in MOS-Technologie mit einer einzelnen kritischen Grösse
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0772244B1 (de) 1995-11-06 2000-03-22 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren
DE69518653T2 (de) 1995-12-28 2001-04-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung in integrierter Struktur
KR100206555B1 (ko) 1995-12-30 1999-07-01 윤종용 전력용 트랜지스터
US5710455A (en) 1996-07-29 1998-01-20 Motorola Lateral MOSFET with modified field plates and damage areas
US7940946B2 (en) * 2006-11-27 2011-05-10 Anova Hearing Labs, Inc. Open fit canal hearing device

Also Published As

Publication number Publication date
US6548864B2 (en) 2003-04-15
DE69533134D1 (de) 2004-07-15
JPH09252115A (ja) 1997-09-22
US20010012654A1 (en) 2001-08-09
EP0772241A1 (de) 1997-05-07
US6054737A (en) 2000-04-25
EP0772241B1 (de) 2004-06-09
US6030870A (en) 2000-02-29

Similar Documents

Publication Publication Date Title
DE69534919T2 (de) Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe
DE69533134T2 (de) Leistungsbauteil hoher Dichte in MOS-Technologie
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19701189B4 (de) Halbleiterbauteil
DE60125784T2 (de) Graben-mosfet-struktur mit geringer gate-ladung
DE69936839T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-jfet-bauelement
DE60034483T2 (de) L- und U-Gate-Bauelemente für SOI/SOS-Anwendungen
DE102008044408B4 (de) Halbleiterbauelementanordnung mit niedrigem Einschaltwiderstand
DE4037876A1 (de) Laterale dmos-fet-vorrichtung mit reduziertem betriebswiderstand
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102005014714A1 (de) Halbleitervorrichtung mit isoliertem Gate
DE10214151A1 (de) Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
DE60127696T2 (de) Graben-dmos-transistor mit schwach-dotierter source-struktur
DE19632077B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE3346831A1 (de) Halbleiterspeicherelement
EP0011879A1 (de) Feldeffekttransistor
DE69215858T2 (de) Junction-isoliertes, hochspannungsintegriertes MOS-Bauelement
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
DE19641838A1 (de) Abschlußstruktur für Halbleiterbauteile sowie Verfahren zur Herstellung derartiger Abschlußstrukturen
DE10355588A1 (de) MOS-Transistoreinrichtung
DE69930715T2 (de) Elektronische Halbleiterleistung mit integrierter Diode
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE102020116653A1 (de) Siliziumcarbid-halbleiterbauelement
EP0098496A1 (de) IGFET mit Injektorzone
DE19710731B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee