JP3203858B2 - 高耐圧mis電界効果トランジスタ - Google Patents
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- 230000015556 catabolic process Effects 0.000 title claims description 116
- 230000005669 field effect Effects 0.000 title claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 115
- 230000005684 electric field Effects 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 description 37
- 239000012535 impurity Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000002542 deteriorative effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000000779 depleting effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
ジスタ、特に、高耐圧を目的とした高耐圧MIS電界効
果トランジスタの構成に関し、さらに詳細には、この高
耐圧MIS電界効果トランジスタを制御回路部と共に高
密度に集積するための技術に関するものである。
タの集積化を図る上で、図17に示す平面セル構造が採
用されていた。図17に示す高耐圧MIS電界効果トラ
ンジスタは、nチャネル型のMOSFETであり、n型
の半導体層上に出力端子領域であるドレイン領域702
が並設され、これらのドレイン領域702はソース層お
よびゲート電極などからなる入力端子領域701によっ
て囲まれている。ドレイン領域702の両端部には、ド
レインパッド開口部703が形成されており、このドレ
インパッド開口部703に配線が導電接続されてMOS
FETは制御される。しかしながら、上記構成のMOS
FETにおいては、隣接するドレイン領域702間距離
をドレインパッド開口部703の幅以上に確保する必要
があり、素子の高集積化および低オン抵抗化には限界が
あった。そこで、より集積度が高く、低オン抵抗化が可
能なデバイスとして、入力端子領域701と出力端子領
域(ドレイン領域)702とがクシ歯状に形成されたデ
バイスがあり、その一例を図18に示してある。この高
耐圧MOSFETは、ドレインパッド開口部703が形
成されているドレイン領域702から分岐した3本のド
レイン領域702a〜702cが延び、これらドレイン
領域702a〜702cの間に入力端子領域701a,
701bが形成されている。このような構成の高耐圧M
OSFETは、クシ歯状のドレイン領域702a〜70
2cのそれぞれにドレインパッドを形成する必要がない
ので、ドレイン領域702a〜702cを幅狭のピッチ
で形成することができ、チャネル幅の長大化が達成され
ることにより、素子の高集積化(大電流容量)および低
オン抵抗化を図ることができる。
て、更に図19を参照して説明する。図19は、図18
に示す高耐圧MOSFETと同様に、入力端子領域と出
力端子領域とがクシ歯状に形成された高集積MOSFE
Tの平面図(a)、および断面図(b)である。この高
集積化された高耐圧MOSFETは、2重拡散方式を用
いて製造された横型のMOSFETであり、横型DMO
Sと呼ばれるものである。この横型DMOSについて、
先ず、図19(b)に示す断面図に基づき説明すると、
p型の半導体基板901の表面側に拡散形成されたn型
のウェル層902内には、その一端にMOS部925
が、また、他端側にはドレイン部926が形成されてい
る。MOS部925には、ゲート電極909の両端側に
おいてチャンネル形成層となるp型のベース層903,
903で形成されている。このベース層903内には、
さらにn+ 型のソース層906とp+ 型のベースコンタ
クト層905がそれぞれ形成されている。そして、1対
であるソース層906同士に、ベース層903およびウ
ェル層902に亘ってゲート酸化膜907を介したゲー
ト電極909が形成されている。また、ソース層906
およびベースコンタクト層905にはソース電極910
が接触しており、このソース電極910は後述するドレ
イン層908の側に向かって絶縁膜915上に延長した
フィールドプレート部910aを備えている。このよう
に、MOS部925側においては、ソース層906とベ
ース層903とが2重拡散構造になっており、またフィ
ールドプレート部910aによってソース層906端部
の電界集中が緩和され、高耐圧構造となっている。
たドレイン部926においては、ウェル層902の表面
にn+ 型のドレイン層908が形成されており、このド
レイン層908にはドレイン電極911が接触されてい
る。このドレイン電極911のMOS部925の側は、
ソース電極910と同様に、絶縁膜915の上に張り出
したフィールドプレート部911aとなっている。従っ
て、ドレイン層908のソース層906側の端部の電界
集中は緩和され、高耐圧の構造となっている。
層902の表面に、ベース層903とドレイン層908
に亘ってp型のオフセット層904が形成されており、
このオフセット層904上には厚い絶縁膜915が形成
されている。
ト電極909に正の電位を印加すると、ゲート電極90
9直下のベース層903の表面はn型の反転層となり、
キャリアである電子がソース層906からその反転層を
介してウェル層902に流れ出す。これらの電子は、ゲ
ート電極909の下方側を下向きに流れ出し、次にウェ
ル層902に沿って横向きの流れとなって、ドレイン層
908に達し吸収される。
は、図19(a)に示すように、半導体基板901上に
形成されたウェル層902の領域内に、MOS部92
5,ソース層906,及びドレイン部926からなるM
OSFET部(図中、Tで示す領域)がクシ歯状に並設
されており、このクシ歯部分を繰り返すことによって、
素子のオン抵抗を低減することができ、目標のオン抵抗
を有するMOSFET部を同一チップ内に集積化するこ
とが可能となる。なお、ドレインパッド開口部914上
にパッドを設けてこれにワイヤボンディングを行い、空
中配線とすることで高電圧配線の引回しによる電界集中
を緩和する構造となっている。
の耐圧と、数A程度の高電流出力とを持つパワーMOS
FETと、5V程度の低電圧で作動する制御回路部とを
1チップ化するパワーICの開発が盛んに行なわれてお
り、スイッチング電源用のICとしては、既に実現され
ているものもある。しかし、このようなパワーICを低
コストで実現するためには、チップサイズの縮小が不可
欠である。従って、パワーICにおいて大きな面積を占
めるパワーMOSFET部をいかに小さくするかが重要
な問題である。
来の横型DMOSにおいて、素子の集積度を高め、単位
面積当たりのオン抵抗を低減するためには、ドレイン層
908の幅V、およびゲート電極909周囲のベース層
903の幅Uを小さくする必要があるが、MOS部92
5領域の側へ向けて延びるドレイン層908の先端(終
端)である平面凸状のドレインコーナー部912、およ
びドレイン部926の平面凹部状の領域域に対応して突
出するベース層903の先端(終端)である平面凸状の
ベースコーナー部913には、ドレイン層908の幅V
およびベース層903の幅Uの縮小に伴う曲率半径の低
減により、電界が急激に集中するので、そこで耐圧が低
下し、素子の耐圧特性が劣化するという問題がある。そ
の耐圧低下の程度としては、ドレインコーナー部912
およびベースコーナー部913の曲率半径が十分大きい
場合には、600〜800Vの耐圧が得られていたのに
対し、曲率半径を5〜30μmに低減すると、耐圧は1
00〜300Vに大幅に低下してしまうことが試験によ
り確かめられている。また、図18に示す高耐圧MOS
FETにおいても同様に、入力端子領域701a,70
1bの端部(平面凸状のドレインコーナー部)812、
および出力端子領域702a〜702cの端部(平面凸
状のドレインコーナー部)809で電界集中が発生す
る。さらに、強い電界が印加されるドレインパッド70
3の外周端部814における電界集中を考慮する必要が
あり、この部分で素子耐圧が律速する可能性があった。
に鑑みて、十分な素子耐圧を確保しながら、高集積化に
よるオン抵抗の低減を達成可能な高耐圧MIS電界効果
トランジスタを実現することを目的としている。
に、本発明において講じた手段は、素子の微細化に伴い
電界が集中し、素子耐圧を律速する可能性のあるベース
コーナー部又はドレインコーナー部の周囲近傍に低濃度
の高抵抗領域を設けることにより、ベースコーナー部又
はドレインコーナー部への電界集中を緩和して、素子耐
圧を劣化させることなく、高集積化を可能としたもので
ある。
圧構造としては、第1導電型の半導体基板の表面側に形
成された第2導電型の半導体層、この半導体層内に形成
された第1導電型のベース層、このベース層内に形成さ
れた第2導電型のソース層に接触するソース電極、及び
このソース層から上記半導体層に亘って絶縁ゲート膜を
介して形成されたゲート電極、及び上記半導体層内に上
記ソース層とは離隔して形成された第2導電型のドレイ
ン層を具備するドレイン部を有する高耐圧MIS電界効
果トランジスタにおいて、上記ベース層の平面凸形状を
呈するベースコーナー部の周囲近傍に、第1導電型の低
濃度領域が形成されてなることを特徴とするものであ
る。
耐圧構造において、ベース層とドレイン層とに亘って第
1導電型のオフセット層を形成した構造を採用しても良
い。
に上記半導体層の非形成領域として残された上記半導体
基板の一部領域であっても良いし、上記半導体層の表面
側から上記半導体基板に達するまで形成された拡散層で
あっても良い。かかる構成においては、第2導電型の半
導体層の深さ方向の側端が上記ベース層の底面で終端し
ていても良く、また第2導電型の半導体層の深さ方向の
側端が上記ゲート電極の下方側で終端していても良い
し、更に、第2導電型の半導体層の深さ方向の側端が上
記ベース層を包囲していても良い。
しては、第1導電型の半導体基板の表面側に形成された
第2導電型の半導体層、この半導体層内に形成された第
1導電型のベース層、このベース層内に形成された第2
導電型のソース層に接触するソース電極、このソース層
から上記半導体層に亘って絶縁ゲート膜を介して形成さ
れたゲート電極、上記半導体層内に上記ソース層と離隔
して形成された第2導電型のドレイン層を具備するドレ
イン部、及びベース層とドレイン層との間の上記半導体
層の表面側に形成された第1導電型のオフセット層とを
有する高耐圧MIS電界効果トランジスタにおいて、ド
レイン層の平面凸形状を呈するドレインコーナー部の周
囲近傍に、オフセット層とドレイン層との間で平面的に
オフセット層に挟まれた第2導電型の低濃度領域が形成
されてなることを特徴とするものである。
高耐圧構造において、第2導電型の低濃度領域として
は、選択的に上記オフセット層の非形成領域として残さ
れた上記第2導電型の半導体層の一部領域とすることが
できる。かかる構成においては、第2導電型の半導体層
の深さ方向の側端が上記ベース層を包囲していても良い
し、また第2導電型の半導体層の深さ方向の側端が上記
ベース層の底面で終端していても良く、更に、第2導電
型の半導体層の深さ方向の側端が上記オフセット層の底
面で終端していても良い。勿論、本発明においては、す
べてのベースコーナー部及びドレインコーナー部におい
て共に上記の高耐圧構造を採用することができる。かか
る場合において、1素子のレイアウトとしては、上記ド
レイン部が上記ゲート電極及び上記ソース電極に周囲を
取り囲まれてなる平面構造を採用することが好ましい。
更に、かかる1素子部レイアウトを1チイプ内において
複数個有する多素子の平面構造を採用することもでき
る。
としては、第1導電型の半導体基板の表面側に形成され
た第2導電型の半導体層、この半導体層内に形成された
第1導電型のベース層、このベース層内に形成された第
2導電型のソース層に接触するソース電極、このソース
層から上記半導体層に亘って絶縁ゲート膜を介して形成
されたゲート電極、上記半導体層内に形成された第2導
電型のドレイン層を具備するドレイン部を有し、上記ド
レイン部が複数の並行領域を有すると共に上記ゲート電
極及びソース電極に周囲を取り囲まれてなる高耐圧MI
S電界効果トランジスタにおいて、第1の並行領域にお
けるドレインパッド開口部は、この第1の並行領域に隣
接する第2の並行領域におけるドレインパッド開口部に
対して並行長さ方向外側にずらして形成されており、且
つ、第1の並行領域のドレインパッド非開口部の幅がこ
のドレインパッド開口部の幅に比して狭く形成されてな
ることを特徴とするものである。かかる構成において
は、第2の並行領域のドレインパッド非開口部の幅をこ
のドレインパッド開口部の幅に比して狭く形成しても良
い。また、ドレインパッド開口部の曲率半径は所定の耐
圧を確保可能な耐圧確保長さを有していることが好まし
い。更に、複数の並行領域のうちのいずれか2つ以上が
接続されてなる構成を採用することができる。上述のベ
ースコーナー部及びドレインコーナー部の高耐圧構造と
高集積化のための平面構造においても、ソース電極をフ
ィールドプレート型ソース電極とし、またドレイン電極
をフィールドプレート型ドレイン電極としても良い。
ベースコーナー部の周囲近傍を第1導電型の低濃度領域
とすると、この低濃度領域が第2導電型の半導体層内に
形成されていることにより、MIS部に印加される電位
が所定の値となると、半導体層から低濃度領域の側へ伸
びる空乏層によって低濃度領域が空乏化され、MIS部
からドレイン部への電流経路が遮断される。このとき、
低濃度領域の不純物濃度を低く設定されているので、ベ
ースコーナー部がブレークダウンを引き起こす臨界電圧
よりも十分小さな印加電圧で低濃度領域を空乏化させる
ことができ、MIS部に印加される電位が増加しても、
ベースコーナー部にかかる電界強度はこれ以上(空乏化
電圧)に増すことがない。このように、素子耐圧を劣化
させていたベースコーナー部の電界強度を向上させるこ
とができるため、ベースコーナー部の曲率半径を小さく
して集積度の向上を図っても素子耐圧が劣化することが
ないので、目標耐圧を維持しながら、高集積化、低オン
抵抗化を達成することができる。
ト層が形成されている場合には、MIS部からドレイン
部への電流経路において、強電界となるドレイン層端部
などでのホットエレクトロンの発生を抑制することがで
き、信頼性の向上が図られる。なお、ベースコーナー部
の周囲近傍に設けられる低濃度領域としては、第2導電
型の半導体層の非形成領域によって選択的に残された半
導体基板の一部領域とすることが有効である。また、半
導体基板上にエピタキシャル成長によって第2導電型の
エピタキシャル層を形成した場合には、このエピタキシ
ャル層の表面側から半導体基板に達する拡散層によって
低濃度領域を確保することができ、素子分離を行なう素
子分離層と同一工程で形成することができる。
して、ドレインコーナー部の周囲近傍をオフセット層と
ドレイン層との間で平面的にオフセット層に挟まれた第
2導電型の低濃度領域とすると、この低濃度領域は第1
導電型のオフセット層に平面的に挟まれているため、ド
レイン部に印加される電位が所定の値となると、オフセ
ット層から低濃度領域の両側へ伸びる空乏層によって低
濃度領域が急速に空乏化する。従って、上述したベース
コーナー部の電界緩和構造と同様に、ドレインコーナー
部を空乏層によって包囲することにより、ドレインコー
ナー部への電界強度の増加を抑制することが可能となる
ので、ドレインコーナー部の曲率半径を縮小でき、耐圧
を劣化させることなく、集積度を高めることができる。
それ故、高集積化によるオン抵抗の低減が達成されるの
で、電流容量を増加させることができ、小型で高性能な
半導体集積回路、パワーICを構築することができる。
ス電極に周囲を取り囲まれており、ベースコーナー部お
よびドレインコーナー部のすべてには、前記第1導電型
の低濃度半導体領域および前記第2導電型の低濃度半導
体領域が形成されてなる場合には、従来の高耐圧素子に
おいて耐圧を律速する可能性のあった出力端子領域の側
方端部における電界集中を緩和することができ、電界緩
和対策が不要となるので、素子設計が容易である。
は、第1の並行領域におけるドレインパッド開口部が、
この第1の並行領域に隣接する第2の並行領域における
ドレインパッド開口部に対して並行長さ方向外側にずら
して形成されており、且つ、第1の並行領域のドレイン
パッド非開口部の幅がこのドレインパッド開口部の幅に
比して狭く形成されているので、目標耐圧を確保する上
で必要とされる実質的なドレインパッド開口部間距離を
確保しながら、隣接する並行領域間距離を短縮すること
が可能となる。そして、並行領域間距離を短縮した場合
でも、並行領域間に設けられるMIS部領域を確保する
ことができる。従って、耐圧を劣化させることなく、並
行領域間距離を短縮することが可能となり、高集積化に
よる低オン抵抗化を達成することができる。更に、第2
の並行領域のドレインパッド非開口部の幅がこのドレイ
ンパッド開口部の幅に比して狭く形成した場合には、チ
ャネル幅を増加させることができるので、低オン抵抗化
を一層促進することができる。
について説明する。
1に係る高耐圧MOSFETの構成を示す平面図、図1
(b)はそのX−X’断面図である。なお、本例の高耐
圧MOSFETにおいて、その全体的な平面構造は図1
9(a)に示す従来の横型DMOSと略同様であり、図
1(a)は図19(a)にベースコーナー部913とし
て示すベース層が平面凸形状を呈する部分を拡大して示
す平面図である。
ず、図1(b)に示す断面図に基づき説明すると、p型
の半導体基板101上には、表面側からの拡散形成によ
りn型のウェル層100が形成されており、このウェル
層100は半導体基板101の一部領域を選択的に残し
た非形成領域101aを挟んで対峙する第1領域部10
3と第2領域部102とを備えている。ウェル層100
の第1領域部103にはMOS部125が形成されてお
り、一方、第2領域部102にはドレイン部126が形
成されている。MOS部125側には、第1領域部10
3から非形成領域部101aにかけて形成されたp型の
ベース層105、及びこのベース層105内に形成され
たn+ 型のソース層107とp+ 型のベースコンタクト
層108とを有している。そして、ソース層107の端
部からベース層105及びウェル層103の表面に亘っ
てゲート酸化膜110を介してゲート電極111が形成
されている。また、ソース層107およびベースコンタ
クト層108にはソース電極112が接続されており、
このソース電極112は後述するドレイン層109の側
に向かって厚い絶縁膜115上に延長したフィールドプ
レート部112aを備えている。従って、MOS部12
5側においては、ソース層107とベース層105とが
2重拡散構造になっており、また、フィールドプレート
部112aによってソース層107端部の電界集中が緩
和される高耐圧構造となっている。
側に形成されたドレイン部126においては、第2領域
部102の表面にn+ 型のドレイン層109が形成され
ており、このドレイン層109にはドレイン電極113
が接続されている。このドレイン電極113のMOS部
125側は、ソース電極112と同様に、絶縁膜115
の上に張り出したフィールドプレート部113aとなっ
ている。従って、ドレイン層109において、電界が集
中し易いMOS部125側の端部の電界は緩和され、高
耐圧の構造となっている。
ては、ベース層105内のベースコンタクト層108か
らドレイン層109にかけて、ベース層105,半導体
基板101及び第2領域部102の表面に亘るp型のオ
フセット層106が形成されている。
目すべき点は、オフセット層106の下方部を選択的に
Nウェルの非形成領域101aとして半導体基板101
の一部領域を残すことにより、本高耐圧MOSFETを
平面的に見た場合に、ベース層105が平面凸形状を呈
するベースコーナー部の周囲に非形成領域(低濃度領
域)101aを設けている点にある。
構造について説明する前に、図2を参照して素子の耐圧
設計の根拠となるPNP3層構造について述べておく。
図2において、この耐圧素子のモデルは、p型のP1
領域702,n型のN 1 領域701およびp型のP
3 領域704がこの順に積層されたPNP3層構造と
なっており、アノード電極Aが接続されたp型のP 2
2領域703と、カソード電極Kが接続されたn+ 型
のカソード領域705とを有している。この耐圧素子に
おいて、Nウェル100に対応するN1 領域701が
空乏化する空乏化電圧V0 は、P 1 領域702の不
純物(アクセプタ)濃度NA1がP3 領域704の不
純物濃度NA3に比して十分大きい場合、次式(1)で
表される。
領域の厚さ,ND1はN1 領域の不純物(ドナー)濃度を
それぞれ示す。
P1領域702の不純物濃度NA1に比して十分大きい場
合には、N1領域701の空乏化電圧V0 は次式(2)
となる。
OSFETの耐圧を考えると、P3 領域に対応するベー
ス層105の不純物濃度はP1 領域に対応する半導体基
板101(非形成領域101a)の不純物濃度に比して
十分大きいので、本例の高耐圧MOSFETにおいて、
ウェル層100の第1領域部103が空乏化する電圧V
0 には式(2)が適用される。第1領域部103のtN1
に相当する厚みは約4μmであり、また、その不純物
(ドナー)濃度は第1領域部103がイオン注入によっ
て形成されていることから、接合部付近での不純物濃度
は低く、従って、第1領域部103の空乏化電圧V0 は
式(2)より、50V以下となる。
MOSFETを平面的に見ると(オフセット層106よ
り深く、第1領域部103よりも浅い平面において)、
ウェル層100が中央部の非形成領域101a(半導体
基板101の領域)を挟んで対峙する状態となってお
り、先に図2に基づいて説明したPNP3層構造を、面
方向のNPN3層構造として適用することができる。こ
こで、tN1に相当する半導体基板101の厚さは20〜
50μmであり、V0 =50V程度で半導体基板101
は空乏化する。
いては、MOS部125への印加電圧が50V程度とな
ると、半導体基板101と第1領域部103とのPN接
合部分、およびベース層105と第1領域部103との
PN接合部分から第1領域部103の側へ向けて伸びる
空乏層により、ベース層105の周囲の第1領域部10
3は空乏化して電流経路が遮断される。本例の高耐圧M
OSFETにおいて、ベース層105の周囲の第1領域
部103が空乏化する電圧値50Vは、同レベルの集積
度を有する従来装置がブレークダウンを引き起こす臨界
電圧値100〜300Vに比して十分低い。従って、素
子の微細化に伴い電界強度が増加するベースコーナー部
を臨界電圧値よりも十分低い印加電圧で空乏化させるこ
とにより、ベースコーナー部への電界集中を緩和するこ
とができ、従来の高耐圧素子において耐圧向上の妨げと
なっていたベースコーナー部の耐圧を大幅に向上させる
ことができる。換言するとベース層の幅tN1を更に縮小
することができる。それ故、ベースコーナー部の耐圧が
確保され、目標耐圧600〜1200Vを達成すること
ができるので、本高耐圧MOSFETなどのパワーMO
SFETとその制御回路部とを同一チップ内に集積化し
た場合の高集積度を保持しながら、耐圧の高い集積回路
装置を実現することができる。
ては、MOS部125側からドレイン部126への電流
経路上にNウェルの非形成領域101a、すなわち、半
導体基板101の一部領域が介在するため、電流経路と
しては効率的ではない。しかし、このような構造(電流
経路上のNウェルの非形成領域)は、数mm角の素子面
積を有する集積回路装置において、ベースコーナー部な
どの電界集中部のみに採用されるものであり、装置全体
に占める割合は極めて小さい。しかも、ウェル層100
の第1領域部103と第2領域部102との離間距離は
50〜100μm程度であり、また、スイッチング電源
用等の用途を考えると、素子のオン抵抗は5Ω以下と小
さい。以上のことから、本高耐圧MOSFETにおい
て、電流経路上にNウェル非形成領域を設けることに伴
う電流利得のロスは数%以下に抑えることができる。む
しろ、ベース層105の幅を小さくして集積度を増すこ
とにより、ベース層の幅が大きく曲率半径が100μm
程度の従来装置に比して、単位面積当たりのオン抵抗を
略半分に低減することが可能となる。また、ソース電極
112及びドレイン電極113には共にフィールドプレ
ート部112a,113aを備えているので、それぞれ
の層に集中し易い電界を緩和でき、本高耐圧MOSFE
Tの耐圧をさらに向上させることができる。従って、本
例の高耐圧MOSFETでは、高耐圧と低オン抵抗によ
る高電流出力の両立を図ることが可能となる。
3の終端位置(非形成部の深さ方向の側端)を図1
(a)中の2点鎖線で示すようにさらに左側に移動させ
て、ゲート電極111の下方側で終端するように形成し
た場合には、その第1領域部104と第2領域部102
との離間距離がさらに拡大し、電流駆動能力が低下する
ものの、ベースコーナー部は半導体基板101に完全に
包囲されるので、ベースコーナー部への電界集中を防止
することができ、耐圧をさらに向上させることができ
る。
おいては、素子の微細化に伴って電界が集中するベース
コーナー部の周囲近傍に半導体基板101の領域を選択
的に残すことによってベースコーナー部の周囲を高抵抗
領域(低濃度領域)として、この高抵抗領域を比較的低
い印加電圧で空乏化させることにより、ベースコーナー
部への電界集中がなく、高耐圧構造とすることができ
る。従って、ベースコーナー部の耐圧が確保されるの
で、装置としての目標耐圧を得ることができ、集積度を
満足させつつ高耐圧,高信頼性のMOSFETを得るこ
とができる。
係る高耐圧MOSFETの構成を示す断面図である。な
お、図3において、図1に示す実施例1の高耐圧MOS
FETと共通する部分には同一参照符号を付して、その
説明は省略する。本例の高耐圧MOSFETにおいて、
実施例1の高耐圧MOSFETと異なる点は、MOS部
125側のウェル層100の第1領域部201がベース
層105を完全に包囲してオフセット層106の底面に
まで達している点にある。
おいても、イオン注入により形成されたウェル層100
の第1領域部201のPN接合部分の不純物濃度は低
く、50V程度の印加電圧で半導体基板101とのPN
接合部分、およびベース層105とのPN接合部分から
第1領域部201の側へ空乏層が伸び、ベース層105
周囲の第1領域部201は空乏化する。これにより、ベ
ース層105の先端部であるベースコーナー部への電界
が緩和され、ベースコーナー部で耐圧が律速することが
ないので、装置としての目標耐圧を得ることができる。
従って、本高耐圧MOSFETおよびその制御回路部な
どの集積度を高く保ったままの状態で、装置の耐圧を向
上させることができるので、小型で高信頼性の集積回路
装置を構築することができる。
3に係る高耐圧MOSFETの構成を示す平面図、図4
(b)はその断面図である。なお、図4において、図3
に示す実施例2の高耐圧MOSFETと共通する部分に
は同一参照符号を付して、その説明は省略する。本例の
高耐圧MOSFETにおいて、実施例2の高耐圧MOS
FETと異なる点は、ベース層105からドレイン層1
09に亘るオフセット層を有していない点にある。この
ため、本例の高耐圧MOSFETにおいては、ソース層
107から放出された電子が半導体基板101およびウ
ェル層100の第2領域部301の表面側を流れる場合
があり、特に、電界が集中し易いドレイン層109の端
部で絶縁膜115中に捕獲されてホットエレクトロンと
なる影響を考慮する必要があるが、ドレイン電極113
のソース層107の側は絶縁膜115の上方に張り出す
フィールドプレート部113aとなっているため、ドレ
イン層109の端部の電界が緩和されるので、ホットエ
レクトロンの発生は抑制される。一方、ベース層105
の先端部であるベースコーナー部においては、図3に示
す実施例2の高耐圧MOSFETと同様に、ウェル層1
00の第1領域部302が空乏化することによって電界
が緩和される高耐圧構造となっているため、上述した実
施例1および実施例2の高耐圧MOSFETと同様な効
果を得ることができる。
て、ウェル層100の第1領域部302の終端位置は、
絶縁膜115の下方側に限るものではなく、実施例1お
よび実施例2の高耐圧MSOFETと同じく、図4
(b)中の1点鎖線で示すように、ベース層105の底
面で終端する第1領域部303や、図4(b)中の2点
鎖線で示すように、ゲート電極111の下方側で終端す
る第1領域部304を形成しても良い。いずれの場合に
も本高耐圧MOSFETと同様の効果を得ることができ
る。
係る高耐圧MOSFETの構成を示す断面図である。な
お、図5において、図4に示す実施例3の高耐圧MOS
FETに共通する部分には同一参照符号を付して、その
説明は省略する。本例の高耐圧MOSFETにおいて、
実施例3の高耐圧MOSFETと異なる点は、n型の半
導体層308がイオン注入によるNウェル層ではなく、
半導体基板101上に堆積されたエピタキシャル成長層
である点にある。すなわち、本例の高耐圧MOSFET
においては、半導体基板101上にはエピタキシャル成
長により形成されたn型のエピタキシャル層308を有
しており、このエピタキシャル層308は、その表面側
から半導体基板101にまで達するp- 型の半導体領域
305を挟んで対峙する第1領域部と第2領域部とを備
えている。なお、半導体領域305は、高耐圧素子の周
囲に選択的に形成され、半導体基板101上のエピタキ
シャル層308を素子形成用の分離島に分離するために
も用いられる。
は、実施例1ないし実施例3の高耐圧MOSFETと比
較して、Nウェルとエピタキシャル成長層との違い、半
導体基板と半導体領域との違いはあるものの略同様な構
造となっている。従って、本例の高耐圧MOSFETに
おいても、実施例1ないし実施例3の高耐圧MOSFE
Tと同様な効果を得ることができる。なお、本例の高耐
圧MOSFETにおいても、半導体領域305の端部の
位置は本例に限るものではなく、図5中の1点鎖線で示
すように、ベース層105の底面で終端する半導体領域
306や、図5中の2点鎖線で示すように、ゲート電極
111の下方側で終端する半導体領域307を形成して
も良い。それぞれ上記と同様な効果を得ることができ
る。
5に係る高耐圧MOSFETの構成を示す平面図であ
り、図6(b)はそのX−X’断面図である。本例の高
耐圧MOSFETにおいて、その全体的な平面構造は図
8に示す従来の横型DMOSと略同様であり、図6
(a)は図19(a)にドレインコーナー部912とし
て示すドレイン層が平面凸形状を呈する部分を拡大して
示す平面図である。なお、図6(a),(b)におい
て、図1に示す実施例1の高耐圧MOSFETと共通す
る部分には同一参照符号を付して、その説明は省略す
る。
き点は、本高耐圧MOSFETを平面的に見た場合に、
ドレイン層109が平面凸形状を呈するドレインコーナ
ー部の周囲に、オフセット層106の非形成領域401
aを残してウェル層401が設けられている点にある。
なお、ドレインコーナー部とオフセット層106の端部
との離間距離Wは50〜100μmとなっている。ここ
で、本例の高耐圧MOSFETを平面的に見ると、中央
部の非形成領域401aを挟んで上下にオフセット層1
06が対峙しており、PNP3層構造となっている。そ
こで、先に図2を用いて説明したPNP3層構造を平面
的に適用すると、非形成領域401aの幅は5μmであ
り、tN1に相当する。また、ウェル層401の不純物濃
度も実施例1の高耐圧MOSFETと略同様であるの
で、ウェル層401は約50Vで空乏化する。従って、
装置の微細化に伴って電界強度が増加するドレインコー
ナー部において、ドレイン部126への印加電圧が50
V程度となると、ウェル層401が空乏化するため、そ
れ以上に印加電圧を増加させてもドレインコーナー部の
電界強度が増加することはない。それ故、従来、集積回
路装置を微細化したときの臨界電圧(100〜300
V)よりも十分低い印加電圧(50V)でウェル層40
1が空乏化し、電界集中によるドレインコーナー部のブ
レークダウンを防止することができるので、装置として
600〜1200Vの目標耐圧を実現することができ
る。さらに、素子の集積度を大きく左右するドレイン層
109の幅を5μm程度と小さくすることができるの
で、素子の集積度が向上し、単位面積当たりのオン抵抗
を低減することができる。このように、本高耐圧MOS
FETにおいては、高耐圧と低オン抵抗による高電流出
力との両立を図ることが可能となる。
明の実施例6について説明する。図7(a)は実施例6
に係る高耐圧MOSFETの構成を示す平面図、図7
(b)はその断面図である。なお、図7において、図6
に示す実施例5の高耐圧MOSFETに共通する部分に
は同一参照符号を付して、その説明は省略する。本例の
高耐圧MOSFETにおいて、実施例5の高耐圧MOS
FETと異なる点は、ウェル層501がオフセット層1
06の底面で終端している点にある。また、ベース層1
05内に形成されるソース層107はウェル層501の
端部と同一線上で終端しているため、図7(b)に示す
断面図においては、ベース層105が半導体基板101
上に形成される構成となり、ベース層105内にソース
層107は見られない。
おいても、ドレイン層109の先端部であるドレインコ
ーナー部の表面側はウェル層501と接するように構成
されているため、電界が集中し易いドレインコーナー部
はウェル層501(オフセット層の非形成領域501
a)が空乏化することにより、電界緩和されるので、そ
の耐圧を向上させることができる。従って、実施例5の
高耐圧MOSFETと同様に、装置の微細化に伴い電界
強度が増加し、従来では素子耐圧を決定させていたドレ
インコーナー部を高耐圧構造とすることができるので、
素子の集積度を高く保ったまま耐圧を向上させることが
でき、装置の信頼性が向上する。なお、ウェル層の終端
位置は、図7(a)および(b)に2点鎖線で示すよう
に、ベース層105の底面としても良い。
係る高耐圧MOSFETを示してある。なお、図8に示
す高耐圧MOSFETにおいて、図6に示す実施例5の
高耐圧MOSFETに共通する部分には同一参照符号を
付してある。本例の高耐圧MOSFETにおいて着目す
べき点は、その平面構造にあり、MIS部(入力端子領
域)125がドレイン部(出力端子領域)126の側へ
突出するために、MIS部125とドレイン部126と
がクシ歯状に交互に並設する高集積領域がドレインパッ
ド開口部120の一方側、他方側にそれぞれ形成されて
いる点にある。ここで、MIS部125において、ドレ
インパッド開口部120の側へ向けて突出するベースコ
ーナー部125aの周囲にはオフセット層106が形成
されているが、このオフセット層106の下方側領域は
半導体基板101の領域となっている。従って、先に実
施例1ないし実施例4において説明したように、ベース
コーナー部125aへの電界集中は緩和され、この部分
で素子耐圧が決定することはない。一方、ドレイン部1
26が平面凸形状を呈するドレインコーナー部126a
の周囲には、オフセット層106が形成されないためn
型のウェル層510が残されている。従って、前述した
実施例5および実施例6と同様に、ドレインコーナー部
126aへの電界集中を緩和することができる。なお、
ベースコーナー部125aおよびドレインコーナー部1
26aの曲率半径は最小値であり、ベースコーナー部1
25aが14.5μm、ドレインコーナー部126aが
2.5μmとなっている。また、クシ歯状に突出してい
る突出部の直線長さは、長手側が2000μm、短手側
が100μmである。そして、本高耐圧MOSFETの
デバイスサイズは3mm×0.6mmである。
いては、MIS部125がドレイン部126の側へ突出
し、チャネル幅の増加が図られることによって達成され
る高集積領域が、ドレインパッド開口部120を挟んで
対峙するように、ドレインパッド開口部120の一方側
と他方側に共に形成されることを特徴としている。この
ため、ドレインパッド開口部120の側方周囲には曲率
部が存在しなくなるので、従来の高耐圧MOSFETの
ように、このドレインパッド開口部120の外周端部で
素子耐圧が律速されることはなく、ドレインパッド開口
部120周辺の電界集中対策も不要となる。勿論、ベー
スコーナー部125aおよびドレインコーナー部126
aにおける局部耐圧も十分に確保されているため、目標
耐圧を維持しながら、高集積化によるオン抵抗の低減が
可能となる。
明の実施例8について説明する。なお、図9に示す高耐
圧MOSFETにおいて、図8に示す実施例7の高耐圧
MOSFETに共通する部分には同一参照符号を付し
て、その説明は省略する。本例の高耐圧MOSFET
は、先に図8を用いて説明した高集積でありながら高耐
圧を有する1素子部が並列に3列形成されていることを
特徴としている。すなわち、ドレイン部126の中央側
には、配線が導電接続されるドレインパッド開口部12
0を有しており、ドレイン部126の周囲領域であるM
IS部125からドレインパッド開口部120へ向けて
突出する突出部によって、MIS部125とドレイン部
126が交互に並設するクシ歯形状を呈している。この
高耐圧MOSFETにおいて、ベースコーナー部125
aの周囲は半導体基板101(オフセット層106)で
あり、またドレインコーナー部126aの周囲はウェル
層510であり、いずれも低濃度の高抵抗領域となって
いる。ここで、3列並設された素子部において、MIS
部125の突出によって形成されるクシ歯状のドレイン
領域列の数は、ボンディング時に必要なパッド間隔や電
流容量などにより決定される。なお、本高耐圧MOSF
ETにおいて、ベースコーナー部125aの曲率半径は
14.5μm、ドレインコーナー部126aの曲率半径
は2.5μmであり、いずれも最小値である。また、ク
シ歯状に突出している突出部の直線長さは、長手側が2
000μm、短手側が100μmであり、デバイスサイ
ズは3mm×1.2mmとなっている。
前述した実施例8の高耐圧MOSFETと同様に、ドレ
インパッド開口部120の側方において電界が集中する
ことがなく、高耐圧と高集積化による低オン抵抗を同時
に達成することができる。さらに、ドレインパッド開口
部120の相互間に、入力端子領域であるMIS部12
5および出力端子領域であるドレイン部126を形成し
たため、図8に示す実施例7の高耐圧MOSFETに比
して、単位面積当たりのチャネル幅を13%増加させる
ことができた。このように、本例の高耐圧MOSFET
は、集積度を一層高めることができるので、低オン抵抗
化による出力電流の増加を図ることが可能となる。
に係る高耐圧MOSFETの構成を示す平面図(a)
と、そのX−X’断面図(b)である。本例の高耐圧M
OSFETについて、先ず、図10(b)に示す断面図
に基づき説明すると、p型の半導体基板601上には、
拡散形成等によりn型のウェル層602が形成されてい
る。ウェル層602の表面側には、拡散形成された1対
のp型半導体領域(オフセット層)603が形成され、
このオフセット層603内にはn+ 型のソース層605
が形成されている。そして、この1対のソース層605
に亘ってゲート酸化膜を介してゲート電極604が形成
され、MOS部609を構成している。また、MOS部
609の一方側(左側)には、n+ 型のドレイン層60
6aが形成され、ドレイン部A610が構成されてい
る。一方、MOS部609の他方側(右側)には、n+
型のドレイン層606bが形成されており、ドレイン部
B613が構成されている。ここで、ソース層605に
はソース電極607が接続されており、このソース電極
607は、後述するドレイン部A610およびドレイン
部B613の側へ向かって絶縁膜615上に張り出すフ
ィールドプレート部を備えている。また、ドレイン部A
610のドレイン層606aおよびドレイン部B613
のドレイン層606bにはドレイン電極608が接続さ
れており、このドレイン電極608のMOS部609の
側は、絶縁膜615上に張り出したフィールドプレート
部となっている。
ネル型MOSFET)において着目すべき点は、図10
(a)に示す平面構造にあり、その第1はドレイン部B
613の両端部に形成されているドレインパッド開口部
614が、ドレイン部B613に隣接して対向するドレ
イン部A610の両端部に形成されているドレインパッ
ド開口部611に対して、ドレイン部A610とドレイ
ン部B613との並行長さ方向外側にずれて形成されて
いる点にある。そして、その第2はドレイン部B613
において、ドレインパッド開口部614の非形成領域部
の幅がドレインパッド開口部614が形成される端部の
幅に比して狭く形成されている点にある。ここで、ドレ
イン部A610の領域幅が184μmであるのに対し
て、ドレイン部B613の端部の領域幅は184μm、
中央部(パッド非形成領域部)の領域幅は5μmに形成
されている。
は、先ず、その断面構造に関し、ソース・ドレイン間距
離が97μm、ゲート酸化膜の膜厚さが250Å、ゲー
ト長が14μm、半導体基板601の表面濃度が1.6
×1014cm-3、ウェル層602の表面濃度が2.0×
1016cm-3、オフセット層603の表面濃度が9.0
×1016cm-3である。従って、かかる断面構造より、
耐圧650Vを達成することができる。一方、平面構造
に関しては、ドレイン部A610の端部の曲率半径、お
よびドレイン部B613の端部の曲率半径がいずれも8
7μm以上を確保されている。この値(曲率半径87μ
m)は、図11に示すように、耐圧650Vを達成する
うえで必要とされる最小値である。このように、本高耐
圧MOSFETにおいては、断面構造、平面構造で共に
耐圧650Vを達成可能な構造となっており、目標耐圧
650Vを達成できる。さらに、本高耐圧MOSFET
においては、ドレイン部B613のドレインパッド開口
部614をドレイン部A610のドレインパッド開口部
611に対して並行長さ外側にずらして形成することに
より、隣接するドレイン部A610とドレイン部B61
3とのドレイン間ピッチを短縮した場合であっても、ド
レインパッド開口部611とドレインパッド開口部61
4との実質的な離間距離を必要耐圧に応じて確保するこ
とができる。従って、耐圧を低下させることなくドレイ
ン間ピッチを短縮することができるので、素子の集積度
を増すことができ、低オン抵抗化を図ることができる。
なお、本高耐圧MOSFETにおいて、ドレインパッド
開口部611の1辺の長さと、ドレインパッド開口部6
14の1辺の長さは等しく110μmである。また、ド
レイン部A610において、ドレインパッド開口部61
1間距離は1000μm、ドレイン部B613におい
て、ドレインパッド614間距離は1500μmであ
る。
10に係る高耐圧MOSFETの構成を示す平面図であ
る。なお、図12に示す高耐圧MOSFETにおいて、
図10に示す実施例9の高耐圧MOSFETに共通する
部分には同一参照符号を付して、その説明を省略する。
また、本例の高耐圧MOSFETにおいて、その断面構
造は図10(b)に示す断面構造と略同一となってい
る。本例の高耐圧MOSFETにおいては、ドレイン部
A610とドレイン部B613を交互に複数個配設する
ことにより、装置の集積度を大幅に向上させることがで
きる。図12に示すドレイン部A610およびドレイン
部B613は、図10(a)に示すドレイン部A610
およびドレイン部B613と同一サイズであるが、1.
4×1.5mmのデバイスサイズ内に、2個のドレイン
部A610と3個のドレイン部B613を交互に配設す
ることにより、図17に示す従来の高耐圧MOSFET
に比して、チャネル幅を25%増加させることができ
る。従って、高耐圧を維持しながら、集積度を高めるこ
とができ、低オン抵抗化を促進することが可能となる。
耐圧MOSFETの変形例であり、ドレイン部B613
の下方側にはドレインパッド開口部614を形成せず
に、3個のドレイン部B613を、それらの下端部で接
続した高耐圧MOSFETである。ドレイン部B613
を結合する接続部612の曲率半径は378μmと十分
大きく、この部分での電界集中は生じない。従って、図
12に示す高耐圧MOSFETと同様に、高耐圧を維持
しながら、高集積化によるオン抵抗の低減を図ることが
できる。また、図13に示す高耐圧MOSFETにおい
ては、ドレイン部B613の下方側端部を目標耐圧を確
保可能な曲率半径に基づいて拡大させる必要がなく、配
線も容易である。なお、図13に示す高耐圧MOSFE
Tのデバイスサイズは、図12に示す高耐圧MOSFE
Tと同様の1.4×1.5mmであり、図17に示す従
来装置に比してのチャネル幅増加分は13%となってい
る。
11に係る高耐圧MOSFETの構成を示す平面図であ
る。なお、図14に示す高耐圧MOSFETにおいて、
図10に示す実施例9の高耐圧MOSFETに共通する
部分には同一参照符号を付して、その説明を省略する。
本例の高耐圧MOSFETにおいて着目すべき点は、ド
レインパッド開口部間距離の異なるドレイン部Bのみが
5列並設されている点にある。すなわち、デバイスの中
央部にはドレインパッド開口部間距離が約2000μm
のドレイン部B613aが形成されており、このドレイ
ン部B613aの両側にはドレインパッド開口部間距離
が約1750μmのドレイン部B613bが形成されて
いる。さらに、このドレイン部B613bのドレイン部
B613aに対峙する側には、ドレインパッド開口部間
距離が約1500μmのドレイン部B613cが形成さ
れている。
いては、隣接するドレイン部におけるドレインパッド開
口部間ピッチを、目標耐圧を保持可能な程度に確保しな
がら、ドレイン間ピッチを短縮することができるので、
高耐圧が維持された状態で、高集積化によるオン抵抗の
低減が可能となる。さらに、本例の高耐圧MOSFET
においては、ドレインパッド開口部間距離が最長のドレ
イン部B613aを中央に形成し、このドレイン部B6
13aの側方に、ドレインパッド開口部間距離が順に短
くなるようにドレイン部B613bおよびドレイン部B
613cを形成してある。このため、図14の平面構造
に明らかなように、各ドレイン部B613a〜613c
の端部側方に残されるMIS部609領域の大きさを略
同等に設定することが可能となり、MIS部609のデ
ッドスペースを削減することができるので、デバイスを
有効に運用することができる。
OSFETの変形例として、図15に示す平面構造の高
耐圧MOSFETが考えられる。この高耐圧MOSFE
Tは、図14に示す高耐圧MOSFETにおいて、2列
形成されたドレイン部B613bを下方側で接続すると
共に、ドレイン部B613cについても同様にして形成
したものである。ドレイン部B613bを接続する接続
部616の曲率半径、およびドレイン部B613cを接
続する接続部617の曲率半径はいずれも十分に大きく
設定されているので、この部分に電界が集中することは
なく、目標耐圧は維持される。従って、この高耐圧MO
SFETにおいても、高耐圧を維持しながら、高集積
化、低オン抵抗化を図ることができる。
12に係る高耐圧MOSFETの構成を示す平面図であ
る。なお、図16に示す高耐圧MOSFETにおいて、
図10に示す実施例9の高耐圧MOSFETに共通する
部分には同一参照符号を付して、その説明を省略する。
本例の高耐圧MOSFETは、図14に示す実施例11
の高耐圧MOSFETの平面構造において、ドレイン部
B613cの側方に、さらにドレイン部B613dを形
成してドレイン部Bを7列並設させ、これらのドレイン
部B613a〜613dの内、ドレイン部B613bと
ドレイン部B613dをそれらの下方側で接続したもの
である。
いては、ドレイン部B613bとドレイン部B613d
を接続する接続部618の曲率半径が十分大きく設定さ
れているので、この部分の電界集中はなく、耐圧が劣化
することはない。このように、本例の高耐圧MOSFE
Tにおいても、前述した実施例9ないし実施例11の高
耐圧MOSFETと同様に、耐圧を劣化させることな
く、ドレイン間ピッチを短縮して素子の集積度を高める
ことができるので、高耐圧を維持しながら、高集積化に
よる低オン抵抗化が達成される。従って、小さなデバイ
スサイズでありながら、大電流容量,高耐圧の装置を構
築することができ、小型で高性能なパワーICを提供す
ることが可能となる。
耐圧MIS電界効果トランジスタにおいては、平面凸形
状を呈するベースコーナー部の周囲近傍に第1導電型の
低濃度領域を、また、平面凸形状を呈するドレインコー
ナー部の周囲近傍にオフセット層とドレイン層との間で
平面的にオフセット層に挟まれた第2導電型の低濃度領
域を設けることを特徴としている。これにより、次の効
果を奏する。
領域およびドレインコーナー部の周囲近傍の低濃度領域
は、臨界電圧よりも低い印加電圧によって空乏化するた
め、ベースコーナー部及びドレインコーナー部にかかる
電界強度がこれ以上には増加しないので、素子の微細化
に伴い電界が集中するベースコーナー部及びドレインコ
ーナー部を高耐圧構造とすることができ、目標耐圧を維
持できる。従って、耐圧を劣化させることなく、集積度
を高めてオン抵抗を低減することができるので、高耐圧
と低オン抵抗による高電流出力の両立を図ることが可能
となる。ここで、ドレイン部がゲート電極及びソース電
極に周囲を取り囲まれており、ベースコーナー部及びド
レインコーナー部のすべてには、前記第1導電型の低濃
度半導体領域および前記第2導電型の低濃度半導体領域
が形成されてなる場合には、従来の高耐圧素子において
耐圧を律速する可能性のあった出力端子領域の側方端部
における電界集中を緩和することができ、電界緩和対策
が不要となるので、素子設計が容易である。
領域におけるドレインパッド開口部が、この第1の並行
領域に隣接する第2の並行領域におけるドレインパッド
開口部に対して並行長さ方向外側にずらして形成されて
おり、且つ、第1の並行領域のドレインパッド非開口部
がこのドレインパッド開口部の幅に比して狭く形成され
ていることを特徴としている。これにより、目標耐圧を
確保する上で必要とされる隣接する第1,第2の並行領
域間のドレインパッド開口部間距離を実質的に確保しな
がら、隣接する並行領域間距離を短縮することが可能と
なり、また、短縮された並行領域間のMIS部領域を確
保することができるので、耐圧を劣化させることなく、
高集積化による低オン抵抗化を達成することができる。
開口部の幅がこのドレインパッド開口部の幅に比して狭
く形成した場合には、チャネル幅を増加させることがで
きるので、低オン抵抗化を一層促進することができる。
FETの構成を示す平面図、(b)はそれをX−X’線
に沿って切断した状態を示す断面図である。
について説明する説明図である。
構成を示す断面図である。
FETの構成を示す平面図、(b)はそれをX−X’線
に沿って切断した状態を示す断面図である。
構成を示す断面図である。
FETの構成を示す平面図、(b)はそれをX−X’線
に沿って切断した状態を示す断面図である。
FETの構成を示す平面図、(b)はそれをX−X’線
に沿って切断した状態を示す断面図である。
構成を示す平面図である。
構成を示す平面図である。
SFETの構成を示す平面図、(b)はそれをX−X’
線に沿って切断した状態を示す断面図である。
図である。
Tの構成を示す平面図である。
MOSFETの構成を示す平面図である。
Tの構成を示す平面図である。
MOSFETの構成を示す平面図である。
Tの構成を示す平面図である。
図である。
図である。
面図、(b)はそれをX−X’線に沿って切断した状態
を示す断面図である。
ェル層の第1領域部 105…p型のベース層 106…P型のオフセット層 107…n+ 型のソース層 108…p+ 型のベースコンタクト層 109…n+ 型のドレイン層 110…ゲート絶縁膜 111…ゲート電極 112…ソース電極 112a…ソース電極野フィールドプレート部 113…ドレイン電極 113a…ドンイン電極のフィールドプレート部 115…厚い絶縁膜 120,611,614…ドレインパッド開口部 125…MOS部 125a…ベースコーナー部 126…ドレイン部 126a…ドレインコーナー部 308…n型半導体層(エピタキシャル層) 305,306,307…p- 型半導体層 401a,501a…オフセット非形成領域
Claims (21)
- 【請求項1】 第1導電型の半導体基板の表面側に形成
された第2導電型の半導体層、この半導体層内に形成さ
れた第1導電型のベース層、このベース層内に形成され
た第2導電型のソース層に接触するソース電極、及びこ
のソース層から前記半導体層に亘って絶縁ゲート膜を介
して形成されたゲート電極、及び前記半導体層内に前記
ソース層とは離隔して形成された第2導電型のドレイン
層を具備するドレイン部を有する高耐圧MIS電界効果
トランジスタであって、 前記ベース層の平面凸形状を呈するベースコーナー部の
周囲近傍には、第1導電型の低濃度領域が形成されてな
ることを特徴とする高耐圧MIS電界効果トランジス
タ。 - 【請求項2】 請求項1において、前記ベース層と前記
ドレイン層とに亘って形成された第1導電型のオフセッ
ト層を有していることを特徴とする高耐圧MIS電界効
果トランジスタ。 - 【請求項3】 請求項1又は請求項2において、前記第
1導電型の低濃度領域は、選択的に前記半導体層の非形
成領域として残された前記半導体基板の一部領域である
ことを特徴とする高耐圧MIS電界効果トランジスタ。 - 【請求項4】 請求項1又は請求項2において、前記第
1導電型の低濃度領域は、前記半導体層の表面側から前
記半導体基板に達するまで形成された拡散層であること
を特徴とする高耐圧MIS電界効果トランジスタ。 - 【請求項5】 請求項1乃至請求項4のいずれかの項に
おいて、前記第2導電型の半導体層の深さ方向の側端が
前記ベース層の底面で終端していることを特徴とする高
耐圧MIS電界効果トランジスタ。 - 【請求項6】 請求項1乃至請求項4のいずれかの項に
おいて、前記第2導電型の半導体層の深さ方向の側端が
前記ゲート電極の下方側で終端していることを特徴とす
る高耐圧MIS電界効果トランジスタ。 - 【請求項7】 請求項1乃至請求項4のいずれかの項に
おいて、前記第2導電型の半導体層の深さ方向の側端が
前記ベース層を包囲していることを特徴とする高耐圧M
IS電界効果トランジスタ。 - 【請求項8】 第1導電型の半導体基板の表面側に形成
された第2導電型の半導体層、この半導体層内に形成さ
れた第1導電型のベース層、このベース層内に形成され
た第2導電型のソース層に接触するソース電極、このソ
ース層から前記半導体層に亘って絶縁ゲート膜を介して
形成されたゲート電極、前記半導体層内に前記ソース層
と離隔して形成された第2導電型のドレイン層を具備す
るドレイン部、及び前記ベース層と前記ドレイン層との
間の前記半導体層の表面側に形成された第1導電型のオ
フセット層とを有する高耐圧MIS電界効果トランジス
タであって、 前記ドレイン層の平面凸形状を呈するドレインコーナー
部の周囲近傍には、前記オフセット層と前記ドレイン層
との間で平面的に前記オフセット層に挟まれた第2導電
型の低濃度領域が形成されてなることを特徴とする高耐
圧MIS電界効果トランジスタ。 - 【請求項9】 請求項8において、前記第2導電型の低
濃度領域は、選択的に前記オフセット層の非形成領域と
して残された前記第2導電型の半導体層の一部領域であ
ることを特徴とする高耐圧MIS電界効果トランジス
タ。 - 【請求項10】 請求項9において、前記第2導電型の
半導体層の深さ方向の側端が前記ベース層を包囲してい
ることを特徴とする高耐圧MIS電界効果トランジス
タ。 - 【請求項11】 請求項9において、前記第2導電型の
半導体層の深さ方向の側端が前記ベース層の底面で終端
していることを特徴とする高耐圧MIS電界効果トラン
ジスタ。 - 【請求項12】 請求項10において、前記第2導電型
の半導体層の深さ方向の側端が前記オフセット層の底面
で終端していることを特徴とする高耐圧MIS電界効果
トランジスタ。 - 【請求項13】 請求項8乃至請求項12のいずれかの
項において、請求項1ないし請求項7のいずれかの項に
規定する前記第1導電型の低濃度領域を具備しているこ
とを特徴とする高耐圧MIS電界効果トランジスタ。 - 【請求項14】 請求項13において、前記ドレイン部
が前記ゲート電極及び前記ソース電極に周囲を取り囲ま
れており、前記ベースコーナー部及び前記ドレインコー
ナー部のすべてには、前記第1導電型の低濃度半導体領
域及び前記第2導電型の低濃度半導体領域が形成されて
なることを特徴とする高耐圧MIS電界効果トランジス
タ。 - 【請求項15】 請求項14に規定する高耐圧MIS電
界効果トランジスタの素子が複数個チップ内に作り込ま
れてなることを特徴とする高耐圧MIS電界効果トラン
ジスタ。 - 【請求項16】 第1導電型の半導体基板の表面側に形
成された第2導電型の半導体層、この半導体層内に形成
された第1導電型のベース層、このベース層内に形成さ
れた第2導電型のソース層に接触するソース電極、この
ソース層から前記半導体層に亘って絶縁ゲート膜を介し
て形成されたゲート電極、前記半導体層内に形成された
第2導電型のドレイン層を具備するドレイン部を有し、
前記ドレイン部が複数の並行領域を有すると共に前記ゲ
ート電極及びソース電極に周囲を取り囲まれてなる高耐
圧MIS電界効果トランジスタであって、 第1の並行領域におけるドレインパッド開口部は、この
第1の並行領域に隣接する第2の並行領域におけるドレ
インパッド開口部に対して並行長さ方向外側にずらして
形成されており、且つ、前記第1の並行領域のドレイン
パッド非開口部の幅がこのドレインパッド開口部の幅に
比して狭く形成されてなることを特徴とする高耐圧MI
S電界効果トランジスタ。 - 【請求項17】 請求項16において、前記第2の並行
領域のドレインパッド非開口部の幅がこのドレインパッ
ド開口部の幅に比して狭く形成されていることを特徴と
する高耐圧MIS電界効果トランジスタ。 - 【請求項18】 請求項17又は請求項18において、
前記ドレインパッド開口部の曲率半径は、所定の耐圧を
確保可能な耐圧確保長さを有していることを特徴とする
高耐圧MIS電界効果トランジスタ。 - 【請求項19】 請求項16乃至請求項18のいずれか
の項において、前記複数の並行領域のうちのいずれか2
つ以上が接続されてなることを特徴とする高耐圧MIS
電界効果トランジスタ。 - 【請求項20】 請求項1乃至請求項19のいずれかの
項において、前記ソース電極が、前記ソース層端部より
前記ドレイン層の側に延長されたフィールドプレート型
ソース電極であることを特徴とする高耐圧MIS電界効
果トランジスタ。 - 【請求項21】 請求項1乃至請求項19のいずれかの
項において、前記ドレイン層に接触するドレイン電極
が、前記ドレイン層端部より前記ソース層の側に延長さ
れたフィールドプレート型ドレイン電極であることを特
徴とする高耐圧MIS電界効果トランジスタ。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02510993A JP3203858B2 (ja) | 1993-02-15 | 1993-02-15 | 高耐圧mis電界効果トランジスタ |
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EP97114091A EP0810672B1 (en) | 1993-02-15 | 1994-02-14 | High voltage MIS field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02510993A JP3203858B2 (ja) | 1993-02-15 | 1993-02-15 | 高耐圧mis電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06244412A JPH06244412A (ja) | 1994-09-02 |
JP3203858B2 true JP3203858B2 (ja) | 2001-08-27 |
Family
ID=12156765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02510993A Expired - Fee Related JP3203858B2 (ja) | 1993-02-15 | 1993-02-15 | 高耐圧mis電界効果トランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5523599A (ja) |
EP (2) | EP0613187B1 (ja) |
JP (1) | JP3203858B2 (ja) |
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- 1994-02-14 EP EP94102258A patent/EP0613187B1/en not_active Expired - Lifetime
- 1994-02-14 EP EP97114091A patent/EP0810672B1/en not_active Expired - Lifetime
- 1994-02-14 US US08/195,453 patent/US5523599A/en not_active Expired - Lifetime
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EP0810672B1 (en) | 2002-08-14 |
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JPH06244412A (ja) | 1994-09-02 |
DE69431196T2 (de) | 2003-03-13 |
DE69418365T2 (de) | 1999-09-16 |
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EP0613187A2 (en) | 1994-08-31 |
US5523599A (en) | 1996-06-04 |
EP0613187B1 (en) | 1999-05-12 |
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