JP3203858B2 - 高耐圧ｍｉｓ電界効果トランジスタ - Google Patents

高耐圧ｍｉｓ電界効果トランジスタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ電界効果トラン
ジスタ、特に、高耐圧を目的とした高耐圧ＭＩＳ電界効
果トランジスタの構成に関し、さらに詳細には、この高
耐圧ＭＩＳ電界効果トランジスタを制御回路部と共に高
密度に集積するための技術に関するものである。
【０００２】
【従来の技術】従来、高耐圧ＭＩＳ電界効果トランジス
タの集積化を図る上で、図１７に示す平面セル構造が採
用されていた。図１７に示す高耐圧ＭＩＳ電界効果トラ
ンジスタは、ｎチャネル型のＭＯＳＦＥＴであり、ｎ型
の半導体層上に出力端子領域であるドレイン領域７０２
が並設され、これらのドレイン領域７０２はソース層お
よびゲート電極などからなる入力端子領域７０１によっ
て囲まれている。ドレイン領域７０２の両端部には、ド
レインパッド開口部７０３が形成されており、このドレ
インパッド開口部７０３に配線が導電接続されてＭＯＳ
ＦＥＴは制御される。しかしながら、上記構成のＭＯＳ
ＦＥＴにおいては、隣接するドレイン領域７０２間距離
をドレインパッド開口部７０３の幅以上に確保する必要
があり、素子の高集積化および低オン抵抗化には限界が
あった。そこで、より集積度が高く、低オン抵抗化が可
能なデバイスとして、入力端子領域７０１と出力端子領
域（ドレイン領域）７０２とがクシ歯状に形成されたデ
バイスがあり、その一例を図１８に示してある。この高
耐圧ＭＯＳＦＥＴは、ドレインパッド開口部７０３が形
成されているドレイン領域７０２から分岐した３本のド
レイン領域７０２ａ〜７０２ｃが延び、これらドレイン
領域７０２ａ〜７０２ｃの間に入力端子領域７０１ａ，
７０１ｂが形成されている。このような構成の高耐圧Ｍ
ＯＳＦＥＴは、クシ歯状のドレイン領域７０２ａ〜７０
２ｃのそれぞれにドレインパッドを形成する必要がない
ので、ドレイン領域７０２ａ〜７０２ｃを幅狭のピッチ
で形成することができ、チャネル幅の長大化が達成され
ることにより、素子の高集積化（大電流容量）および低
オン抵抗化を図ることができる。
【０００３】このような高耐圧素子の集積化技術に関し
て、更に図１９を参照して説明する。図１９は、図１８
に示す高耐圧ＭＯＳＦＥＴと同様に、入力端子領域と出
力端子領域とがクシ歯状に形成された高集積ＭＯＳＦＥ
Ｔの平面図（ａ）、および断面図（ｂ）である。この高
集積化された高耐圧ＭＯＳＦＥＴは、２重拡散方式を用
いて製造された横型のＭＯＳＦＥＴであり、横型ＤＭＯ
Ｓと呼ばれるものである。この横型ＤＭＯＳについて、
先ず、図１９（ｂ）に示す断面図に基づき説明すると、
ｐ型の半導体基板９０１の表面側に拡散形成されたｎ型
のウェル層９０２内には、その一端にＭＯＳ部９２５
が、また、他端側にはドレイン部９２６が形成されてい
る。ＭＯＳ部９２５には、ゲート電極９０９の両端側に
おいてチャンネル形成層となるｐ型のベース層９０３，
９０３で形成されている。このベース層９０３内には、
さらにｎ+ 型のソース層９０６とｐ+ 型のベースコンタ
クト層９０５がそれぞれ形成されている。そして、１対
であるソース層９０６同士に、ベース層９０３およびウ
ェル層９０２に亘ってゲート酸化膜９０７を介したゲー
ト電極９０９が形成されている。また、ソース層９０６
およびベースコンタクト層９０５にはソース電極９１０
が接触しており、このソース電極９１０は後述するドレ
イン層９０８の側に向かって絶縁膜９１５上に延長した
フィールドプレート部９１０ａを備えている。このよう
に、ＭＯＳ部９２５側においては、ソース層９０６とベ
ース層９０３とが２重拡散構造になっており、またフィ
ールドプレート部９１０ａによってソース層９０６端部
の電界集中が緩和され、高耐圧構造となっている。
【０００４】一方、ウェル層９０２の他端側に形成され
たドレイン部９２６においては、ウェル層９０２の表面
にｎ+ 型のドレイン層９０８が形成されており、このド
レイン層９０８にはドレイン電極９１１が接触されてい
る。このドレイン電極９１１のＭＯＳ部９２５の側は、
ソース電極９１０と同様に、絶縁膜９１５の上に張り出
したフィールドプレート部９１１ａとなっている。従っ
て、ドレイン層９０８のソース層９０６側の端部の電界
集中は緩和され、高耐圧の構造となっている。
【０００５】さらに、横型ＤＭＯＳにおいては、ウェル
層９０２の表面に、ベース層９０３とドレイン層９０８
に亘ってｐ型のオフセット層９０４が形成されており、
このオフセット層９０４上には厚い絶縁膜９１５が形成
されている。
【０００６】このような、横型ＤＭＯＳにおいて、ゲー
ト電極９０９に正の電位を印加すると、ゲート電極９０
９直下のベース層９０３の表面はｎ型の反転層となり、
キャリアである電子がソース層９０６からその反転層を
介してウェル層９０２に流れ出す。これらの電子は、ゲ
ート電極９０９の下方側を下向きに流れ出し、次にウェ
ル層９０２に沿って横向きの流れとなって、ドレイン層
９０８に達し吸収される。
【０００７】このような構造の横型ＤＭＯＳの平面構造
は、図１９（ａ）に示すように、半導体基板９０１上に
形成されたウェル層９０２の領域内に、ＭＯＳ部９２
５，ソース層９０６，及びドレイン部９２６からなるＭ
ＯＳＦＥＴ部（図中、Ｔで示す領域）がクシ歯状に並設
されており、このクシ歯部分を繰り返すことによって、
素子のオン抵抗を低減することができ、目標のオン抵抗
を有するＭＯＳＦＥＴ部を同一チップ内に集積化するこ
とが可能となる。なお、ドレインパッド開口部９１４上
にパッドを設けてこれにワイヤボンディングを行い、空
中配線とすることで高電圧配線の引回しによる電界集中
を緩和する構造となっている。
【０００８】
【発明が解決しようとする課題】近年、数１００Ｖ以上
の耐圧と、数Ａ程度の高電流出力とを持つパワーＭＯＳ
ＦＥＴと、５Ｖ程度の低電圧で作動する制御回路部とを
１チップ化するパワーＩＣの開発が盛んに行なわれてお
り、スイッチング電源用のＩＣとしては、既に実現され
ているものもある。しかし、このようなパワーＩＣを低
コストで実現するためには、チップサイズの縮小が不可
欠である。従って、パワーＩＣにおいて大きな面積を占
めるパワーＭＯＳＦＥＴ部をいかに小さくするかが重要
な問題である。
【０００９】ここで、先に、図１９を用いて説明した従
来の横型ＤＭＯＳにおいて、素子の集積度を高め、単位
面積当たりのオン抵抗を低減するためには、ドレイン層
９０８の幅Ｖ、およびゲート電極９０９周囲のベース層
９０３の幅Ｕを小さくする必要があるが、ＭＯＳ部９２
５領域の側へ向けて延びるドレイン層９０８の先端（終
端）である平面凸状のドレインコーナー部９１２、およ
びドレイン部９２６の平面凹部状の領域域に対応して突
出するベース層９０３の先端（終端）である平面凸状の
ベースコーナー部９１３には、ドレイン層９０８の幅Ｖ
およびベース層９０３の幅Ｕの縮小に伴う曲率半径の低
減により、電界が急激に集中するので、そこで耐圧が低
下し、素子の耐圧特性が劣化するという問題がある。そ
の耐圧低下の程度としては、ドレインコーナー部９１２
およびベースコーナー部９１３の曲率半径が十分大きい
場合には、６００〜８００Ｖの耐圧が得られていたのに
対し、曲率半径を５〜３０μｍに低減すると、耐圧は１
００〜３００Ｖに大幅に低下してしまうことが試験によ
り確かめられている。また、図１８に示す高耐圧ＭＯＳ
ＦＥＴにおいても同様に、入力端子領域７０１ａ，７０
１ｂの端部（平面凸状のドレインコーナー部）８１２、
および出力端子領域７０２ａ〜７０２ｃの端部（平面凸
状のドレインコーナー部）８０９で電界集中が発生す
る。さらに、強い電界が印加されるドレインパッド７０
３の外周端部８１４における電界集中を考慮する必要が
あり、この部分で素子耐圧が律速する可能性があった。
【００１０】そこで、本発明においては、上記の問題点
に鑑みて、十分な素子耐圧を確保しながら、高集積化に
よるオン抵抗の低減を達成可能な高耐圧ＭＩＳ電界効果
トランジスタを実現することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、素子の微細化に伴い
電界が集中し、素子耐圧を律速する可能性のあるベース
コーナー部又はドレインコーナー部の周囲近傍に低濃度
の高抵抗領域を設けることにより、ベースコーナー部又
はドレインコーナー部への電界集中を緩和して、素子耐
圧を劣化させることなく、高集積化を可能としたもので
ある。
【００１２】すなわち、先ず、ベースコーナー部の高耐
圧構造としては、第１導電型の半導体基板の表面側に形
成された第２導電型の半導体層、この半導体層内に形成
された第１導電型のベース層、このベース層内に形成さ
れた第２導電型のソース層に接触するソース電極、及び
このソース層から上記半導体層に亘って絶縁ゲート膜を
介して形成されたゲート電極、及び上記半導体層内に上
記ソース層とは離隔して形成された第２導電型のドレイ
ン層を具備するドレイン部を有する高耐圧ＭＩＳ電界効
果トランジスタにおいて、上記ベース層の平面凸形状を
呈するベースコーナー部の周囲近傍に、第１導電型の低
濃度領域が形成されてなることを特徴とするものであ
る。
【００１３】このような基本的なベースコーナー部の高
耐圧構造において、ベース層とドレイン層とに亘って第
１導電型のオフセット層を形成した構造を採用しても良
い。
【００１４】また、第１導電型の低濃度領域は、選択的
に上記半導体層の非形成領域として残された上記半導体
基板の一部領域であっても良いし、上記半導体層の表面
側から上記半導体基板に達するまで形成された拡散層で
あっても良い。かかる構成においては、第２導電型の半
導体層の深さ方向の側端が上記ベース層の底面で終端し
ていても良く、また第２導電型の半導体層の深さ方向の
側端が上記ゲート電極の下方側で終端していても良い
し、更に、第２導電型の半導体層の深さ方向の側端が上
記ベース層を包囲していても良い。
【００１５】次に、ドレインコーナー部の高耐圧構造と
しては、第１導電型の半導体基板の表面側に形成された
第２導電型の半導体層、この半導体層内に形成された第
１導電型のベース層、このベース層内に形成された第２
導電型のソース層に接触するソース電極、このソース層
から上記半導体層に亘って絶縁ゲート膜を介して形成さ
れたゲート電極、上記半導体層内に上記ソース層と離隔
して形成された第２導電型のドレイン層を具備するドレ
イン部、及びベース層とドレイン層との間の上記半導体
層の表面側に形成された第１導電型のオフセット層とを
有する高耐圧ＭＩＳ電界効果トランジスタにおいて、ド
レイン層の平面凸形状を呈するドレインコーナー部の周
囲近傍に、オフセット層とドレイン層との間で平面的に
オフセット層に挟まれた第２導電型の低濃度領域が形成
されてなることを特徴とするものである。
【００１６】このような基本的なドレインコーナー部の
高耐圧構造において、第２導電型の低濃度領域として
は、選択的に上記オフセット層の非形成領域として残さ
れた上記第２導電型の半導体層の一部領域とすることが
できる。かかる構成においては、第２導電型の半導体層
の深さ方向の側端が上記ベース層を包囲していても良い
し、また第２導電型の半導体層の深さ方向の側端が上記
ベース層の底面で終端していても良く、更に、第２導電
型の半導体層の深さ方向の側端が上記オフセット層の底
面で終端していても良い。勿論、本発明においては、す
べてのベースコーナー部及びドレインコーナー部におい
て共に上記の高耐圧構造を採用することができる。かか
る場合において、１素子のレイアウトとしては、上記ド
レイン部が上記ゲート電極及び上記ソース電極に周囲を
取り囲まれてなる平面構造を採用することが好ましい。
更に、かかる１素子部レイアウトを１チイプ内において
複数個有する多素子の平面構造を採用することもでき
る。
【００１７】更なる高集積化を図るための本発明の手段
としては、第１導電型の半導体基板の表面側に形成され
た第２導電型の半導体層、この半導体層内に形成された
第１導電型のベース層、このベース層内に形成された第
２導電型のソース層に接触するソース電極、このソース
層から上記半導体層に亘って絶縁ゲート膜を介して形成
されたゲート電極、上記半導体層内に形成された第２導
電型のドレイン層を具備するドレイン部を有し、上記ド
レイン部が複数の並行領域を有すると共に上記ゲート電
極及びソース電極に周囲を取り囲まれてなる高耐圧ＭＩ
Ｓ電界効果トランジスタにおいて、第１の並行領域にお
けるドレインパッド開口部は、この第１の並行領域に隣
接する第２の並行領域におけるドレインパッド開口部に
対して並行長さ方向外側にずらして形成されており、且
つ、第１の並行領域のドレインパッド非開口部の幅がこ
のドレインパッド開口部の幅に比して狭く形成されてな
ることを特徴とするものである。かかる構成において
は、第２の並行領域のドレインパッド非開口部の幅をこ
のドレインパッド開口部の幅に比して狭く形成しても良
い。また、ドレインパッド開口部の曲率半径は所定の耐
圧を確保可能な耐圧確保長さを有していることが好まし
い。更に、複数の並行領域のうちのいずれか２つ以上が
接続されてなる構成を採用することができる。上述のベ
ースコーナー部及びドレインコーナー部の高耐圧構造と
高集積化のための平面構造においても、ソース電極をフ
ィールドプレート型ソース電極とし、またドレイン電極
をフィールドプレート型ドレイン電極としても良い。
【００１８】
【作用】上記のベースコーナー部の高耐圧構造として、
ベースコーナー部の周囲近傍を第１導電型の低濃度領域
とすると、この低濃度領域が第２導電型の半導体層内に
形成されていることにより、ＭＩＳ部に印加される電位
が所定の値となると、半導体層から低濃度領域の側へ伸
びる空乏層によって低濃度領域が空乏化され、ＭＩＳ部
からドレイン部への電流経路が遮断される。このとき、
低濃度領域の不純物濃度を低く設定されているので、ベ
ースコーナー部がブレークダウンを引き起こす臨界電圧
よりも十分小さな印加電圧で低濃度領域を空乏化させる
ことができ、ＭＩＳ部に印加される電位が増加しても、
ベースコーナー部にかかる電界強度はこれ以上（空乏化
電圧）に増すことがない。このように、素子耐圧を劣化
させていたベースコーナー部の電界強度を向上させるこ
とができるため、ベースコーナー部の曲率半径を小さく
して集積度の向上を図っても素子耐圧が劣化することが
ないので、目標耐圧を維持しながら、高集積化、低オン
抵抗化を達成することができる。
【００１９】ここで、半導体基板の表面側に、オフセッ
ト層が形成されている場合には、ＭＩＳ部からドレイン
部への電流経路において、強電界となるドレイン層端部
などでのホットエレクトロンの発生を抑制することがで
き、信頼性の向上が図られる。なお、ベースコーナー部
の周囲近傍に設けられる低濃度領域としては、第２導電
型の半導体層の非形成領域によって選択的に残された半
導体基板の一部領域とすることが有効である。また、半
導体基板上にエピタキシャル成長によって第２導電型の
エピタキシャル層を形成した場合には、このエピタキシ
ャル層の表面側から半導体基板に達する拡散層によって
低濃度領域を確保することができ、素子分離を行なう素
子分離層と同一工程で形成することができる。
【００２０】次に、ドレインコーナー部の高耐圧構造と
して、ドレインコーナー部の周囲近傍をオフセット層と
ドレイン層との間で平面的にオフセット層に挟まれた第
２導電型の低濃度領域とすると、この低濃度領域は第１
導電型のオフセット層に平面的に挟まれているため、ド
レイン部に印加される電位が所定の値となると、オフセ
ット層から低濃度領域の両側へ伸びる空乏層によって低
濃度領域が急速に空乏化する。従って、上述したベース
コーナー部の電界緩和構造と同様に、ドレインコーナー
部を空乏層によって包囲することにより、ドレインコー
ナー部への電界強度の増加を抑制することが可能となる
ので、ドレインコーナー部の曲率半径を縮小でき、耐圧
を劣化させることなく、集積度を高めることができる。
それ故、高集積化によるオン抵抗の低減が達成されるの
で、電流容量を増加させることができ、小型で高性能な
半導体集積回路、パワーＩＣを構築することができる。
【００２１】ここで、ドレイン部がゲート電極及びソー
ス電極に周囲を取り囲まれており、ベースコーナー部お
よびドレインコーナー部のすべてには、前記第１導電型
の低濃度半導体領域および前記第２導電型の低濃度半導
体領域が形成されてなる場合には、従来の高耐圧素子に
おいて耐圧を律速する可能性のあった出力端子領域の側
方端部における電界集中を緩和することができ、電界緩
和対策が不要となるので、素子設計が容易である。
【００２２】一方、本発明に係る素子平面構造として
は、第１の並行領域におけるドレインパッド開口部が、
この第１の並行領域に隣接する第２の並行領域における
ドレインパッド開口部に対して並行長さ方向外側にずら
して形成されており、且つ、第１の並行領域のドレイン
パッド非開口部の幅がこのドレインパッド開口部の幅に
比して狭く形成されているので、目標耐圧を確保する上
で必要とされる実質的なドレインパッド開口部間距離を
確保しながら、隣接する並行領域間距離を短縮すること
が可能となる。そして、並行領域間距離を短縮した場合
でも、並行領域間に設けられるＭＩＳ部領域を確保する
ことができる。従って、耐圧を劣化させることなく、並
行領域間距離を短縮することが可能となり、高集積化に
よる低オン抵抗化を達成することができる。更に、第２
の並行領域のドレインパッド非開口部の幅がこのドレイ
ンパッド開口部の幅に比して狭く形成した場合には、チ
ャネル幅を増加させることができるので、低オン抵抗化
を一層促進することができる。
【００２３】
【実施例】以下に、添付図面を参照して本発明の実施例
について説明する。
【００２４】〔実施例１〕図１（ａ）は本発明の実施例
１に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図、図１
（ｂ）はそのＸ−Ｘ’断面図である。なお、本例の高耐
圧ＭＯＳＦＥＴにおいて、その全体的な平面構造は図１
９（ａ）に示す従来の横型ＤＭＯＳと略同様であり、図
１（ａ）は図１９（ａ）にベースコーナー部９１３とし
て示すベース層が平面凸形状を呈する部分を拡大して示
す平面図である。
【００２５】本例の高耐圧ＭＯＳＦＥＴについて、先
ず、図１（ｂ）に示す断面図に基づき説明すると、ｐ型
の半導体基板１０１上には、表面側からの拡散形成によ
りｎ型のウェル層１００が形成されており、このウェル
層１００は半導体基板１０１の一部領域を選択的に残し
た非形成領域１０１ａを挟んで対峙する第１領域部１０
３と第２領域部１０２とを備えている。ウェル層１００
の第１領域部１０３にはＭＯＳ部１２５が形成されてお
り、一方、第２領域部１０２にはドレイン部１２６が形
成されている。ＭＯＳ部１２５側には、第１領域部１０
３から非形成領域部１０１ａにかけて形成されたｐ型の
ベース層１０５、及びこのベース層１０５内に形成され
たｎ+ 型のソース層１０７とｐ+ 型のベースコンタクト
層１０８とを有している。そして、ソース層１０７の端
部からベース層１０５及びウェル層１０３の表面に亘っ
てゲート酸化膜１１０を介してゲート電極１１１が形成
されている。また、ソース層１０７およびベースコンタ
クト層１０８にはソース電極１１２が接続されており、
このソース電極１１２は後述するドレイン層１０９の側
に向かって厚い絶縁膜１１５上に延長したフィールドプ
レート部１１２ａを備えている。従って、ＭＯＳ部１２
５側においては、ソース層１０７とベース層１０５とが
２重拡散構造になっており、また、フィールドプレート
部１１２ａによってソース層１０７端部の電界集中が緩
和される高耐圧構造となっている。
【００２６】一方、ウェル層１００の第２領域部１０２
側に形成されたドレイン部１２６においては、第２領域
部１０２の表面にｎ+ 型のドレイン層１０９が形成され
ており、このドレイン層１０９にはドレイン電極１１３
が接続されている。このドレイン電極１１３のＭＯＳ部
１２５側は、ソース電極１１２と同様に、絶縁膜１１５
の上に張り出したフィールドプレート部１１３ａとなっ
ている。従って、ドレイン層１０９において、電界が集
中し易いＭＯＳ部１２５側の端部の電界は緩和され、高
耐圧の構造となっている。
【００２７】さらに、本例の高耐圧ＭＯＳＦＥＴにおい
ては、ベース層１０５内のベースコンタクト層１０８か
らドレイン層１０９にかけて、ベース層１０５，半導体
基板１０１及び第２領域部１０２の表面に亘るｐ型のオ
フセット層１０６が形成されている。
【００２８】上記構成の高耐圧ＭＯＳＦＥＴにおいて着
目すべき点は、オフセット層１０６の下方部を選択的に
Ｎウェルの非形成領域１０１ａとして半導体基板１０１
の一部領域を残すことにより、本高耐圧ＭＯＳＦＥＴを
平面的に見た場合に、ベース層１０５が平面凸形状を呈
するベースコーナー部の周囲に非形成領域（低濃度領
域）１０１ａを設けている点にある。
【００２９】ここで、本例の高耐圧ＭＯＳＦＥＴの耐圧
構造について説明する前に、図２を参照して素子の耐圧
設計の根拠となるＰＮＰ３層構造について述べておく。
図２において、この耐圧素子のモデルは、ｐ型のＰ１
領域７０２，ｎ型のＮ １ 領域７０１およびｐ型のＰ
３ 領域７０４がこの順に積層されたＰＮＰ３層構造と
なっており、アノード電極Ａが接続されたｐ型のＰ ２
２領域７０３と、カソード電極Ｋが接続されたｎ＋ 型
のカソード領域７０５とを有している。この耐圧素子に
おいて、Ｎウェル１００に対応するＮ１ 領域７０１が
空乏化する空乏化電圧Ｖ０ は、Ｐ １ 領域７０２の不
純物（アクセプタ）濃度ＮＡ１がＰ３ 領域７０４の不
純物濃度ＮＡ３に比して十分大きい場合、次式（１）で
表される。
【００３０】 Ｖ0 ＝（ｑ／２ε）ｔN1 2 ・ＮD1（１＋ＮD1／ＮA1） ・・・（１） 但し、ＮA1＞＞ＮA3 ここで、ｑは素電荷，εは半導体の誘電率，ｔN1はＮ1
領域の厚さ，ＮD1はＮ1 領域の不純物（ドナー）濃度を
それぞれ示す。
【００３１】一方、Ｐ3 領域７０４の不純物濃度ＮA3が
Ｐ１領域７０２の不純物濃度ＮA1に比して十分大きい場
合には、Ｎ１領域７０１の空乏化電圧Ｖ0 は次式（２）
となる。
【００３２】 Ｖ0 ＝（ｑ／２ε）ｔN1 2 ・ＮD1（１＋ＮD1／ＮA3） ・・・（２） 但し、ＮA1＜＜ＮA3 さて、上記式（１）及び式（２）より、本例の高耐圧Ｍ
ＯＳＦＥＴの耐圧を考えると、Ｐ3 領域に対応するベー
ス層１０５の不純物濃度はＰ1 領域に対応する半導体基
板１０１（非形成領域１０１ａ）の不純物濃度に比して
十分大きいので、本例の高耐圧ＭＯＳＦＥＴにおいて、
ウェル層１００の第１領域部１０３が空乏化する電圧Ｖ
0 には式（２）が適用される。第１領域部１０３のｔN1
に相当する厚みは約４μｍであり、また、その不純物
（ドナー）濃度は第１領域部１０３がイオン注入によっ
て形成されていることから、接合部付近での不純物濃度
は低く、従って、第１領域部１０３の空乏化電圧Ｖ0 は
式（２）より、５０Ｖ以下となる。
【００３３】また、図１（ａ）に示すように、本高耐圧
ＭＯＳＦＥＴを平面的に見ると（オフセット層１０６よ
り深く、第１領域部１０３よりも浅い平面において）、
ウェル層１００が中央部の非形成領域１０１ａ（半導体
基板１０１の領域）を挟んで対峙する状態となってお
り、先に図２に基づいて説明したＰＮＰ３層構造を、面
方向のＮＰＮ３層構造として適用することができる。こ
こで、ｔN1に相当する半導体基板１０１の厚さは２０〜
５０μｍであり、Ｖ0 ＝５０Ｖ程度で半導体基板１０１
は空乏化する。
【００３４】このような構成の高耐圧ＭＯＳＦＥＴにお
いては、ＭＯＳ部１２５への印加電圧が５０Ｖ程度とな
ると、半導体基板１０１と第１領域部１０３とのＰＮ接
合部分、およびベース層１０５と第１領域部１０３との
ＰＮ接合部分から第１領域部１０３の側へ向けて伸びる
空乏層により、ベース層１０５の周囲の第１領域部１０
３は空乏化して電流経路が遮断される。本例の高耐圧Ｍ
ＯＳＦＥＴにおいて、ベース層１０５の周囲の第１領域
部１０３が空乏化する電圧値５０Ｖは、同レベルの集積
度を有する従来装置がブレークダウンを引き起こす臨界
電圧値１００〜３００Ｖに比して十分低い。従って、素
子の微細化に伴い電界強度が増加するベースコーナー部
を臨界電圧値よりも十分低い印加電圧で空乏化させるこ
とにより、ベースコーナー部への電界集中を緩和するこ
とができ、従来の高耐圧素子において耐圧向上の妨げと
なっていたベースコーナー部の耐圧を大幅に向上させる
ことができる。換言するとベース層の幅ｔN1を更に縮小
することができる。それ故、ベースコーナー部の耐圧が
確保され、目標耐圧６００〜１２００Ｖを達成すること
ができるので、本高耐圧ＭＯＳＦＥＴなどのパワーＭＯ
ＳＦＥＴとその制御回路部とを同一チップ内に集積化し
た場合の高集積度を保持しながら、耐圧の高い集積回路
装置を実現することができる。
【００３５】ここで、本例の高耐圧ＭＯＳＦＥＴにおい
ては、ＭＯＳ部１２５側からドレイン部１２６への電流
経路上にＮウェルの非形成領域１０１ａ、すなわち、半
導体基板１０１の一部領域が介在するため、電流経路と
しては効率的ではない。しかし、このような構造（電流
経路上のＮウェルの非形成領域）は、数ｍｍ角の素子面
積を有する集積回路装置において、ベースコーナー部な
どの電界集中部のみに採用されるものであり、装置全体
に占める割合は極めて小さい。しかも、ウェル層１００
の第１領域部１０３と第２領域部１０２との離間距離は
５０〜１００μｍ程度であり、また、スイッチング電源
用等の用途を考えると、素子のオン抵抗は５Ω以下と小
さい。以上のことから、本高耐圧ＭＯＳＦＥＴにおい
て、電流経路上にＮウェル非形成領域を設けることに伴
う電流利得のロスは数％以下に抑えることができる。む
しろ、ベース層１０５の幅を小さくして集積度を増すこ
とにより、ベース層の幅が大きく曲率半径が１００μｍ
程度の従来装置に比して、単位面積当たりのオン抵抗を
略半分に低減することが可能となる。また、ソース電極
１１２及びドレイン電極１１３には共にフィールドプレ
ート部１１２ａ，１１３ａを備えているので、それぞれ
の層に集中し易い電界を緩和でき、本高耐圧ＭＯＳＦＥ
Ｔの耐圧をさらに向上させることができる。従って、本
例の高耐圧ＭＯＳＦＥＴでは、高耐圧と低オン抵抗によ
る高電流出力の両立を図ることが可能となる。
【００３６】また、ＭＯＳ部１２５側の第１領域部１０
３の終端位置（非形成部の深さ方向の側端）を図１
（ａ）中の２点鎖線で示すようにさらに左側に移動させ
て、ゲート電極１１１の下方側で終端するように形成し
た場合には、その第１領域部１０４と第２領域部１０２
との離間距離がさらに拡大し、電流駆動能力が低下する
ものの、ベースコーナー部は半導体基板１０１に完全に
包囲されるので、ベースコーナー部への電界集中を防止
することができ、耐圧をさらに向上させることができ
る。
【００３７】このように、本例の高耐圧ＭＯＳＦＥＴに
おいては、素子の微細化に伴って電界が集中するベース
コーナー部の周囲近傍に半導体基板１０１の領域を選択
的に残すことによってベースコーナー部の周囲を高抵抗
領域（低濃度領域）として、この高抵抗領域を比較的低
い印加電圧で空乏化させることにより、ベースコーナー
部への電界集中がなく、高耐圧構造とすることができ
る。従って、ベースコーナー部の耐圧が確保されるの
で、装置としての目標耐圧を得ることができ、集積度を
満足させつつ高耐圧，高信頼性のＭＯＳＦＥＴを得るこ
とができる。
【００３８】〔実施例２〕図３は、本発明の実施例２に
係る高耐圧ＭＯＳＦＥＴの構成を示す断面図である。な
お、図３において、図１に示す実施例１の高耐圧ＭＯＳ
ＦＥＴと共通する部分には同一参照符号を付して、その
説明は省略する。本例の高耐圧ＭＯＳＦＥＴにおいて、
実施例１の高耐圧ＭＯＳＦＥＴと異なる点は、ＭＯＳ部
１２５側のウェル層１００の第１領域部２０１がベース
層１０５を完全に包囲してオフセット層１０６の底面に
まで達している点にある。
【００３９】このような構成の本高耐圧ＭＯＳＦＥＴに
おいても、イオン注入により形成されたウェル層１００
の第１領域部２０１のＰＮ接合部分の不純物濃度は低
く、５０Ｖ程度の印加電圧で半導体基板１０１とのＰＮ
接合部分、およびベース層１０５とのＰＮ接合部分から
第１領域部２０１の側へ空乏層が伸び、ベース層１０５
周囲の第１領域部２０１は空乏化する。これにより、ベ
ース層１０５の先端部であるベースコーナー部への電界
が緩和され、ベースコーナー部で耐圧が律速することが
ないので、装置としての目標耐圧を得ることができる。
従って、本高耐圧ＭＯＳＦＥＴおよびその制御回路部な
どの集積度を高く保ったままの状態で、装置の耐圧を向
上させることができるので、小型で高信頼性の集積回路
装置を構築することができる。
【００４０】〔実施例３〕図４（ａ）は本発明の実施例
３に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図、図４
（ｂ）はその断面図である。なお、図４において、図３
に示す実施例２の高耐圧ＭＯＳＦＥＴと共通する部分に
は同一参照符号を付して、その説明は省略する。本例の
高耐圧ＭＯＳＦＥＴにおいて、実施例２の高耐圧ＭＯＳ
ＦＥＴと異なる点は、ベース層１０５からドレイン層１
０９に亘るオフセット層を有していない点にある。この
ため、本例の高耐圧ＭＯＳＦＥＴにおいては、ソース層
１０７から放出された電子が半導体基板１０１およびウ
ェル層１００の第２領域部３０１の表面側を流れる場合
があり、特に、電界が集中し易いドレイン層１０９の端
部で絶縁膜１１５中に捕獲されてホットエレクトロンと
なる影響を考慮する必要があるが、ドレイン電極１１３
のソース層１０７の側は絶縁膜１１５の上方に張り出す
フィールドプレート部１１３ａとなっているため、ドレ
イン層１０９の端部の電界が緩和されるので、ホットエ
レクトロンの発生は抑制される。一方、ベース層１０５
の先端部であるベースコーナー部においては、図３に示
す実施例２の高耐圧ＭＯＳＦＥＴと同様に、ウェル層１
００の第１領域部３０２が空乏化することによって電界
が緩和される高耐圧構造となっているため、上述した実
施例１および実施例２の高耐圧ＭＯＳＦＥＴと同様な効
果を得ることができる。
【００４１】なお、本例の高耐圧ＭＯＳＦＥＴにおい
て、ウェル層１００の第１領域部３０２の終端位置は、
絶縁膜１１５の下方側に限るものではなく、実施例１お
よび実施例２の高耐圧ＭＳＯＦＥＴと同じく、図４
（ｂ）中の１点鎖線で示すように、ベース層１０５の底
面で終端する第１領域部３０３や、図４（ｂ）中の２点
鎖線で示すように、ゲート電極１１１の下方側で終端す
る第１領域部３０４を形成しても良い。いずれの場合に
も本高耐圧ＭＯＳＦＥＴと同様の効果を得ることができ
る。
【００４２】〔実施例４〕図５は、本発明の実施例４に
係る高耐圧ＭＯＳＦＥＴの構成を示す断面図である。な
お、図５において、図４に示す実施例３の高耐圧ＭＯＳ
ＦＥＴに共通する部分には同一参照符号を付して、その
説明は省略する。本例の高耐圧ＭＯＳＦＥＴにおいて、
実施例３の高耐圧ＭＯＳＦＥＴと異なる点は、ｎ型の半
導体層３０８がイオン注入によるＮウェル層ではなく、
半導体基板１０１上に堆積されたエピタキシャル成長層
である点にある。すなわち、本例の高耐圧ＭＯＳＦＥＴ
においては、半導体基板１０１上にはエピタキシャル成
長により形成されたｎ型のエピタキシャル層３０８を有
しており、このエピタキシャル層３０８は、その表面側
から半導体基板１０１にまで達するｐ- 型の半導体領域
３０５を挟んで対峙する第１領域部と第２領域部とを備
えている。なお、半導体領域３０５は、高耐圧素子の周
囲に選択的に形成され、半導体基板１０１上のエピタキ
シャル層３０８を素子形成用の分離島に分離するために
も用いられる。
【００４３】このような構成の本高耐圧ＭＯＳＦＥＴ
は、実施例１ないし実施例３の高耐圧ＭＯＳＦＥＴと比
較して、Ｎウェルとエピタキシャル成長層との違い、半
導体基板と半導体領域との違いはあるものの略同様な構
造となっている。従って、本例の高耐圧ＭＯＳＦＥＴに
おいても、実施例１ないし実施例３の高耐圧ＭＯＳＦＥ
Ｔと同様な効果を得ることができる。なお、本例の高耐
圧ＭＯＳＦＥＴにおいても、半導体領域３０５の端部の
位置は本例に限るものではなく、図５中の１点鎖線で示
すように、ベース層１０５の底面で終端する半導体領域
３０６や、図５中の２点鎖線で示すように、ゲート電極
１１１の下方側で終端する半導体領域３０７を形成して
も良い。それぞれ上記と同様な効果を得ることができ
る。
【００４４】〔実施例５〕図６（ａ）は本発明の実施例
５に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図であ
り、図６（ｂ）はそのＸ−Ｘ’断面図である。本例の高
耐圧ＭＯＳＦＥＴにおいて、その全体的な平面構造は図
８に示す従来の横型ＤＭＯＳと略同様であり、図６
（ａ）は図１９（ａ）にドレインコーナー部９１２とし
て示すドレイン層が平面凸形状を呈する部分を拡大して
示す平面図である。なお、図６（ａ），（ｂ）におい
て、図１に示す実施例１の高耐圧ＭＯＳＦＥＴと共通す
る部分には同一参照符号を付して、その説明は省略す
る。
【００４５】この高耐圧ＭＯＳＦＥＴにおいて着目すべ
き点は、本高耐圧ＭＯＳＦＥＴを平面的に見た場合に、
ドレイン層１０９が平面凸形状を呈するドレインコーナ
ー部の周囲に、オフセット層１０６の非形成領域４０１
ａを残してウェル層４０１が設けられている点にある。
なお、ドレインコーナー部とオフセット層１０６の端部
との離間距離Ｗは５０〜１００μｍとなっている。ここ
で、本例の高耐圧ＭＯＳＦＥＴを平面的に見ると、中央
部の非形成領域４０１ａを挟んで上下にオフセット層１
０６が対峙しており、ＰＮＰ３層構造となっている。そ
こで、先に図２を用いて説明したＰＮＰ３層構造を平面
的に適用すると、非形成領域４０１ａの幅は５μｍであ
り、ｔN1に相当する。また、ウェル層４０１の不純物濃
度も実施例１の高耐圧ＭＯＳＦＥＴと略同様であるの
で、ウェル層４０１は約５０Ｖで空乏化する。従って、
装置の微細化に伴って電界強度が増加するドレインコー
ナー部において、ドレイン部１２６への印加電圧が５０
Ｖ程度となると、ウェル層４０１が空乏化するため、そ
れ以上に印加電圧を増加させてもドレインコーナー部の
電界強度が増加することはない。それ故、従来、集積回
路装置を微細化したときの臨界電圧（１００〜３００
Ｖ）よりも十分低い印加電圧（５０Ｖ）でウェル層４０
１が空乏化し、電界集中によるドレインコーナー部のブ
レークダウンを防止することができるので、装置として
６００〜１２００Ｖの目標耐圧を実現することができ
る。さらに、素子の集積度を大きく左右するドレイン層
１０９の幅を５μｍ程度と小さくすることができるの
で、素子の集積度が向上し、単位面積当たりのオン抵抗
を低減することができる。このように、本高耐圧ＭＯＳ
ＦＥＴにおいては、高耐圧と低オン抵抗による高電流出
力との両立を図ることが可能となる。
【００４６】〔実施例６〕つぎに、図７を参照して本発
明の実施例６について説明する。図７（ａ）は実施例６
に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図、図７
（ｂ）はその断面図である。なお、図７において、図６
に示す実施例５の高耐圧ＭＯＳＦＥＴに共通する部分に
は同一参照符号を付して、その説明は省略する。本例の
高耐圧ＭＯＳＦＥＴにおいて、実施例５の高耐圧ＭＯＳ
ＦＥＴと異なる点は、ウェル層５０１がオフセット層１
０６の底面で終端している点にある。また、ベース層１
０５内に形成されるソース層１０７はウェル層５０１の
端部と同一線上で終端しているため、図７（ｂ）に示す
断面図においては、ベース層１０５が半導体基板１０１
上に形成される構成となり、ベース層１０５内にソース
層１０７は見られない。
【００４７】このような構成の本高耐圧ＭＯＳＦＥＴに
おいても、ドレイン層１０９の先端部であるドレインコ
ーナー部の表面側はウェル層５０１と接するように構成
されているため、電界が集中し易いドレインコーナー部
はウェル層５０１（オフセット層の非形成領域５０１
ａ）が空乏化することにより、電界緩和されるので、そ
の耐圧を向上させることができる。従って、実施例５の
高耐圧ＭＯＳＦＥＴと同様に、装置の微細化に伴い電界
強度が増加し、従来では素子耐圧を決定させていたドレ
インコーナー部を高耐圧構造とすることができるので、
素子の集積度を高く保ったまま耐圧を向上させることが
でき、装置の信頼性が向上する。なお、ウェル層の終端
位置は、図７（ａ）および（ｂ）に２点鎖線で示すよう
に、ベース層１０５の底面としても良い。
【００４８】〔実施例７〕図８に、本発明の実施例７に
係る高耐圧ＭＯＳＦＥＴを示してある。なお、図８に示
す高耐圧ＭＯＳＦＥＴにおいて、図６に示す実施例５の
高耐圧ＭＯＳＦＥＴに共通する部分には同一参照符号を
付してある。本例の高耐圧ＭＯＳＦＥＴにおいて着目す
べき点は、その平面構造にあり、ＭＩＳ部（入力端子領
域）１２５がドレイン部（出力端子領域）１２６の側へ
突出するために、ＭＩＳ部１２５とドレイン部１２６と
がクシ歯状に交互に並設する高集積領域がドレインパッ
ド開口部１２０の一方側、他方側にそれぞれ形成されて
いる点にある。ここで、ＭＩＳ部１２５において、ドレ
インパッド開口部１２０の側へ向けて突出するベースコ
ーナー部１２５ａの周囲にはオフセット層１０６が形成
されているが、このオフセット層１０６の下方側領域は
半導体基板１０１の領域となっている。従って、先に実
施例１ないし実施例４において説明したように、ベース
コーナー部１２５ａへの電界集中は緩和され、この部分
で素子耐圧が決定することはない。一方、ドレイン部１
２６が平面凸形状を呈するドレインコーナー部１２６ａ
の周囲には、オフセット層１０６が形成されないためｎ
型のウェル層５１０が残されている。従って、前述した
実施例５および実施例６と同様に、ドレインコーナー部
１２６ａへの電界集中を緩和することができる。なお、
ベースコーナー部１２５ａおよびドレインコーナー部１
２６ａの曲率半径は最小値であり、ベースコーナー部１
２５ａが１４．５μｍ、ドレインコーナー部１２６ａが
２．５μｍとなっている。また、クシ歯状に突出してい
る突出部の直線長さは、長手側が２０００μｍ、短手側
が１００μｍである。そして、本高耐圧ＭＯＳＦＥＴの
デバイスサイズは３ｍｍ×０．６ｍｍである。
【００４９】このような構成の高耐圧ＭＯＳＦＥＴにお
いては、ＭＩＳ部１２５がドレイン部１２６の側へ突出
し、チャネル幅の増加が図られることによって達成され
る高集積領域が、ドレインパッド開口部１２０を挟んで
対峙するように、ドレインパッド開口部１２０の一方側
と他方側に共に形成されることを特徴としている。この
ため、ドレインパッド開口部１２０の側方周囲には曲率
部が存在しなくなるので、従来の高耐圧ＭＯＳＦＥＴの
ように、このドレインパッド開口部１２０の外周端部で
素子耐圧が律速されることはなく、ドレインパッド開口
部１２０周辺の電界集中対策も不要となる。勿論、ベー
スコーナー部１２５ａおよびドレインコーナー部１２６
ａにおける局部耐圧も十分に確保されているため、目標
耐圧を維持しながら、高集積化によるオン抵抗の低減が
可能となる。
【００５０】〔実施例８〕つぎに、図９を参照して本発
明の実施例８について説明する。なお、図９に示す高耐
圧ＭＯＳＦＥＴにおいて、図８に示す実施例７の高耐圧
ＭＯＳＦＥＴに共通する部分には同一参照符号を付し
て、その説明は省略する。本例の高耐圧ＭＯＳＦＥＴ
は、先に図８を用いて説明した高集積でありながら高耐
圧を有する１素子部が並列に３列形成されていることを
特徴としている。すなわち、ドレイン部１２６の中央側
には、配線が導電接続されるドレインパッド開口部１２
０を有しており、ドレイン部１２６の周囲領域であるＭ
ＩＳ部１２５からドレインパッド開口部１２０へ向けて
突出する突出部によって、ＭＩＳ部１２５とドレイン部
１２６が交互に並設するクシ歯形状を呈している。この
高耐圧ＭＯＳＦＥＴにおいて、ベースコーナー部１２５
ａの周囲は半導体基板１０１（オフセット層１０６）で
あり、またドレインコーナー部１２６ａの周囲はウェル
層５１０であり、いずれも低濃度の高抵抗領域となって
いる。ここで、３列並設された素子部において、ＭＩＳ
部１２５の突出によって形成されるクシ歯状のドレイン
領域列の数は、ボンディング時に必要なパッド間隔や電
流容量などにより決定される。なお、本高耐圧ＭＯＳＦ
ＥＴにおいて、ベースコーナー部１２５ａの曲率半径は
１４．５μｍ、ドレインコーナー部１２６ａの曲率半径
は２．５μｍであり、いずれも最小値である。また、ク
シ歯状に突出している突出部の直線長さは、長手側が２
０００μｍ、短手側が１００μｍであり、デバイスサイ
ズは３ｍｍ×１．２ｍｍとなっている。
【００５１】このような構成の高耐圧ＭＯＳＦＥＴは、
前述した実施例８の高耐圧ＭＯＳＦＥＴと同様に、ドレ
インパッド開口部１２０の側方において電界が集中する
ことがなく、高耐圧と高集積化による低オン抵抗を同時
に達成することができる。さらに、ドレインパッド開口
部１２０の相互間に、入力端子領域であるＭＩＳ部１２
５および出力端子領域であるドレイン部１２６を形成し
たため、図８に示す実施例７の高耐圧ＭＯＳＦＥＴに比
して、単位面積当たりのチャネル幅を１３％増加させる
ことができた。このように、本例の高耐圧ＭＯＳＦＥＴ
は、集積度を一層高めることができるので、低オン抵抗
化による出力電流の増加を図ることが可能となる。
【００５２】〔実施例９〕図１０は、本発明の実施例９
に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図（ａ）
と、そのＸ−Ｘ’断面図（ｂ）である。本例の高耐圧Ｍ
ＯＳＦＥＴについて、先ず、図１０（ｂ）に示す断面図
に基づき説明すると、ｐ型の半導体基板６０１上には、
拡散形成等によりｎ型のウェル層６０２が形成されてい
る。ウェル層６０２の表面側には、拡散形成された１対
のｐ型半導体領域（オフセット層）６０３が形成され、
このオフセット層６０３内にはｎ+ 型のソース層６０５
が形成されている。そして、この１対のソース層６０５
に亘ってゲート酸化膜を介してゲート電極６０４が形成
され、ＭＯＳ部６０９を構成している。また、ＭＯＳ部
６０９の一方側（左側）には、ｎ+ 型のドレイン層６０
６ａが形成され、ドレイン部Ａ６１０が構成されてい
る。一方、ＭＯＳ部６０９の他方側（右側）には、ｎ+
型のドレイン層６０６ｂが形成されており、ドレイン部
Ｂ６１３が構成されている。ここで、ソース層６０５に
はソース電極６０７が接続されており、このソース電極
６０７は、後述するドレイン部Ａ６１０およびドレイン
部Ｂ６１３の側へ向かって絶縁膜６１５上に張り出すフ
ィールドプレート部を備えている。また、ドレイン部Ａ
６１０のドレイン層６０６ａおよびドレイン部Ｂ６１３
のドレイン層６０６ｂにはドレイン電極６０８が接続さ
れており、このドレイン電極６０８のＭＯＳ部６０９の
側は、絶縁膜６１５上に張り出したフィールドプレート
部となっている。
【００５３】本例の高耐圧ＭＯＳＦＥＴ（横型のｎチャ
ネル型ＭＯＳＦＥＴ）において着目すべき点は、図１０
（ａ）に示す平面構造にあり、その第１はドレイン部Ｂ
６１３の両端部に形成されているドレインパッド開口部
６１４が、ドレイン部Ｂ６１３に隣接して対向するドレ
イン部Ａ６１０の両端部に形成されているドレインパッ
ド開口部６１１に対して、ドレイン部Ａ６１０とドレイ
ン部Ｂ６１３との並行長さ方向外側にずれて形成されて
いる点にある。そして、その第２はドレイン部Ｂ６１３
において、ドレインパッド開口部６１４の非形成領域部
の幅がドレインパッド開口部６１４が形成される端部の
幅に比して狭く形成されている点にある。ここで、ドレ
イン部Ａ６１０の領域幅が１８４μｍであるのに対し
て、ドレイン部Ｂ６１３の端部の領域幅は１８４μｍ、
中央部（パッド非形成領域部）の領域幅は５μｍに形成
されている。
【００５４】このような高耐圧ＭＯＳＦＥＴにおいて
は、先ず、その断面構造に関し、ソース・ドレイン間距
離が９７μｍ、ゲート酸化膜の膜厚さが２５０Å、ゲー
ト長が１４μｍ、半導体基板６０１の表面濃度が１．６
×１０14ｃｍ-3、ウェル層６０２の表面濃度が２．０×
１０16ｃｍ-3、オフセット層６０３の表面濃度が９．０
×１０16ｃｍ-3である。従って、かかる断面構造より、
耐圧６５０Ｖを達成することができる。一方、平面構造
に関しては、ドレイン部Ａ６１０の端部の曲率半径、お
よびドレイン部Ｂ６１３の端部の曲率半径がいずれも８
７μｍ以上を確保されている。この値（曲率半径８７μ
ｍ）は、図１１に示すように、耐圧６５０Ｖを達成する
うえで必要とされる最小値である。このように、本高耐
圧ＭＯＳＦＥＴにおいては、断面構造、平面構造で共に
耐圧６５０Ｖを達成可能な構造となっており、目標耐圧
６５０Ｖを達成できる。さらに、本高耐圧ＭＯＳＦＥＴ
においては、ドレイン部Ｂ６１３のドレインパッド開口
部６１４をドレイン部Ａ６１０のドレインパッド開口部
６１１に対して並行長さ外側にずらして形成することに
より、隣接するドレイン部Ａ６１０とドレイン部Ｂ６１
３とのドレイン間ピッチを短縮した場合であっても、ド
レインパッド開口部６１１とドレインパッド開口部６１
４との実質的な離間距離を必要耐圧に応じて確保するこ
とができる。従って、耐圧を低下させることなくドレイ
ン間ピッチを短縮することができるので、素子の集積度
を増すことができ、低オン抵抗化を図ることができる。
なお、本高耐圧ＭＯＳＦＥＴにおいて、ドレインパッド
開口部６１１の１辺の長さと、ドレインパッド開口部６
１４の１辺の長さは等しく１１０μｍである。また、ド
レイン部Ａ６１０において、ドレインパッド開口部６１
１間距離は１０００μｍ、ドレイン部Ｂ６１３におい
て、ドレインパッド６１４間距離は１５００μｍであ
る。
【００５５】〔実施例１０〕図１２は、本発明の実施例
１０に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図であ
る。なお、図１２に示す高耐圧ＭＯＳＦＥＴにおいて、
図１０に示す実施例９の高耐圧ＭＯＳＦＥＴに共通する
部分には同一参照符号を付して、その説明を省略する。
また、本例の高耐圧ＭＯＳＦＥＴにおいて、その断面構
造は図１０（ｂ）に示す断面構造と略同一となってい
る。本例の高耐圧ＭＯＳＦＥＴにおいては、ドレイン部
Ａ６１０とドレイン部Ｂ６１３を交互に複数個配設する
ことにより、装置の集積度を大幅に向上させることがで
きる。図１２に示すドレイン部Ａ６１０およびドレイン
部Ｂ６１３は、図１０（ａ）に示すドレイン部Ａ６１０
およびドレイン部Ｂ６１３と同一サイズであるが、１．
４×１．５ｍｍのデバイスサイズ内に、２個のドレイン
部Ａ６１０と３個のドレイン部Ｂ６１３を交互に配設す
ることにより、図１７に示す従来の高耐圧ＭＯＳＦＥＴ
に比して、チャネル幅を２５％増加させることができ
る。従って、高耐圧を維持しながら、集積度を高めるこ
とができ、低オン抵抗化を促進することが可能となる。
【００５６】また、図１３は、上述した実施例１０の高
耐圧ＭＯＳＦＥＴの変形例であり、ドレイン部Ｂ６１３
の下方側にはドレインパッド開口部６１４を形成せず
に、３個のドレイン部Ｂ６１３を、それらの下端部で接
続した高耐圧ＭＯＳＦＥＴである。ドレイン部Ｂ６１３
を結合する接続部６１２の曲率半径は３７８μｍと十分
大きく、この部分での電界集中は生じない。従って、図
１２に示す高耐圧ＭＯＳＦＥＴと同様に、高耐圧を維持
しながら、高集積化によるオン抵抗の低減を図ることが
できる。また、図１３に示す高耐圧ＭＯＳＦＥＴにおい
ては、ドレイン部Ｂ６１３の下方側端部を目標耐圧を確
保可能な曲率半径に基づいて拡大させる必要がなく、配
線も容易である。なお、図１３に示す高耐圧ＭＯＳＦＥ
Ｔのデバイスサイズは、図１２に示す高耐圧ＭＯＳＦＥ
Ｔと同様の１．４×１．５ｍｍであり、図１７に示す従
来装置に比してのチャネル幅増加分は１３％となってい
る。
【００５７】〔実施例１１〕図１４は、本発明の実施例
１１に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図であ
る。なお、図１４に示す高耐圧ＭＯＳＦＥＴにおいて、
図１０に示す実施例９の高耐圧ＭＯＳＦＥＴに共通する
部分には同一参照符号を付して、その説明を省略する。
本例の高耐圧ＭＯＳＦＥＴにおいて着目すべき点は、ド
レインパッド開口部間距離の異なるドレイン部Ｂのみが
５列並設されている点にある。すなわち、デバイスの中
央部にはドレインパッド開口部間距離が約２０００μｍ
のドレイン部Ｂ６１３ａが形成されており、このドレイ
ン部Ｂ６１３ａの両側にはドレインパッド開口部間距離
が約１７５０μｍのドレイン部Ｂ６１３ｂが形成されて
いる。さらに、このドレイン部Ｂ６１３ｂのドレイン部
Ｂ６１３ａに対峙する側には、ドレインパッド開口部間
距離が約１５００μｍのドレイン部Ｂ６１３ｃが形成さ
れている。
【００５８】このような構成の高耐圧ＭＯＳＦＥＴにお
いては、隣接するドレイン部におけるドレインパッド開
口部間ピッチを、目標耐圧を保持可能な程度に確保しな
がら、ドレイン間ピッチを短縮することができるので、
高耐圧が維持された状態で、高集積化によるオン抵抗の
低減が可能となる。さらに、本例の高耐圧ＭＯＳＦＥＴ
においては、ドレインパッド開口部間距離が最長のドレ
イン部Ｂ６１３ａを中央に形成し、このドレイン部Ｂ６
１３ａの側方に、ドレインパッド開口部間距離が順に短
くなるようにドレイン部Ｂ６１３ｂおよびドレイン部Ｂ
６１３ｃを形成してある。このため、図１４の平面構造
に明らかなように、各ドレイン部Ｂ６１３ａ〜６１３ｃ
の端部側方に残されるＭＩＳ部６０９領域の大きさを略
同等に設定することが可能となり、ＭＩＳ部６０９のデ
ッドスペースを削減することができるので、デバイスを
有効に運用することができる。
【００５９】また、図１４に示す実施例１１の高耐圧Ｍ
ＯＳＦＥＴの変形例として、図１５に示す平面構造の高
耐圧ＭＯＳＦＥＴが考えられる。この高耐圧ＭＯＳＦＥ
Ｔは、図１４に示す高耐圧ＭＯＳＦＥＴにおいて、２列
形成されたドレイン部Ｂ６１３ｂを下方側で接続すると
共に、ドレイン部Ｂ６１３ｃについても同様にして形成
したものである。ドレイン部Ｂ６１３ｂを接続する接続
部６１６の曲率半径、およびドレイン部Ｂ６１３ｃを接
続する接続部６１７の曲率半径はいずれも十分に大きく
設定されているので、この部分に電界が集中することは
なく、目標耐圧は維持される。従って、この高耐圧ＭＯ
ＳＦＥＴにおいても、高耐圧を維持しながら、高集積
化、低オン抵抗化を図ることができる。
【００６０】〔実施例１２〕図１６は、本発明の実施例
１２に係る高耐圧ＭＯＳＦＥＴの構成を示す平面図であ
る。なお、図１６に示す高耐圧ＭＯＳＦＥＴにおいて、
図１０に示す実施例９の高耐圧ＭＯＳＦＥＴに共通する
部分には同一参照符号を付して、その説明を省略する。
本例の高耐圧ＭＯＳＦＥＴは、図１４に示す実施例１１
の高耐圧ＭＯＳＦＥＴの平面構造において、ドレイン部
Ｂ６１３ｃの側方に、さらにドレイン部Ｂ６１３ｄを形
成してドレイン部Ｂを７列並設させ、これらのドレイン
部Ｂ６１３ａ〜６１３ｄの内、ドレイン部Ｂ６１３ｂと
ドレイン部Ｂ６１３ｄをそれらの下方側で接続したもの
である。
【００６１】このような構成の高耐圧ＭＯＳＦＥＴにお
いては、ドレイン部Ｂ６１３ｂとドレイン部Ｂ６１３ｄ
を接続する接続部６１８の曲率半径が十分大きく設定さ
れているので、この部分の電界集中はなく、耐圧が劣化
することはない。このように、本例の高耐圧ＭＯＳＦＥ
Ｔにおいても、前述した実施例９ないし実施例１１の高
耐圧ＭＯＳＦＥＴと同様に、耐圧を劣化させることな
く、ドレイン間ピッチを短縮して素子の集積度を高める
ことができるので、高耐圧を維持しながら、高集積化に
よる低オン抵抗化が達成される。従って、小さなデバイ
スサイズでありながら、大電流容量，高耐圧の装置を構
築することができ、小型で高性能なパワーＩＣを提供す
ることが可能となる。
【００６２】
【発明の効果】以上に説明したとおり、本発明に係る高
耐圧ＭＩＳ電界効果トランジスタにおいては、平面凸形
状を呈するベースコーナー部の周囲近傍に第１導電型の
低濃度領域を、また、平面凸形状を呈するドレインコー
ナー部の周囲近傍にオフセット層とドレイン層との間で
平面的にオフセット層に挟まれた第２導電型の低濃度領
域を設けることを特徴としている。これにより、次の効
果を奏する。
【００６３】 ベースコーナー部の周囲近傍の低濃度
領域およびドレインコーナー部の周囲近傍の低濃度領域
は、臨界電圧よりも低い印加電圧によって空乏化するた
め、ベースコーナー部及びドレインコーナー部にかかる
電界強度がこれ以上には増加しないので、素子の微細化
に伴い電界が集中するベースコーナー部及びドレインコ
ーナー部を高耐圧構造とすることができ、目標耐圧を維
持できる。従って、耐圧を劣化させることなく、集積度
を高めてオン抵抗を低減することができるので、高耐圧
と低オン抵抗による高電流出力の両立を図ることが可能
となる。ここで、ドレイン部がゲート電極及びソース電
極に周囲を取り囲まれており、ベースコーナー部及びド
レインコーナー部のすべてには、前記第１導電型の低濃
度半導体領域および前記第２導電型の低濃度半導体領域
が形成されてなる場合には、従来の高耐圧素子において
耐圧を律速する可能性のあった出力端子領域の側方端部
における電界集中を緩和することができ、電界緩和対策
が不要となるので、素子設計が容易である。
【００６４】 また、本発明においては、第１の並行
領域におけるドレインパッド開口部が、この第１の並行
領域に隣接する第２の並行領域におけるドレインパッド
開口部に対して並行長さ方向外側にずらして形成されて
おり、且つ、第１の並行領域のドレインパッド非開口部
がこのドレインパッド開口部の幅に比して狭く形成され
ていることを特徴としている。これにより、目標耐圧を
確保する上で必要とされる隣接する第１，第２の並行領
域間のドレインパッド開口部間距離を実質的に確保しな
がら、隣接する並行領域間距離を短縮することが可能と
なり、また、短縮された並行領域間のＭＩＳ部領域を確
保することができるので、耐圧を劣化させることなく、
高集積化による低オン抵抗化を達成することができる。
【００６５】更に、第２の並行領域のドレインパッド非
開口部の幅がこのドレインパッド開口部の幅に比して狭
く形成した場合には、チャネル幅を増加させることがで
きるので、低オン抵抗化を一層促進することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施例１に係る高耐圧ＭＯＳ
ＦＥＴの構成を示す平面図、（ｂ）はそれをＸ−Ｘ’線
に沿って切断した状態を示す断面図である。
【図２】ＰＮＰ３層構造を有する半導体装置の素子耐圧
について説明する説明図である。
【図３】本発明の実施例２に係る高耐圧ＭＯＳＦＥＴの
構成を示す断面図である。
【図４】（ａ）は本発明の実施例３に係る高耐圧ＭＯＳ
ＦＥＴの構成を示す平面図、（ｂ）はそれをＸ−Ｘ’線
に沿って切断した状態を示す断面図である。
【図５】本発明の実施例４に係る高耐圧ＭＯＳＦＥＴの
構成を示す断面図である。
【図６】（ａ）は本発明の実施例５に係る高耐圧ＭＯＳ
ＦＥＴの構成を示す平面図、（ｂ）はそれをＸ−Ｘ’線
に沿って切断した状態を示す断面図である。
【図７】（ａ）は本発明の実施例６に係る高耐圧ＭＯＳ
ＦＥＴの構成を示す平面図、（ｂ）はそれをＸ−Ｘ’線
に沿って切断した状態を示す断面図である。
【図８】本発明の実施例７に係る高耐圧ＭＯＳＦＥＴの
構成を示す平面図である。
【図９】本発明の実施例８に係る高耐圧ＭＯＳＦＥＴの
構成を示す平面図である。
【図１０】（ａ）は本発明の実施例９に係る高耐圧ＭＯ
ＳＦＥＴの構成を示す平面図、（ｂ）はそれをＸ−Ｘ’
線に沿って切断した状態を示す断面図である。
【図１１】デバイス耐圧の曲率半径依存性を示すグラフ
図である。
【図１２】本発明の実施例１０に係る高耐圧ＭＯＳＦＥ
Ｔの構成を示す平面図である。
【図１３】本発明の実施例１０の変形例としての高耐圧
ＭＯＳＦＥＴの構成を示す平面図である。
【図１４】本発明の実施例１１に係る高耐圧ＭＯＳＦＥ
Ｔの構成を示す平面図である。
【図１５】本発明の実施例１１の変形例としての高耐圧
ＭＯＳＦＥＴの構成を示す平面図である。
【図１６】本発明の実施例１２に係る高耐圧ＭＯＳＦＥ
Ｔの構成を示す平面図である。
【図１７】従来の高耐圧ＭＯＳＦＥＴの構成を示す平面
図である。
【図１８】従来の高耐圧ＭＯＳＦＥＴの構成を示す平面
図である。
【図１９】（ａ）は従来の横型ＤＭＯＳの構成を示す平
面図、（ｂ）はそれをＸ−Ｘ’線に沿って切断した状態
を示す断面図である。
【符号の説明】
１００，５０１，５０２…ｎ型のウェル層 １０１…ｐ型の半導体基板 １０１ａ…ウェルの非形成領域 １０２…ウェル層の第２領域部 １０３，１０４，２０１，３０２，３０３，３０４…ウ
ェル層の第１領域部 １０５…ｐ型のベース層 １０６…Ｐ型のオフセット層 １０７…ｎ+ 型のソース層 １０８…ｐ+ 型のベースコンタクト層 １０９…ｎ+ 型のドレイン層 １１０…ゲート絶縁膜 １１１…ゲート電極 １１２…ソース電極 １１２ａ…ソース電極野フィールドプレート部 １１３…ドレイン電極 １１３ａ…ドンイン電極のフィールドプレート部 １１５…厚い絶縁膜 １２０，６１１，６１４…ドレインパッド開口部 １２５…ＭＯＳ部 １２５ａ…ベースコーナー部 １２６…ドレイン部 １２６ａ…ドレインコーナー部 ３０８…ｎ型半導体層（エピタキシャル層） ３０５，３０６，３０７…ｐ- 型半導体層 ４０１ａ，５０１ａ…オフセット非形成領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−197172（ＪＰ，Ａ) 特開 平１−191477（ＪＰ，Ａ) 特開 平４−107879（ＪＰ，Ａ) 特開 昭62−222676（ＪＰ，Ａ) 特開 昭58−16572（ＪＰ，Ａ) 特開 昭53−72577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の表面側に形成
    された第２導電型の半導体層、この半導体層内に形成さ
    れた第１導電型のベース層、このベース層内に形成され
    た第２導電型のソース層に接触するソース電極、及びこ
    のソース層から前記半導体層に亘って絶縁ゲート膜を介
    して形成されたゲート電極、及び前記半導体層内に前記
    ソース層とは離隔して形成された第２導電型のドレイン
    層を具備するドレイン部を有する高耐圧ＭＩＳ電界効果
    トランジスタであって、 前記ベース層の平面凸形状を呈するベースコーナー部の
    周囲近傍には、第１導電型の低濃度領域が形成されてな
    ることを特徴とする高耐圧ＭＩＳ電界効果トランジス
    タ。
  2. 【請求項２】 請求項１において、前記ベース層と前記
    ドレイン層とに亘って形成された第１導電型のオフセッ
    ト層を有していることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  3. 【請求項３】 請求項１又は請求項２において、前記第
    １導電型の低濃度領域は、選択的に前記半導体層の非形
    成領域として残された前記半導体基板の一部領域である
    ことを特徴とする高耐圧ＭＩＳ電界効果トランジスタ。
  4. 【請求項４】 請求項１又は請求項２において、前記第
    １導電型の低濃度領域は、前記半導体層の表面側から前
    記半導体基板に達するまで形成された拡散層であること
    を特徴とする高耐圧ＭＩＳ電界効果トランジスタ。
  5. 【請求項５】 請求項１乃至請求項４のいずれかの項に
    おいて、前記第２導電型の半導体層の深さ方向の側端が
    前記ベース層の底面で終端していることを特徴とする高
    耐圧ＭＩＳ電界効果トランジスタ。
  6. 【請求項６】 請求項１乃至請求項４のいずれかの項に
    おいて、前記第２導電型の半導体層の深さ方向の側端が
    前記ゲート電極の下方側で終端していることを特徴とす
    る高耐圧ＭＩＳ電界効果トランジスタ。
  7. 【請求項７】 請求項１乃至請求項４のいずれかの項に
    おいて、前記第２導電型の半導体層の深さ方向の側端が
    前記ベース層を包囲していることを特徴とする高耐圧Ｍ
    ＩＳ電界効果トランジスタ。
  8. 【請求項８】 第１導電型の半導体基板の表面側に形成
    された第２導電型の半導体層、この半導体層内に形成さ
    れた第１導電型のベース層、このベース層内に形成され
    た第２導電型のソース層に接触するソース電極、このソ
    ース層から前記半導体層に亘って絶縁ゲート膜を介して
    形成されたゲート電極、前記半導体層内に前記ソース層
    と離隔して形成された第２導電型のドレイン層を具備す
    るドレイン部、及び前記ベース層と前記ドレイン層との
    間の前記半導体層の表面側に形成された第１導電型のオ
    フセット層とを有する高耐圧ＭＩＳ電界効果トランジス
    タであって、 前記ドレイン層の平面凸形状を呈するドレインコーナー
    部の周囲近傍には、前記オフセット層と前記ドレイン層
    との間で平面的に前記オフセット層に挟まれた第２導電
    型の低濃度領域が形成されてなることを特徴とする高耐
    圧ＭＩＳ電界効果トランジスタ。
  9. 【請求項９】 請求項８において、前記第２導電型の低
    濃度領域は、選択的に前記オフセット層の非形成領域と
    して残された前記第２導電型の半導体層の一部領域であ
    ることを特徴とする高耐圧ＭＩＳ電界効果トランジス
    タ。
  10. 【請求項１０】 請求項９において、前記第２導電型の
    半導体層の深さ方向の側端が前記ベース層を包囲してい
    ることを特徴とする高耐圧ＭＩＳ電界効果トランジス
    タ。
  11. 【請求項１１】 請求項９において、前記第２導電型の
    半導体層の深さ方向の側端が前記ベース層の底面で終端
    していることを特徴とする高耐圧ＭＩＳ電界効果トラン
    ジスタ。
  12. 【請求項１２】 請求項１０において、前記第２導電型
    の半導体層の深さ方向の側端が前記オフセット層の底面
    で終端していることを特徴とする高耐圧ＭＩＳ電界効果
    トランジスタ。
  13. 【請求項１３】 請求項８乃至請求項１２のいずれかの
    項において、請求項１ないし請求項７のいずれかの項に
    規定する前記第１導電型の低濃度領域を具備しているこ
    とを特徴とする高耐圧ＭＩＳ電界効果トランジスタ。
  14. 【請求項１４】 請求項１３において、前記ドレイン部
    が前記ゲート電極及び前記ソース電極に周囲を取り囲ま
    れており、前記ベースコーナー部及び前記ドレインコー
    ナー部のすべてには、前記第１導電型の低濃度半導体領
    域及び前記第２導電型の低濃度半導体領域が形成されて
    なることを特徴とする高耐圧ＭＩＳ電界効果トランジス
    タ。
  15. 【請求項１５】 請求項１４に規定する高耐圧ＭＩＳ電
    界効果トランジスタの素子が複数個チップ内に作り込ま
    れてなることを特徴とする高耐圧ＭＩＳ電界効果トラン
    ジスタ。
  16. 【請求項１６】 第１導電型の半導体基板の表面側に形
    成された第２導電型の半導体層、この半導体層内に形成
    された第１導電型のベース層、このベース層内に形成さ
    れた第２導電型のソース層に接触するソース電極、この
    ソース層から前記半導体層に亘って絶縁ゲート膜を介し
    て形成されたゲート電極、前記半導体層内に形成された
    第２導電型のドレイン層を具備するドレイン部を有し、
    前記ドレイン部が複数の並行領域を有すると共に前記ゲ
    ート電極及びソース電極に周囲を取り囲まれてなる高耐
    圧ＭＩＳ電界効果トランジスタであって、 第１の並行領域におけるドレインパッド開口部は、この
    第１の並行領域に隣接する第２の並行領域におけるドレ
    インパッド開口部に対して並行長さ方向外側にずらして
    形成されており、且つ、前記第１の並行領域のドレイン
    パッド非開口部の幅がこのドレインパッド開口部の幅に
    比して狭く形成されてなることを特徴とする高耐圧ＭＩ
    Ｓ電界効果トランジスタ。
  17. 【請求項１７】 請求項１６において、前記第２の並行
    領域のドレインパッド非開口部の幅がこのドレインパッ
    ド開口部の幅に比して狭く形成されていることを特徴と
    する高耐圧ＭＩＳ電界効果トランジスタ。
  18. 【請求項１８】 請求項１７又は請求項１８において、
    前記ドレインパッド開口部の曲率半径は、所定の耐圧を
    確保可能な耐圧確保長さを有していることを特徴とする
    高耐圧ＭＩＳ電界効果トランジスタ。
  19. 【請求項１９】 請求項１６乃至請求項１８のいずれか
    の項において、前記複数の並行領域のうちのいずれか２
    つ以上が接続されてなることを特徴とする高耐圧ＭＩＳ
    電界効果トランジスタ。
  20. 【請求項２０】 請求項１乃至請求項１９のいずれかの
    項において、前記ソース電極が、前記ソース層端部より
    前記ドレイン層の側に延長されたフィールドプレート型
    ソース電極であることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  21. 【請求項２１】 請求項１乃至請求項１９のいずれかの
    項において、前記ドレイン層に接触するドレイン電極
    が、前記ドレイン層端部より前記ソース層の側に延長さ
    れたフィールドプレート型ドレイン電極であることを特
    徴とする高耐圧ＭＩＳ電界効果トランジスタ。
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