JP4967236B2 - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP4967236B2 JP4967236B2 JP2005006869A JP2005006869A JP4967236B2 JP 4967236 B2 JP4967236 B2 JP 4967236B2 JP 2005006869 A JP2005006869 A JP 2005006869A JP 2005006869 A JP2005006869 A JP 2005006869A JP 4967236 B2 JP4967236 B2 JP 4967236B2
- Authority
- JP
- Japan
- Prior art keywords
- vertical
- conductivity type
- region
- substrate
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 239000012535 impurity Substances 0.000 claims description 132
- 239000000758 substrate Substances 0.000 claims description 82
- 230000002093 peripheral effect Effects 0.000 claims description 81
- 239000010410 layer Substances 0.000 claims description 65
- 239000002344 surface layer Substances 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 description 62
- 238000004088 simulation Methods 0.000 description 23
- 230000005684 electric field Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 10
- 230000003252 repetitive effect Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003601 intercostal effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
図1は本発明の実施の形態1にかかる縦形MOSFET素子のチップを示す概略部分平面図、図2は図1中のA−A’線に沿って切断した状態を示す縦断面図、図3は図1中のB−B’線に沿って切断した状態を示す縦断面図である。実施の形態1の縦形MOSFETは、第3のp型領域34b,34ba,34bbの不純物濃度が第3のn型領域34a,34aa,34abの不純物濃度よりも高くなっていることを除いて、図23〜図25に示す従来の構成と同じである。
図7は本発明の実施の形態2にかかる縦形MOSFET素子のチップを示す概略部分平面図、図8は図7中のA−A’線に沿って切断した状態を示す縦断面図、図9は図7中のB−B’線に沿って切断した状態を示す縦断面図である。実施の形態2の縦形MOSFETは、実施の形態1の変形例であり、実施の形態1と異なる点は、以下の通りである。すなわち、第3のn型領域34aと第3のp型領域34bの不純物濃度が同じであり、かつ第3のp型領域34bの幅Wpが第3のn型領域34aの幅Wnよりも広い。例えば、第3のn型領域34aおよび第3のp型領域34bの不純物濃度は、4.8×1014cm-3であり、第3のp型領域34bの幅Wpは、第3のn型領域34aの幅Wnの120%以上である。
図10は本発明の実施の形態3にかかる縦形MOSFET素子のチップを示す概略部分平面図、図11は図10中のA−A’線に沿って切断した状態を示す縦断面図である。実施の形態3の縦形MOSFETは、実施の形態2の変形例であり、実施の形態2と異なる点は、以下の通りである。すなわち、第1〜第3の並列pn構造におけるp型領域22b’,30b’,34b’およびn型領域22a’,30a’,34a’は縦形層状ではあるが、平面的にはストライプ状ではなく、p型領域22b’,30b’,34b’が平面的に六方格子点状にあり、その残余部分がn型領域22a’,30a’,34a’となっている。逆に、n型領域が六方格子点状にあり、その残余部分がp型領域となっていてもよい。
図12は本発明の実施の形態4にかかる縦形MOSFET素子のチップを示す概略部分平面図、図13は図12中のA−A’線に沿って切断した状態を示す縦断面図である。実施の形態4の縦形MOSFETは、素子周縁部30の基板表面側の表層域に、第3の並列pn構造の代わりに、不純物濃度の低いp型領域34dが配置されている。このp型領域34dの一部は、実施の形態1と同様に、酸化膜33を介して、pベース領域13aに接続するフィールドプレート電極FPに覆われている。
図17は本発明の実施の形態5にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態5にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
図21は本発明の実施の形態6にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態6にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
図22は本発明の実施の形態7にかかる縦形MOSFET素子のチップを切断した状態を示す縦断面図である。この縦断面は、実施の形態7にかかる縦形MOSFET素子のチップを、例えば図1中のA−A’線に相当する切断線に沿って切断したときの切断面に相当する。
11 第1導電型の低抵抗層(n+ドレイン層)
13b 最外周pベース領域
22 縦形ドリフト部(ドレイン・ドリフト部)
22a,22a’ 第1の縦形第1導電型領域(第1のn型領域)
22b,22b’ 第1の縦形第2導電型領域(第1のp型領域)
30 素子周縁部
30a,30a’ 第2の縦形第1導電型領域(第2のn型領域)
30b,30b’ 第2の縦形第2導電型領域(第2のp型領域)
33 絶縁膜(酸化膜)
34a,34aa,34ab,34a’,34aa’ 第3の縦形第1導電型領域(第3のn型領域)
34b,34ba,34bb,34b’,34ba’ 第3の縦形第2導電型領域(第3のp型領域)
34d 第2導電型領域(p型領域)
50 n型チャネルストッパー領域
Claims (16)
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、
前記素子周縁部は、前記基板の第1主面側である表層域に、第3の縦形第1導電型領域と、該第3の縦形第1導電型領域よりも高い不純物濃度の第3の縦形第2導電型領域とが前記第1の繰り返しピッチよりも狭い第2の繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造よりなる第2の部分を有し、
前記第2の縦形第1導電型領域の不純物濃度と前記第2の縦形第2導電型領域の不純物濃度とが同じであることを特徴とする半導体素子。 - 前記第3の縦形第2導電型領域の不純物濃度は、前記第3の縦形第1導電型領域の不純物濃度の120%以上であることを特徴とする請求項1に記載の半導体素子。
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、
前記素子周縁部は、前記基板の第1主面側である表層域に、第3の縦形第1導電型領域と、該第3の縦形第1導電型領域よりも広い幅の第3の縦形第2導電型領域とが前記第1の繰り返しピッチよりも狭い第2の繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造よりなる第2の部分を有し、
前記第2の縦形第1導電型領域の幅と前記第2の縦形第2導電型領域の幅とが同じであることを特徴とする半導体素子。 - 前記第3の縦形第2導電型領域の幅は、前記第3の縦形第1導電型領域の幅の120%以上であることを特徴とする請求項3に記載の半導体素子。
- 前記第2の部分の不純物濃度は、前記第1の部分の不純物濃度よりも低いことを特徴とする請求項1〜4のいずれか一つに記載の半導体素子。
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、
前記素子周縁部は、前記基板の第1主面側である表層域に、第3の縦形第1導電型領域と、該第3の縦形第1導電型領域よりも高いキャリア濃度の第3の縦形第2導電型領域とが前記第1の繰り返しピッチよりも狭い第2の繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造よりなる第2の部分を有し、
前記第2の縦形第1導電型領域のキャリア濃度と前記第2の縦形第2導電型領域のキャリア濃度とが同じであることを特徴とする半導体素子。 - 前記第3の縦形第2導電型領域のキャリア濃度は、前記第3の縦形第1導電型領域のキャリア濃度の120%以上であることを特徴とする請求項6に記載の半導体素子。
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、
前記素子周縁部は、前記基板の第1主面側である表層域に、第3の縦形第1導電型領域と、該第3の縦形第1導電型領域よりも多いキャリア量の第3の縦形第2導電型領域とが前記第1の繰り返しピッチよりも狭い第2の繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造よりなる第2の部分を有し、
前記第2の縦形第1導電型領域のキャリア量と前記第2の縦形第2導電型領域のキャリア量とが同じであることを特徴とする半導体素子。 - 前記第3の縦形第2導電型領域のキャリア量は、前記第3の縦形第1導電型領域のキャリア量の120%以上であることを特徴とする請求項8に記載の半導体素子。
- 基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、
前記素子周縁部は、前記基板の第1主面側である表層域に、前記第1の繰り返しピッチよりも広い第2導電型領域よりなる第2の部分を有し、
前記第2の部分の第2導電型の不純物濃度は、前記第2の縦形第2導電型領域の不純物濃度よりも低く、
前記第2の部分の全体に、第1導電型の不純物と第2導電型の不純物との双方がドープされていることを特徴とする半導体素子。 - 前記第2の部分の一部は、前記素子活性部に設けられた第2導電型領域の端部の下側に配置されていることを特徴とする請求項1〜10のいずれか一つに記載の半導体素子。
- 前記第2の部分の厚さは、前記第1の部分と前記第2の部分を足した厚さの50%以下であることを特徴とする請求項1〜11のいずれか一つに記載の半導体素子。
- 前記第1の部分と前記第2の部分の外周に、第1導電型のチャネルストッパー領域を有することを特徴とする請求項1〜12のいずれか一つに記載の半導体素子。
- 前記チャネルストッパー領域は、前記低抵抗層に接続していることを特徴とする請求項13に記載の半導体素子。
- 前記第2の部分は、絶縁膜で覆われていることを特徴とする請求項1〜14のいずれか一つに記載の半導体素子。
- 前記第2の部分の一部は、前記絶縁膜を介してフィールドプレート電極で覆われていることを特徴とする請求項15に記載の半導体素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005006869A JP4967236B2 (ja) | 2004-08-04 | 2005-01-13 | 半導体素子 |
US11/197,751 US7372111B2 (en) | 2004-08-04 | 2005-08-04 | Semiconductor device with improved breakdown voltage and high current capacity |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004228599 | 2004-08-04 | ||
JP2004228599 | 2004-08-04 | ||
JP2005006869A JP4967236B2 (ja) | 2004-08-04 | 2005-01-13 | 半導体素子 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012011583A Division JP5652409B2 (ja) | 2004-08-04 | 2012-01-23 | 半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006073987A JP2006073987A (ja) | 2006-03-16 |
JP4967236B2 true JP4967236B2 (ja) | 2012-07-04 |
Family
ID=35799200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005006869A Active JP4967236B2 (ja) | 2004-08-04 | 2005-01-13 | 半導体素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7372111B2 (ja) |
JP (1) | JP4967236B2 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4865260B2 (ja) * | 2005-06-23 | 2012-02-01 | 株式会社豊田中央研究所 | 半導体装置 |
JP2007173418A (ja) * | 2005-12-20 | 2007-07-05 | Toshiba Corp | 半導体装置 |
US7659588B2 (en) * | 2006-01-26 | 2010-02-09 | Siliconix Technology C. V. | Termination for a superjunction device |
JP5124999B2 (ja) * | 2006-06-15 | 2013-01-23 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP5196766B2 (ja) * | 2006-11-20 | 2013-05-15 | 株式会社東芝 | 半導体装置 |
JP4621708B2 (ja) * | 2007-05-24 | 2011-01-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
US7772668B2 (en) * | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
JP5491723B2 (ja) * | 2008-11-20 | 2014-05-14 | 株式会社東芝 | 電力用半導体装置 |
JP5741567B2 (ja) * | 2009-07-31 | 2015-07-01 | 富士電機株式会社 | 半導体装置 |
DE102015106693A1 (de) | 2015-04-29 | 2016-11-03 | Infineon Technologies Austria Ag | Superjunction-Halbleitervorrichtung mit Übergangsabschlusserstreckungsstruktur und Verfahren zur Herstellung |
JP5664142B2 (ja) | 2010-11-09 | 2015-02-04 | 富士電機株式会社 | 半導体装置 |
JP5757101B2 (ja) * | 2011-02-17 | 2015-07-29 | 富士電機株式会社 | 超接合半導体素子 |
JP2012186353A (ja) * | 2011-03-07 | 2012-09-27 | Fuji Electric Co Ltd | 複合半導体装置 |
US8866077B2 (en) * | 2011-10-20 | 2014-10-21 | Shimadzu Corporation | Mass spectrometer |
US8941188B2 (en) | 2012-03-26 | 2015-01-27 | Infineon Technologies Austria Ag | Semiconductor arrangement with a superjunction transistor and a further device integrated in a common semiconductor body |
JP5818099B2 (ja) * | 2012-04-27 | 2015-11-18 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
JP6107156B2 (ja) * | 2012-05-21 | 2017-04-05 | 富士電機株式会社 | 半導体装置 |
US8970016B2 (en) | 2012-06-01 | 2015-03-03 | X-Fab Semiconductor Foundries Ag | Semiconductor device |
US9219138B2 (en) | 2012-10-05 | 2015-12-22 | Semiconductor Components Industries, Llc | Semiconductor device having localized charge balance structure and method |
US9287371B2 (en) | 2012-10-05 | 2016-03-15 | Semiconductor Components Industries, Llc | Semiconductor device having localized charge balance structure and method |
KR20140073325A (ko) * | 2012-12-06 | 2014-06-16 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조방법 |
KR101403061B1 (ko) * | 2012-12-12 | 2014-06-27 | 주식회사 케이이씨 | 전력 반도체 디바이스 |
JP6197294B2 (ja) * | 2013-01-16 | 2017-09-20 | 富士電機株式会社 | 半導体素子 |
JP5920407B2 (ja) * | 2013-07-16 | 2016-05-18 | 株式会社デンソー | 半導体装置 |
JP6146486B2 (ja) * | 2014-01-16 | 2017-06-14 | 富士電機株式会社 | 半導体装置 |
JP6477174B2 (ja) * | 2015-04-02 | 2019-03-06 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2017117882A (ja) * | 2015-12-22 | 2017-06-29 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US10381274B2 (en) * | 2016-02-09 | 2019-08-13 | Fuji Electric Co., Ltd. | Assessment method, and semiconductor device manufacturing method |
US9768247B1 (en) | 2016-05-06 | 2017-09-19 | Semiconductor Components Industries, Llc | Semiconductor device having improved superjunction trench structure and method of manufacture |
JP2019054169A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | 半導体装置 |
DE102017126853B4 (de) | 2017-11-15 | 2019-11-21 | Infineon Technologies Dresden Gmbh | Halbleitervorrichtung mit Puffergebiet |
CN109585533A (zh) * | 2018-12-10 | 2019-04-05 | 泉州臻美智能科技有限公司 | 一种功率器件终端结构及其制作方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1019720B (zh) | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
DE4309764C2 (de) | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
US6097063A (en) | 1996-01-22 | 2000-08-01 | Fuji Electric Co., Ltd. | Semiconductor device having a plurality of parallel drift regions |
US6677626B1 (en) | 1998-11-11 | 2004-01-13 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
JP4843843B2 (ja) | 2000-10-20 | 2011-12-21 | 富士電機株式会社 | 超接合半導体素子 |
DE10205345B9 (de) | 2001-02-09 | 2007-12-20 | Fuji Electric Co., Ltd., Kawasaki | Halbleiterbauelement |
JP4839519B2 (ja) | 2001-03-15 | 2011-12-21 | 富士電機株式会社 | 半導体装置 |
JP4126915B2 (ja) * | 2002-01-30 | 2008-07-30 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
JP3908572B2 (ja) * | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
JP3925319B2 (ja) | 2002-06-14 | 2007-06-06 | 富士電機デバイステクノロジー株式会社 | 半導体素子 |
JP4304433B2 (ja) | 2002-06-14 | 2009-07-29 | 富士電機デバイステクノロジー株式会社 | 半導体素子 |
-
2005
- 2005-01-13 JP JP2005006869A patent/JP4967236B2/ja active Active
- 2005-08-04 US US11/197,751 patent/US7372111B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006073987A (ja) | 2006-03-16 |
US20060033153A1 (en) | 2006-02-16 |
US7372111B2 (en) | 2008-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4967236B2 (ja) | 半導体素子 | |
JP4839519B2 (ja) | 半導体装置 | |
JP6369173B2 (ja) | 縦型半導体装置およびその製造方法 | |
JP5762689B2 (ja) | 半導体装置 | |
JP5652409B2 (ja) | 半導体素子 | |
JP4289123B2 (ja) | 半導体装置 | |
US10276666B2 (en) | Semiconductor device | |
JP2003224273A (ja) | 半導体装置 | |
JP6415749B2 (ja) | 炭化珪素半導体装置 | |
JP6323556B2 (ja) | 半導体装置 | |
US9620595B2 (en) | Semiconductor device | |
JP5687582B2 (ja) | 半導体素子およびその製造方法 | |
US11264451B2 (en) | Semiconductor device exhibiting soft recovery characteristics | |
JP2023022141A (ja) | 半導体装置及びパワーモジュール | |
JP5290549B2 (ja) | 半導体装置 | |
JP2021052078A (ja) | 半導体装置及びその製造方法 | |
JP6295012B2 (ja) | 半導体装置および電力変換装置 | |
JP4126910B2 (ja) | 半導体装置 | |
CN111668212B (zh) | 半导体装置 | |
JP2013201450A (ja) | 半導体装置 | |
JP2005150348A (ja) | 半導体装置 | |
JP4212552B2 (ja) | 半導体装置 | |
JP6458994B2 (ja) | 半導体装置 | |
WO2023047687A1 (ja) | 半導体装置および電力変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071115 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120319 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4967236 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |