JP6477174B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6477174B2
JP6477174B2 JP2015076124A JP2015076124A JP6477174B2 JP 6477174 B2 JP6477174 B2 JP 6477174B2 JP 2015076124 A JP2015076124 A JP 2015076124A JP 2015076124 A JP2015076124 A JP 2015076124A JP 6477174 B2 JP6477174 B2 JP 6477174B2
Authority
JP
Japan
Prior art keywords
region
conductivity type
layer
parallel
impurity implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015076124A
Other languages
English (en)
Other versions
JP2016197633A (ja
Inventor
康 新村
康 新村
敏明 坂田
敏明 坂田
竹野入　俊司
俊司 竹野入
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015076124A priority Critical patent/JP6477174B2/ja
Priority to CN201610130044.5A priority patent/CN106057888B/zh
Priority to TW105107382A priority patent/TWI673775B/zh
Priority to US15/068,534 priority patent/US9887260B2/en
Publication of JP2016197633A publication Critical patent/JP2016197633A/ja
Priority to US15/871,812 priority patent/US10008562B1/en
Application granted granted Critical
Publication of JP6477174B2 publication Critical patent/JP6477174B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とをチップ主面に平行な方向（横方向）に交互に配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を備えた半導体装置（以下、超接合半導体装置とする）が公知である。超接合半導体装置では、オン状態のときに並列ｐｎ層のｎ型領域に電流が流れ、オフ状態のときに並列ｐｎ層のｎ型領域とｐ型領域との間のｐｎ接合からも空乏層が伸びてｎ型領域およびｐ型領域が空乏化し耐圧を負担する。また、超接合半導体装置では、ドリフト層の不純物濃度を高くすることができるため、高耐圧を維持したままオン抵抗を低減することが可能である。
このような超接合半導体装置として、素子活性部から耐圧構造部にわたって同一の幅で延びるストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献１（第００２０段落、第１，２図）参照。）。下記特許文献１では、耐圧構造部における並列ｐｎ層の不純物濃度を素子活性部における並列ｐｎ層の不純物濃度よりも低くすることで、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしている。素子活性部は、オン状態のときに電流が流れる領域である。素子周縁部は、素子活性部の周囲を囲む。耐圧構造部は、素子周縁部に配置され、チップおもて面側の電界を緩和し耐圧を保持する領域である。
また、別の超接合半導体装置として、素子活性部よりも耐圧構造部で並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチを狭くした装置が提案されている（例えば、下記特許文献２（第００２３段落、第６図）、下記特許文献３（第００３２段落、第１，２図）および下記特許文献４（第００２３段落、第２，３，５図）参照。）。下記特許文献２では、素子活性部および耐圧構造部ともに、ストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を設けている。下記特許文献３では、素子活性部にストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置した並列ｐｎ層を設け、耐圧構造部にｎ型領域内にｐ型領域をマトリクス状の平面レイアウトに配置した並列ｐｎ層を設けている。
下記特許文献４では、素子活性部および耐圧構造部ともにストライプ状の平面レイアウトにｎ型領域およびｐ型領域を配置し、略矩形状の平面形状を有する素子活性部のコーナー部（矩形頂点にあたる部分）において、並列ｐｎ層のストライプに伸びる方向の長さを、素子活性部のコーナー部の曲率に沿うように段階的に短くしている。また、別の超接合半導体装置として、並列ｐｎ層のｎ型領域とｐ型領域とをストライプ状の平面レイアウトに配置し、耐圧構造部との境界付近において、素子活性部における並列ｐｎ層のｐ型領域の幅を外側に向って徐々に狭くした装置が提案されている（例えば、下記特許文献５（第００５１段落、第１８，１９図）参照。）。
下記特許文献２〜５では、素子活性部と耐圧構造部とで、並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチや並列ｐｎ層のｐ型領域の幅を変えることで、耐圧構造部における並列ｐｎ層の不純物濃度が素子活性部における並列ｐｎ層の不純物濃度よりも低くなっている。これにより、下記特許文献１と同様に、耐圧構造部の耐圧が素子活性部の耐圧よりも高くなっている。
並列ｐｎ層の形成方法として、エピタキシャル成長によりノンドープ層を積層するごとに、ｎ型不純物を全面にイオン注入し、レジストマスクを用いてｐ型不純物を選択的にイオン注入した後、熱処理により不純物を拡散する方法が提案されている（例えば、下記特許文献６（第００２５段落、第１〜４図）参照。）。下記特許文献６では、後の熱拡散工程を考慮して、ｐ型不純物のイオン注入に用いるレジストマスクの開口幅は残し幅の１／４程度とし、それに応じてｐ型不純物の注入量はｎ型不純物の注入量の４倍程度とすることにより、並列ｐｎ層のｎ型領域およびｐ型領域の総不純物量を等しくしている。
並列ｐｎ層の別の形成方法として、エピタキシャル成長によりｎ型高抵抗層を積層するごとに、異なるレジストマスクを用いてｎ型不純物およびｐ型不純物をそれぞれ選択的にイオン注入した後、熱処理により不純物を拡散させる方法が提案されている（例えば、下記特許文献７（第００３２〜００３５段落、第４図）参照。）。下記特許文献７では、並列ｐｎ層のｎ型領域となるｎ型不純物注入領域と、ｐ型領域となるｐ型不純物注入領域とを横方向に対向するように選択的に形成して熱拡散させる。このため、ｎ型領域およびｐ型領域ともに高不純物濃度化が可能となり、横方向に隣接する領域との間のｐｎ接合付近での不純物濃度のばらつきを抑制可能である。
特開２００８−２９４２１４号公報 特開２００２−２８０５５５号公報 国際公開第２０１３／００８５４３号 特開２０１３−０８９９２１号公報 特開２０１２−１６０７５２号公報 特開２０１１−１９２８２４号公報 特開２０００−０４０８２２号公報
しかしながら、発明者らが鋭意研究を重ねた結果、上記特許文献７のようにｎ型不純物およびｐ型不純物をそれぞれ選択的にイオン注入して素子活性部および耐圧構造部に並列ｐｎ層を形成した場合、次の問題が生じることが新たに判明した。図１６，１７は、従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。図１６（ａ），１７（ａ）には、第１並列ｐｎ層１０４のコーナー部付近の並列ｐｎ層の完成時の平面レイアウトを示す。図１６（ａ），１７（ａ）には、従来の超接合半導体装置の１／４の部分が示されている。図１６（ｂ），１７（ｂ）には、それぞれ図１６（ａ），１７（ａ）の矩形枠ＡＡ，ＢＢにおける並列ｐｎ層の形成途中の状態を示す。矩形枠ＡＡ，ＢＢにおける並列ｐｎ層は、素子活性部１００ａと耐圧構造部１００ｃとの間の境界領域１００ｂにおける並列ｐｎ層である。素子周縁部１００ｄは、境界領域１００ｂおよび耐圧構造部１００ｃで構成される。図１６，１７では、並列ｐｎ層のストライプの延びる横方向（以下、第１方向とする）をｙとし、ストライプと直交する横方向（以下、第２方向とする）をｘとする。符号１０１は、並列ｐｎ層を形成するためにエピタキシャル成長させるｎ-型半導体層である。
図１６（ａ），１７（ａ）に示すように、従来の超接合半導体装置では、素子活性部１００ａの並列ｐｎ層（以下、第１並列ｐｎ層とする）１０４および耐圧構造部１００ｃの並列ｐｎ層（以下、第２並列ｐｎ層とする）１１４は、ともに素子活性部１００ａと耐圧構造部１００ｃとの間の境界領域１００ｂに延在して互いに接している。図１６（ｂ），１７（ｂ）に示すように、第１，２並列ｐｎ層１０４，１１４の形成時、第１並列ｐｎ層１０４の第１ｎ型領域１０２となるｎ型不純物注入領域１２１、および第１ｐ型領域１０３となるｐ型不純物注入領域１２２は、それぞれ境界領域１００ｂの内側（素子活性部１００ａ側）の第１領域１００ｅに延在するように形成される。第２並列ｐｎ層１１４の第２ｎ型領域１１２，１１５となるｎ型不純物注入領域１３１，１４１、および第２ｐ型領域１１３，１１６となるｐ型不純物注入領域１３２，１４２は、それぞれ境界領域１００ｂの外側（耐圧構造部１００ｃ側）の第２領域１００ｆに延在するように形成される。これら各不純物注入領域は、それぞれ第１領域１００ｅと第２領域１００ｆとの境界まで延在している。符号１１７は、耐圧構造部１００ｃの終端領域に設けられたチャネルストッパー領域である。
図１６に示すように、第１並列ｐｎ層１０４の第１ｎ型領域１０２および第１ｐ型領域１０３と、第２並列ｐｎ層１１４の第２ｎ型領域１１２および第２ｐ型領域１１３とを同じ繰り返しピッチＰ１１，Ｐ１２にする場合（Ｐ１１＝Ｐ１２）、境界領域１００ｂにおいて、第１，２並列ｐｎ層１０４，１１４の同導電型領域同士はすべて接した状態となる。すなわち、第１，２ｎ型領域１０２，１１２となるｎ型不純物注入領域１２１，１３１同士、および第１，２ｐ型領域１０３，１１３となるｐ型不純物注入領域１２２，１３２同士は、それぞれ素子活性部１００ａから耐圧構造部１００ｃにわたって連続したストライプ状の平面レイアウトに配置される。このため、境界領域１００ｂにおいて第１，２並列ｐｎ層１０４，１１４のチャージバランスが崩れることはないが、第１，２並列ｐｎ層１０４，１１４ともに不純物濃度が同じであるため、素子活性部１００ａと耐圧構造部１００ｃとに耐圧差が生じない。したがって、耐圧構造部１００ｃに局所的に電界が集中しやすく、耐圧構造部１００ｃの耐圧で素子全体の耐圧が決定されるという問題がある。
一方、図１７に示すように、第１ｎ型領域１０２および第１ｐ型領域１０３の繰り返しピッチＰ１１よりも第２ｎ型領域１１５および第２ｐ型領域１１６の繰り返しピッチＰ１２を狭くする場合（Ｐ１１＞Ｐ１２）、境界領域１００ｂにおいてｎ型不純物濃度またはｐ型不純物濃度が部分的に高くなる。例えば、上記特許文献４では、第１並列ｐｎ層１０４のコーナー部において、第１並列ｐｎ層１０４のｎ型不純物注入領域１２１およびｐ型不純物注入領域１４２の第１方向ｙの長さ（以下、単に長さとする）が段階的に短くなった部分１４３で、第２方向の幅（以下、単に幅とする）の異なるｎ型不純物注入領域とｐ型不純物注入領域とが第２方向ｘに隣り合った状態となる。例えば、図１７（ｂ）に示すように、ｎ型不純物注入領域１２１とｐ型不純物注入領域１４２とが第２方向ｘに隣り合った状態となった場合、この部分のｎ型不純物濃度はｐ型不純物濃度よりも高くなる。このように、第１並列ｐｎ層１０４のコーナー部において第２並列ｐｎ層１１４との境界でのチャージバランスを確保することが難しく、境界領域１００ｂの耐圧が部分的に低くなるという問題がある。この問題は、第１，２並列ｐｎ層１０４，１１４の不純物濃度を相対的に低くすることで耐圧が部分的に低くなることを抑制することができるが、素子全体の耐圧が低下してしまう。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減するとともに、耐圧低下を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１主面側に表面素子構造が設けられている。第２主面側に低抵抗層が設けられている。前記表面素子構造と前記低抵抗層との間に第１並列ｐｎ層が設けられ、前記第１並列ｐｎ層の周囲を囲むように第２並列ｐｎ層が設けられている。前記第１並列ｐｎ層は、第１の第１導電型領域および第１の第２導電型領域が前記第１主面に平行な方向に交互に配置される。前記第２並列ｐｎ層は、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が前記第１主面に平行な方向に交互に配置される。前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置されている。前記第１並列ｐｎ層の平面形状は、前記第１の第１導電型領域および前記第１の第２導電型領域の、ストライプ状に延びる第１方向の長さを段階的に短くしてなる段階状のコーナー部を有する矩形状を有する。前記第１の第１導電型領域または前記第１の第２導電型領域は、段階状を有する部分で、前記第１方向に平行に前記第２の第１導電型領域または前記第２の第２導電型領域と隣り合う第１部分と、前記第１方向と直交する第２方向に前記第２の第２導電型領域または前記第２の第１導電型領域に対向する第２部分と、を備える。前記第２方向の前記第１部分の幅は、前記第２部分の幅よりも狭くなっている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１部分と、前記第２並列ｐｎ層を構成する前記第２の第１導電型領域または前記第２の第２導電型領域のうちの導電型の異なる領域が隣り合うことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１部分の前記第２部分側の部分の幅を、前記第１部分の他の部分の幅よりも狭くしている第１凹部を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１部分と、前記第２並列ｐｎ層を構成する前記第２の第１導電型領域または前記第２の第２導電型領域のうちの同導電型領域とが前記第１方向に接している。前記同導電型領域は、前記第１部分側の部分で前記同導電型領域の他の部分よりも幅が狭くなっている第２凹部を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型領域および前記第１の第２導電型領域の長さを、前記第１並列ｐｎ層のコーナー部において前記第１の第１導電型領域および前記第１の第２導電型領域をそれぞれ２ピッチ以上繰り返すごとに段階的に短くしていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型領域および前記第２の第２導電型領域を、前記第１の第１導電型領域および前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、対向する前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に中間領域を備える。前記中間領域は、前記第１並列ｐｎ層に接するように設けられた第３の第１導電型領域および第３の第２導電型領域と、前記第２並列ｐｎ層に接するように設けられた第４の第１導電型領域および第４の第２導電型領域と、を有する。前記第３の第１導電型領域は、前記第１の第１導電型領域よりも平均不純物濃度が低い。前記第３の第２導電型領域は、前記第１の第２導電型領域よりも平均不純物濃度が低い。前記第４の第１導電型領域は、前記第２の第１導電型領域よりも平均不純物濃度が低い。前記第４の第２導電型領域は、前記第２の第２導電型領域よりも平均不純物濃度が低い。前記第１部分は、前記中間領域を介して前記第２方向に前記第２並列ｐｎ層に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記表面素子構造および前記第１並列ｐｎ層が、オン状態の時に電流が流れる素子活性部に配置されている。前記第２並列ｐｎ層は、前記素子活性部を囲む素子周縁部に配置されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１，２工程を繰り返し行う形成工程を行う。前記第１工程では、第１導電型半導体層を堆積する。前記第２工程では、前記第１導電型半導体層の表面層に、第１の第１導電型不純物注入領域、第１の第２導電型不純物注入領域、第２の第１導電型不純物注入領域および第２の第２導電型不純物注入領域を形成する。前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域は前記第１導電型半導体層の表面に平行な方向に交互に配置する。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域は、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域よりも外側に所定幅離して配置する。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域は、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで前記第１導電型半導体層の表面に平行な方向に交互に配置する。さらに、前記第２工程では、ストライプ状の平面レイアウトに、かつストライプ状に延びる第１方向の長さを段階的に短くして前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を配置することで、前記第１並列ｐｎ層の第１形成領域の平面形状を段階状のコーナー部を有する矩形状にする。段階状に形成する部分で前記第１の第１導電型不純物注入領域または前記第１の第２導電型不純物注入領域に前記第１方向と直交する第２方向に対向するように、前記第２並列ｐｎ層の第２形成領域を配置する。前記第１の第１導電型不純物注入領域または前記第１の第２導電型不純物注入領域の、前記第２形成領域に対向する第１部分の幅を前記第１部分以外の第２部分の幅よりも狭くする。次に、熱処理工程を行う。前記熱処理工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を拡散させて第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１並列ｐｎ層を形成する。前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２並列ｐｎ層を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１部分に前記第２方向に導電型の異なる領域が対向するように、前記第２形成領域に前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１部分の前記第２部分側の部分の幅を、前記第１部分の他の部分の幅よりも狭くする第３凹部を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１部分に前記第１方向に、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域のうちの同導電型領域が対向するように、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置する。前記同導電型領域の前記第１部分側の部分の幅を、前記同導電型領域の他の部分の幅よりも狭くする第４凹部を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の前記第１方向の長さを、前記第１の第１導電型領域および前記第１の第２導電型領域をそれぞれ２ピッチ以上繰り返すごとに段階的に短くすることで、前記第１形成領域のコーナー部の平面形状を段階状にすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域よりも外側に所定幅離した位置に、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置する。前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第１導電型不純物注入領域、前記第１の第２導電型不純物注入領域、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域および前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域と、前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域と、を有する中間領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第２方向に前記第２形成領域よりも離した位置に前記第１部分を配置する。前記熱処理工程では、前記第１部分と前記第２形成領域との間に前記中間領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型半導体層よりも抵抗の低い低抵抗層上に前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成する。前記熱処理工程の後、前記第１並列ｐｎ層の前記低抵抗層側に対して反対側に表面素子構造を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１並列ｐｎ層を、オン状態の時に電流が流れる素子活性部に形成し、前記第２並列ｐｎ層を、前記素子活性部を囲む素子周縁部に形成することを特徴とする。
上述した発明によれば、第１並列ｐｎ層のコーナー部の段階状をなす部分（段差領域）の繰り返しピッチごとに第１の第１導電型領域および第１の第２導電型領域のピッチを狭くすることができる。これにより、段差領域の繰り返しピッチごとに第１並列ｐｎ層の平均不純物濃度を低くすることができ、平均不純物濃度の低くなった部分で第１の第１導電型領域および第１の第２導電型領域の繰り返しピッチの違いによって第１，２並列ｐｎ層間に相互に生じる悪影響を抑制することができる。このため、第１並列ｐｎ層のコーナー部において素子活性部と耐圧構造部との間の境界領域の耐圧が部分的に低くなることを抑制することができる。したがって、第１並列ｐｎ層よりもｎ型領域およびｐ型領域の繰り返しピッチの狭い第２並列ｐｎ層を耐圧構造部に配置して、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしたとしても、第１並列ｐｎ層のコーナー部において素子活性部と耐圧構造部との間の境界領域での耐圧低下は生じない。また、第１並列ｐｎ層の平均不純物濃度を高くして低オン抵抗化を図ったとしても、素子周縁部と素子活性部との耐圧差を維持することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を低減するとともに、耐圧低下を抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１の矩形枠Ａにおける平面レイアウトを詳細に示す平面図である。 図１の矩形枠Ｂにおける平面レイアウトを拡大して示す平面図である。 図２の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の素子活性部の一例を示す断面図である。 実施の形態１にかかる半導体装置の素子活性部の別の一例を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す平面図である。 従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。 従来の超接合半導体装置の並列ｐｎ層の平面レイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、超接合構造を備えたｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を例に説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２は、図１の矩形枠Ａにおける平面レイアウトを詳細に示す平面図である。図３は、図１の矩形枠Ｂにおける平面レイアウトを拡大して示す平面図である。図４は、図２の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図１には、実施の形態１にかかる半導体装置の１／４の部分が示されている。また、図１には、第１，２並列ｐｎ層５，１５を横切る平面、例えば素子活性部１０ａの第１並列ｐｎ層５の１／２の深さでの平面における形状が示されている。
また、図１では、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１と、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２との違いを明確にするために、これらの領域の個数を図４よりも少なく図示している。図４には、素子活性部１０ａの第１並列ｐｎ層５から耐圧構造部１０ｃの第２並列ｐｎ層１５にわたって、第１，２並列ｐｎ層５，１５間の中間領域６を通る断面構造が示されている。素子活性部１０ａは、オン状態のときに電流が流れる領域である。素子周縁部１０ｄは、境界領域１０ｂおよび耐圧構造部１０ｃで構成され、素子活性部１０ａの周囲を囲む。耐圧構造部１０ｃは、チップおもて面側の電界を緩和し耐圧を保持する領域である。
図１〜４に示すように、実施の形態１にかかる半導体装置は、素子活性部１０ａと、素子活性部１０ａの周囲を囲む素子周縁部１０ｄと、を備える。素子活性部１０ａの平面形状は、所定の曲率で湾曲したコーナー部（矩形頂点にあたる部分）を有する略矩形状をなす。素子活性部１０ａの第１主面（チップおもて面）側には、素子のおもて面構造として、図示省略するＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。素子活性部１０ａの第２主面側にはｎ+型ドレイン層１が設けられ、ｎ+型ドレイン層１よりも第２主面（チップ裏面）から深い位置にｎ型バッファ層２が設けられている。素子活性部１０ａの第２主面には、ｎ+型ドレイン層１に接するドレイン電極９が設けられている。ｎ型バッファ層２、ｎ+型ドレイン層１およびドレイン電極９は、素子活性部１０ａから素子周縁部１０ｄにわたって設けられている。
素子活性部１０ａにおいて、ＭＯＳゲート構造とｎ型バッファ層２との間には、第１並列ｐｎ層５が設けられている。第１並列ｐｎ層５は、第１ｎ型領域３と第１ｐ型領域４とが第１主面に平行な方向（横方向）に交互に繰り返し接合されてなる。第１ｎ型領域３および第１ｐ型領域４の平面レイアウトは、ストライプ状である。図２には、第１ｎ型領域３をハッチングで示し、第１ｐ型領域４を白抜きで示す。以降、第１並列ｐｎ層５のストライプの延びる横方向を第１方向ｙとし、ストライプと直交する横方向（第１方向ｙと直交する方向）を第２方向ｘとする。第１並列ｐｎ層５は、素子活性部１０ａから素子活性部１０ａと耐圧構造部１０ｃとの間の境界領域１０ｂにわたって設けられ、境界領域１０ｂにおいて中間領域６を介して第２並列ｐｎ層１５に連続している。
第１並列ｐｎ層５は、素子活性部１０ａよりも表面積が大きく、かつ素子活性部１０ａとほぼ同じ略矩形状の平面形状を有する。第１ｎ型領域３および第１ｐ型領域４の長さ（第１方向ｙの長さ）は、第１並列ｐｎ層５のコーナー部において段階的に短くなっており、隣り合う第１ｎ型領域３および第１ｐ型領域４の端部同士をつなぐ軌跡が近似的に略円弧状をなすような長さに設定されている。具体的には、第１並列ｐｎ層５のコーナー部において、第１ｎ型領域３および第１ｐ型領域４の長さは、第２方向ｘの外側（耐圧構造部１０ｃ側）に離れた位置に配置されるほど、第１ｎ型領域３および第１ｐ型領域４をそれぞれ所定ピッチ繰り返すごとに短くなっている。すなわち、第１並列ｐｎ層５のコーナー部は、連続する所定個数の第１ｎ型領域３および第１ｐ型領域４を１段とする複数段の段差領域５ａを段階状に配置した平面形状を有する。
各段差領域５ａは、中間領域６を介して第２並列ｐｎ層１５に連続している。すなわち、耐圧構造部１０ｃから段差領域５ａ側に、段差領域５ａに対応する段差状に第２並列ｐｎ層１５が延在している。このため、段差領域５ａを構成する第１ｎ型領域３および第１ｐ型領域４のうち、最も第２方向ｘの外側に位置する領域（図２では第１ｎ型領域３（以下、段差領域５ａの最外領域３ａとする））の第１方向ｙの端部（以下、単に端部とする）側の部分３ｂは、中間領域６を介して第２方向ｘに第２並列ｐｎ層１５に対向する。具体的には、段差領域５ａの最外領域３ａの端部側の部分３ｂは、第２並列ｐｎ層１５の第２ｎ型領域１３および第２ｐ型領域１４のうち、当該最外領域３ａと異なる導電型の領域（図２では第２ｐ型領域１４）と中間領域６を介して第２方向ｘに対向する。図２には、第２ｎ型領域１３をハッチングで示し、第２ｐ型領域１４を白抜きで示す。
また、段差領域５ａの最外領域３ａは、端部側の部分（以下、狭幅部とする）３ｂの第２方向ｘの外側の部分を第２方向ｘの内側に均一に凹ませて幅（第２方向ｘの幅）ｗ３を狭くした平面形状をなす。すなわち、段差領域５ａは、第１ｎ型領域３および第１ｐ型領域４のピッチの変わり目となる。段差領域５ａの最外領域３ａの狭幅部３ｂの幅ｗ３は、第１並列ｐｎ層５の第１ｎ型領域３の幅ｗ１よりも狭く（ｗ３＜ｗ１）、かつ後述する第２並列ｐｎ層１５の第２ｎ型領域１３の幅ｗ２よりも広い（ｗ２＜ｗ３）。具体的には、段差領域５ａの最外領域３ａの狭幅部３ｂの幅ｗ３は、第１ｎ型領域３の幅ｗ１と第２ｎ型領域１３の幅ｗ２とのほぼ平均値である（ｗ３＝（ｗ１＋ｗ２）／２）。
段差領域５ａの最外領域３ａを挟んで第２方向ｘに対向する第１ｐ型領域４および第２ｐ型領域１４のピッチＰ３は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１と、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２とのほぼ平均値である（Ｐ３＝（Ｐ１＋Ｐ２）／２）。段差領域５ａの最外領域３ａの平均不純物濃度は、第１ｎ型領域３の平均不純物濃度と第２ｎ型領域１３の平均不純物濃度とのほぼ平均値となる。図２には、第１ｎ型領域３および第１ｐ型領域４をそれぞれ３ピッチ（計６ピッチ）繰り返すごとに、かつ第２ｎ型領域１３および第２ｐ型領域１４をそれぞれ４ピッチ（計８ピッチ）繰り返すごとに段差領域５ａを配置した状態を示す。
素子周縁部１０ｄは、境界領域１０ｂおよび耐圧構造部１０ｃにより構成される。素子周縁部１０ｄは、例えば、最も外側に配置されたＭＯＳゲート構造のゲート電極の外側端部よりも外側の領域、またはこのゲート電極の外側にｎ+型ソース領域が配置されている場合はこのｎ+型ソース領域の外側端部よりも外側の領域である。耐圧構造部１０ｃは、境界領域１０ｂを挟んで素子活性部１０ａの周囲を囲む。耐圧構造部１０ｃは、例えば、最も外側に配置されたｐ型ベース領域７の外側端部よりも外側の領域である。
耐圧構造部１０ｃには、ｎ型バッファ層２上に第２並列ｐｎ層１５が設けられている。第２並列ｐｎ層１５は、第２ｎ型領域１３と第２ｐ型領域１４とが横方向に交互に繰り返し接合されてなる。第２ｎ型領域１３および第２ｐ型領域１４の平面レイアウトは、ストライプ状である。第２並列ｐｎ層１５のストライプの向きは、第１並列ｐｎ層５のストライプの向きと同じである。第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１よりも狭い。
第２ｎ型領域１３および第２ｐ型領域１４の平均不純物濃度は、それぞれ第１ｎ型領域３および第１ｐ型領域４の平均不純物濃度よりも低い。第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２を狭くすることで、平均不純物濃度が低くなり、第２並列ｐｎ層１５において空乏層が外周方向に伸びやすくなるため、初期耐圧の高耐圧化が容易となる。第２ｐ型領域１４は、空乏化するまではガードリングと同様の作用をする。それによって、第２ｎ型領域１３の電界が緩和されるため、耐圧構造部１０ｃの高耐圧化が容易となる。
第２並列ｐｎ層１５は、中間領域６を挟んで第１並列ｐｎ層５の周囲を囲むように、耐圧構造部１０ｃから境界領域１０ｂにわたって設けられている。また、第２並列ｐｎ層１５は、上述したように中間領域６を介して第１並列ｐｎ層５に連続している。中間領域６とは、後述する第１，２イオン注入により互いに離して形成される第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物をイオン注入しない領域（後述する第３領域）に当該各不純物注入領域を拡散させてなる略並列ｐｎ層をなす領域である。中間領域６は、第１ｎ型領域３よりも平均不純物濃度の低いｎ型領域と、第１ｐ型領域４よりも平均不純物濃度の低いｐ型領域とで構成されており、オフ状態のときに第１並列ｐｎ層５よりも空乏化されやすい領域となっている。
具体的には、中間領域６の内側（素子活性部１０ａ側）部分は、第１ｎ型領域３および第１ｐ型領域４の繰り返しピッチＰ１にほぼ等しい繰り返しピッチで交互に配置された、外側に向うにしたがって不純物濃度が低くなる第３ｎ型領域７３および第３ｐ型領域７４を有する第３並列ｐｎ層７５が配置される。中間領域６の外側部分は、第２ｎ型領域１３および第２ｐ型領域１４の繰り返しピッチＰ２にほぼ等しい繰り返しピッチで交互に配置された、内側に向うにしたがって不純物濃度が低くなる第４ｎ型領域８３および第４ｐ型領域８４を有する第４並列ｐｎ層８５が配置される。中間領域６には、第１ｎ型領域３よりも平均不純物濃度の低い第３ｎ型領域７３および第１ｐ型領域４よりも平均不純物濃度の低い第３ｐ型領域７４と、第２ｎ型領域１３よりも平均不純物濃度の低い第４ｎ型領域８３とおよび第２ｐ型領域１４よりも平均不純物濃度の低い第４ｐ型領域８４とが配置される。
また、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置間に挟まれた区間Ｙの中間領域ａ２と同じ幅ｗ４の第１並列ｐｎ層５の領域ａ１および第２並列ｐｎ層１５の領域ａ３のｐ型不純物量およびｎ型不純物量は、区間Ｙの中間領域ａ２に対して、Ｃａ２＜（Ｃａ１＋Ｃａ３）／２を満たす。Ｃａ１〜Ｃａ３は、それぞれ領域ａ１〜ａ３の不純物量である。第１ｐ型領域４と第２ｐ型領域１４との中心が対向するとは、第１ｐ型領域４の第２方向ｘの中心と第２ｐ型領域１４の第２方向ｘの中心とが第１方向ｙに同一直線上に位置することである。そのため、中間領域６はオフ状態のときに第１並列ｐｎ層５よりも空乏化されやすい領域となっている。さらに、第１ｐ型領域４と第２ｐ型領域１４との中心が対向する位置において、区間Ｙの中間領域ａ２の中点ａ２’の不純物濃度は、第１並列ｐｎ層５の領域ａ１の中点ａ１’の不純物濃度および第２並列ｐｎ層１５の領域ａ３の中点ａ３’の不純物濃度より低い。
中間領域６に配置される第３並列ｐｎ層７５と第４並列ｐｎ層８５は対向している。第３並列ｐｎ層７５と第４並列ｐｎ層８５との間には、異なる繰り返しピッチを有する第１，２並列ｐｎ層５，１５の各不純物注入領域の不純物を拡散した遷移領域４７がある。なお、第３並列ｐｎ層７５および第４並列ｐｎ層８５は、第１，２並列ｐｎ層５，１５となる各不純物注入領域間の不純物が拡散して重なりあうように接していてもよい。
第２並列ｐｎ層１５の、耐圧構造部１０ｃに配置された部分は、ｎ型バッファ層２から第１主面に達しない厚さで設けられていてもよい。すなわち、第２並列ｐｎ層１５を形成するための後述する第１，２イオン注入においてエピタキシャル基体にイオン注入された不純物がその後の熱処理によって第１主面まで拡散されなくてもよい。この場合、耐圧構造部１０ｃにおいて第２並列ｐｎ層１５と第１主面との間は、第２並列ｐｎ層１５を形成する際にエピタキシャル成長させた最上段のｎ-型半導体層の一部がｎ-型領域として残る。
第２並列ｐｎ層１５よりも外側には、ｎ型バッファ層２上にｎ-型領域１２が設けられている。ｎ-型領域１２は、ｎ型バッファ層２から第１主面に達する厚さで設けられている。ｎ-型領域１２は、第２並列ｐｎ層１５の周囲を囲み、オフ状態のときに第２並列ｐｎ層１５よりも外側に広がる空乏層の伸びを抑制する機能を有する。ｎ-型領域１２の平均不純物濃度は、第２ｎ型領域１３の平均不純物濃度よりも低い。耐圧構造部１０ｃの終端領域には、ｎ型バッファ層２上にｎ型チャネルストッパー領域１６が設けられている。
ｎ型チャネルストッパー領域１６は、ｎ型バッファ層２から第１主面に達する厚さで設けられている。ｎ型チャネルストッパー領域１６に代えて、ｐ型チャネルストッパー領域を設けてもよい。ｎ型チャネルストッパー領域１６の第１の主面側には、ｐ型最外周領域１７が設けられている。チャネルストッパー電極１８は、ｐ型最外周領域１７に接続されるとともに、素子周縁部１０ｄにおいて第１主面を覆う層間絶縁膜１９によってＭＯＳゲート構造のソース電極８と電気的に絶縁されている。
特に限定しないが、例えば実施の形態１の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（第１並列ｐｎ層５の厚さ）は３５μｍ、第１ｎ型領域３および第１ｐ型領域４の幅ｗ１は６．０μｍ（繰り返しピッチＰ１は１２．０μｍ）である。ドリフト領域（後述のエピタキシャル層２４（図９参照））の１／２の深さに相当するｎ-型半導体層２１ｃ表面に配置される第１ｎ型領域３および第１ｐ型領域４の幅方向のピーク不純物濃度は４．０×１０15／ｃｍ3である。第２ｎ型領域１３および第２ｐ型領域１４の幅ｗ２は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）である。ドリフト領域（後述のエピタキシャル層２４）の１／２深さに相当するｎ-型半導体層２１ｃ表面に配置される第２ｎ型領域１３および第２ｐ型領域１４の幅方向のピーク不純物濃度は２．０×１０15／ｃｍ3である。段差領域５ａの最外領域３ａの狭幅部３ｂの幅ｗ３は４μｍである。段差領域５ａの最外領域３ａを挟んで第２方向ｘに対向する第１ｐ型領域４および第２ｐ型領域１４のピッチＰ３は１０．０μｍである。段差領域５ａは、第１ｎ型領域３および第１ｐ型領域４をそれぞれ３ピッチ（計６ピッチ）繰り返すごとに配置される。第１，２並列ｐｎ層５，１５間の第１方向ｙの間隔（中間領域６の第１方向ｙの幅）ｗ４は２μｍである。ドリフト領域（後述するエピタキシャル層２４）の１／２の深さに相当するｎ-型半導体層２１ｃ表面に配置されるｎ-型領域１２の幅方向のピーク不純物濃度は１．０×１０15／ｃｍ3以下であることが好ましい。
なお、この実施の形態１においては、素子活性部１０ａにはＭＯＳゲート構造とｎ型バッファ層２との間に第１並列ｐｎ層５が設けられ、耐圧構造部１０ｃにはｎ型バッファ層２上に第２並列ｐｎ層１５が設けられている構成を示したが、ＭＯＳゲート構造とｎ+型ドレイン層１の間に第１並列ｐｎ層５を設け、ｎ+型ドレイン層１上に第２並列ｐｎ層１５を設けてもよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。図１１は、第１並列ｐｎ層５のコーナー部の形成途中の状態である。図１１（ａ）には第１並列ｐｎ層５を形成するための第１，２イオン注入後かつ熱処理前における不純物注入領域の平面レイアウトを示し、図１１（ｂ）には熱処理後の状態を示す。図５〜１０には、素子活性部１０ａの第１並列ｐｎ層５の製造途中の断面の状態を図示し、耐圧構造部１０ｃの第２並列ｐｎ層１５の製造途中の状態を図示省略するが、第２並列ｐｎ層１５は、第１並列ｐｎ層５と同様の方法によって第１並列ｐｎ層５と同時に形成される。すなわち、図５〜１０において、繰り返しピッチＰ２を狭くした状態が第２並列ｐｎ層１５の製造途中の断面の状態である。
まず、図５に示すように、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上に、エピタキシャル成長によりｎ型バッファ層２を形成する。次に、図６に示すように、ｎ型バッファ層２上に、エピタキシャル成長により１段目のｎ-型半導体層２１ａを所定の厚さｔで堆積（形成）する。次に、図７に示すように、ｎ-型半導体層２１ａ上に、第１並列ｐｎ層５の第１ｐ型領域４および第２並列ｐｎ層１５の第２ｐ型領域１４の形成領域に対応する部分が開口したレジストマスク３１を形成する。レジストマスク３１の開口部の幅は、素子活性部１０ａにおいて第１ｐ型領域４の幅ｗ１よりも狭く、耐圧構造部１０ｃにおいて第２ｐ型領域１４の幅ｗ２よりも狭くなっている。また、レジストマスク３１の開口部の幅は、素子活性部１０ａよりも耐圧構造部１０ｃで狭くなっている。次に、レジストマスク３１をマスクとしてｐ型不純物を第１イオン注入３２する。この第１イオン注入３２により、ｎ-型半導体層２１ａの表面層に、素子活性部１０ａにおいて所定の繰り返しピッチＰ１でｐ型不純物注入領域２２ａを選択的に形成し、耐圧構造部１０ｃにおいて所定の繰り返しピッチＰ２でｐ型不純物注入領域４２ａを選択的に形成する（図１１（ａ）参照）。ｐ型不純物注入領域２２ａ，４２ａの深さは、例えばｎ-型半導体層２１ａの厚さｔよりも浅い。
次に、図８に示すように、レジストマスク３１を除去した後、ｎ-型半導体層２１ａ上に、第１並列ｐｎ層５の第１ｎ型領域３および第２並列ｐｎ層１５の第２ｎ型領域１３の形成領域に対応する部分が開口したレジストマスク３３を形成する。レジストマスク３３の開口部の幅は、素子活性部１０ａにおいて第１ｎ型領域３の幅ｗ１よりも狭く、耐圧構造部１０ｃにおいて第２ｎ型領域１３の幅ｗ２よりも狭くなっている。また、レジストマスク３３の開口部の幅は、素子活性部１０ａよりも耐圧構造部１０ｃで狭くなっている。次に、レジストマスク３３をマスクとしてｎ型不純物を第２イオン注入３４する。この第２イオン注入３４により、ｎ-型半導体層２１ａの表面層に、素子活性部１０ａにおいて所定の繰り返しピッチＰ１でｎ型不純物注入領域２３ａを選択的に形成し、耐圧構造部１０ｃにおいて所定の繰り返しピッチＰ２でｎ型不純物注入領域４３ａを選択的に形成する（図１１（ａ）参照）。ｎ型不純物注入領域２３ａ，４３ａの深さは、例えばｎ-型半導体層２１ａの厚さｔよりも浅い。ｎ型不純物注入領域２３ａ，４３ａの形成工程と、ｐ型不純物注入領域２２ａ，４２ａの形成工程とを入れ替えてもよい。
上述した第１，２イオン注入３２，３４においては、次のように各不純物注入領域２２ａ，２３ａ，４２ａ，４３ａおよび段差領域２５ａを配置する。図１１（ａ）に示すように、素子活性部１０ａにおいてｎ型不純物注入領域２３ａとｐ型不純物注入領域２２ａとは、所定の間隔ｄ１で離して配置する。耐圧構造部１０ｃにおいて、ｎ型不純物注入領域４３ａとｐ型不純物注入領域４２ａとは所定の間隔ｄ２で離して配置する。すなわち、ｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａの幅ｗ１１は、第１並列ｐｎ層５の第１ｎ型領域３および第１ｐ型領域４の幅ｗ１よりも狭くする。ｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａの幅ｗ１２は、第２並列ｐｎ層１５の第２ｎ型領域１３および第２ｐ型領域１４の幅ｗ２よりも狭くする。各不純物注入領域２２ａ，２３ａ，４２ａ，４３ａは、素子活性部１０ａと耐圧構造部１０ｃとの間の境界領域１０ｂにまで延在するように配置する。具体的には、第１方向ｙにおいて、素子活性部１０ａのｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａは、境界領域１０ｂの内側（素子活性部１０ａ側）の第１領域１０ｅに延在するように配置する。耐圧構造部１０ｃのｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａは、境界領域１０ｂの外側（耐圧構造部１０ｃ側）の第２領域１０ｆに延在するように配置する。
また、第１領域１０ｅと第２領域１０ｆとの境界付近をレジストマスク３１，３３で覆い、不純物をイオン注入しない第３領域１０ｇを形成し、素子活性部１０ａの各不純物注入領域２２ａ，２３ａと耐圧構造部１０ｃの各不純物注入領域４２ａ，４３ａとを第１方向ｙに離して配置してもよい。第３領域１０ｇは、後述する熱処理により第１，２並列ｐｎ層５，１５間の中間領域６となる部分であり、中間領域６とほぼ同じ幅ｗ４で形成される。さらに、第１並列ｐｎ層５の形成領域のコーナー部付近において、ｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａをそれぞれ所定ピッチ繰り返すごとに、素子活性部１０ａのｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａの長さを短くして段差領域２５ａを形成する。耐圧構造部１０ｃのｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａは、各段差領域２５ａに対応する段差状に素子活性部１０ａ側に延在させる。各段差領域２５ａは、第１方向ｙに第３領域１０ｇを挟んでｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａの端部に対向した状態にする。
また、段差領域２５ａに含まれるｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａのうち、最も第２方向ｘの外側に位置する領域（図１１（ａ）ではｎ型不純物注入領域２３ａ（以下、段差領域２５ａの最外不純物注入領域２６ａとする））の端部側の部分２６ｂは、最外不純物注入領域２６ａと異なる導電型の領域（図１１（ａ）ではｐ型不純物注入領域４２ａ）と第２方向ｘに対向した状態にする。また、段差領域２５ａの最外不純物注入領域２６ａは、端部側の部分（狭幅部）２６ｂの第２方向ｘの外側の部分を第２方向ｘの内側に均一に凹ませて幅ｗ１３を狭くした平面形状にする。段差領域２５ａの最外不純物注入領域２６ａの狭幅部２６ｂの幅ｗ１３は、ｎ型不純物注入領域２３ａの幅ｗ１１よりも狭くし（ｗ１３＜ｗ１１）、かつｎ型不純物注入領域４３ａの幅ｗ１２よりも広くする（ｗ１２＜ｗ１３）。具体的には、段差領域２５ａの最外不純物注入領域２６ａの狭幅部２６ｂの幅ｗ１３は、ｎ型不純物注入領域２３ａの幅ｗ１１とｐ型不純物注入領域４２ａの幅ｗ１２とのほぼ平均値にする（ｗ１３＝（ｗ１１＋ｗ１２）／２）。
特に限定しないが、例えば実施の形態１の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各ｎ型不純物注入領域の寸法は次の値をとる。素子活性部１０ａのｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａの幅ｗ１１は３．０μｍ（繰り返しピッチＰ１は１２．０μｍ）、ｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａの不純物ドーズ量は０．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下程度である。耐圧構造部１０ｃのｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａの幅ｗ１２は１．０μｍ（繰り返しピッチＰ２は８．０μｍ）、ｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａのドーズ量は０．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下程度である。段差領域２５ａの最外不純物注入領域２６ａの狭幅部２６ｂの幅ｗ１３は２．０μｍ（＝（３．０μｍ＋１．０μｍ）／２）である。段差領域２５ａの最外不純物注入領域２６ａを挟んで第２方向ｘに対向するｐ型不純物注入領域２２ａおよびｐ型不純物注入領域４２ａのピッチＰ３は１０．０μｍである。第１並列ｐｎ層５の形成領域のコーナー部付近においては、ｎ型不純物注入領域２３ａおよびｐ型不純物注入領域２２ａをそれぞれ３ピッチ（計６ピッチ）繰り返すごとに、かつｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａをそれぞれ４ピッチ（計８ピッチ）繰り返す段差領域２５ａを配置する。
次に、図９に示すように、レジストマスク３３を除去した後、ｎ-型半導体層２１ａ上に、エピタキシャル成長によりさらに複数のｎ-型半導体層２１ｂ〜２１ｆを堆積し、これら複数（例えば６段）のｎ-型半導体層２１ａ〜２１ｆからなる所定厚さのエピタキシャル層２４を形成する。その際、ｎ-型半導体層２１ｂ〜２１ｅを堆積するごとに、１段目のｎ-型半導体層２１ａと同様に第１，２イオン注入３２，３４を行い、素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれｐ型不純物注入領域およびｎ型不純物注入領域を形成する。素子活性部１０ａおよび耐圧構造部１０ｃにそれぞれ形成するｐ型不純物注入領域およびｎ型不純物注入領域の平面レイアウトは、１段目のｎ-型半導体層２１ａに形成したｐ型不純物注入領域およびｎ型不純物注入領域の平面レイアウトと同様である。図９には、素子活性部１０ａにおいて、ｎ-型半導体層２１ｂ〜２１ｅにそれぞれｐ型不純物注入領域２２ｂ〜２２ｅを形成し、かつそれぞれｎ型不純物注入領域２３ｂ〜２３ｅを形成した状態を示す。エピタキシャル層２４となるｎ-型半導体層２１ａ〜２１ｆのうち、最上段のｎ-型半導体層２１ｆには第１，２イオン注入３２，３４を行わなくてもよい。ここまでの工程によって、ｎ+型ドレイン層１となるｎ+型出発基板のおもて面上にｎ型バッファ層２およびエピタキシャル層２４を順に積層されてなるエピタキシャル基体が形成される。
次に、図１０，１１（ｂ）に示すように、熱処理により、ｎ-型半導体層２１ａ〜２１ｅ内の各ｎ型不純物注入領域および各ｐ型不純物注入領域を拡散させる。図１１（ｂ）には、熱処理後のｎ-型半導体層２１ａ〜２１ｆを図１１（ａ）の切断線Ｃ−Ｃ’で切断したときの断面構造を示す。各ｎ型不純物注入領域および各ｐ型不純物注入領域は、それぞれ第１方向ｙに延びる直線状に形成されているため、それぞれ第１方向ｙに直線状に延びるイオン注入箇所を中心軸とする略円柱状に拡がる。これにより、素子活性部１０ａにおいて、深さ方向ｚに対向するｎ型不純物注入領域２３ａ〜２３ｅ同士が互いに重なるように連結され第１ｎ型領域３が形成されるとともに、深さ方向ｚに対向するｐ型不純物注入領域２２ａ〜２２ｅ同士が互いに重なるように連結され第１ｐ型領域４が形成される。かつ第２方向ｘに対向する第１ｎ型領域３と第１ｐ型領域４とが互いに重なるように連結され第１並列ｐｎ層５が形成される。耐圧構造部１０ｃにおいても同様に、深さ方向ｚに対向するｎ型不純物注入領域（不図示）同士が互いに重なるように連結され第２ｎ型領域１３が形成されるとともに、深さ方向ｚに対向するｐ型不純物注入領域（不図示）同士が互いに重なるように連結され第２ｐ型領域１４が形成される。かつ第２方向ｘに対向する第２ｎ型領域１３と第２ｐ型領域１４とが互いに重なるように連結され第２並列ｐｎ層１５が形成される。このとき、境界領域１０ｂの第３領域１０ｇに、素子活性部１０ａおよび耐圧構造部１０ｃのｎ型不純物注入領域および各ｐ型不純物注入領域からそれぞれｎ型不純物およびｐ型不純物が拡散し、中間領域６が形成される。
ｎ型チャネルストッパー領域１６は、例えば第１，２ｐ型領域４，１４の形成と同時に第１イオン注入３２によって形成してもよいし、第１イオン注入３２と異なるタイミングでｐ型不純物を選択的にイオン注入することによって形成してもよい。ｎ-型領域１２は、第１，２イオン注入３２，３４時にｎ-型領域１２の形成領域をレジストマスク３１，３３で覆うことで形成してもよいし、さらにｎ型不純物を選択的にイオン注入する工程を追加することによって形成してもよい。次に、一般的な方法により、ＭＯＳゲート構造やｐ型最外周領域１７、層間絶縁膜１９、ソース電極８、チャネルストッパー電極１８、ドレイン電極９を形成する工程など残りの工程を順に行う。その後、エピタキシャル基体をチップ状にダイシング（切断）することで、図１〜４に示す超接合半導体装置が完成する。
次に、実施の形態１にかかる半導体装置の素子活性部１０ａの一例について説明する。図１２は、実施の形態１にかかる半導体装置の素子活性部の一例を示す断面図である。図１３は、実施の形態１にかかる半導体装置の素子活性部の別の一例を示す断面図である。図１２に示すように、素子活性部１０ａにおいて第１主面側には、ｐ型ベース領域７、ｎ+型ソース領域５１、ｐ+型コンタクト領域５２、ゲート絶縁膜５３およびゲート電極５４からなる一般的なプレーナゲート構造のＭＯＳゲート構造が設けられている。また、図１３に示すように、素子活性部１０ａにおいて第１主面側に、ｐ型ベース領域７、ｎ+型ソース領域６１、ｐ+型コンタクト領域６２、トレンチ６３、ゲート絶縁膜６４およびゲート電極６５からなる一般的なトレンチゲート構造のＭＯＳゲート構造を設けてもよい。これらＭＯＳゲート構造は、第１並列ｐｎ層５の第１ｐ型領域４に深さ方向に接するようにｐ型ベース領域７を配置すればよい。第１並列ｐｎ層５中の点線は、第１並列ｐｎ層５を形成する際にエピタキシャル成長により複数積層したｎ-型半導体層間の境界である。
以上、説明したように、実施の形態１によれば、第１並列ｐｎ層のコーナー部において第１ｎ型領域および第１ｐ型領域の長さを段階的に短くして複数段の段差領域を段階状に形成し、かつ各段差領域の最外領域の幅を部分的に狭くすることで、段差領域の繰り返しピッチごとに第１ｎ型領域および第１ｐ型領域のピッチを狭くすることができる。これにより、段差領域の繰り返しピッチごとに第１並列ｐｎ層の不純物濃度を低くすることができ、不純物濃度の低くなった部分でｎ型領域およびｐ型領域の繰り返しピッチの違いによって第１，２並列ｐｎ層間に相互に生じる悪影響を抑制することができる。このため、第１並列ｐｎ層のコーナー部において素子活性部と耐圧構造部との間の境界領域の耐圧が部分的に低くなることを抑制することができる。したがって、第１並列ｐｎ層よりもｎ型領域およびｐ型領域の繰り返しピッチの狭い第２並列ｐｎ層を耐圧構造部に配置して、耐圧構造部の耐圧を素子活性部の耐圧よりも高くしたとしても、第１並列ｐｎ層のコーナー部において素子活性部と耐圧構造部との間の境界領域での耐圧低下は生じない。このため、素子周縁部（耐圧構造部および境界領域）の耐圧を素子活性部の耐圧よりも高くして素子全体の高耐圧化を図ることができる。また、第１並列ｐｎ層の不純物濃度を高くして低オン抵抗化を図ったとしても、素子周縁部と素子活性部との耐圧差を維持することができる。したがって、オン抵抗を低減するとともに、耐圧低下を抑制することができる。
また、実施の形態１によれば、第１並列ｐｎ層となる不純物注入領域と、第２並列ｐｎ層となる不純物注入領域との間に不純物をイオン注入しない第３領域を形成し、この第３領域に各不純物注入領域を熱拡散させることにより、第１，２並列ｐｎ層間に、第１並列ｐｎ層よりも不純物濃度の低い略並列ｐｎ層からなる中間領域を形成することができる。中間領域の不純物濃度は、第１並列ｐｎ層の不純物濃度よりも低いため、第１並列ｐｎ層よりも空乏化しやすく電界集中しにくい。したがって、第１，２並列ｐｎ層のチャージバランスをそれぞれ調整することができるため、素子周縁部の耐圧を素子活性部の耐圧よりも高くして素子全体の高耐圧化が容易となる。このため、信頼性を向上させることができる。また、素子周縁部の耐圧を素子活性部の耐圧よりも高くすることで、アバランシェ耐量や逆回復耐量を向上させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１４は、実施の形態２にかかる半導体装置の製造途中の状態を示す平面図である。実施の形態２にかかる半導体装置の製造方法は、イオン注入により素子活性部１０ａに形成する不純物注入領域（図１４ではｎ型不純物注入領域２３ａ）の平面形状が実施の形態１にかかる半導体装置の製造方法と異なる。具体的には、段差領域２５ａの最外不純物注入領域２６ａの狭幅部（以下、第１狭幅部とする）２６ｂの例えば第２方向ｘの外側の部分に凹部７１を有することで、第１狭幅部２６ｂの幅ｗ１３を部分的に狭くしている。
第１狭幅部２６ｂの、凹部７１によりさらに幅を狭くした部分（以下、第２狭幅部とする）２６ｄは、最外不純物注入領域２６ａの、第１狭幅部２６ｂよりも幅の広い部分（以下、広幅部とする）２６ｃとの境界付近に形成される。第２狭幅部２６ｄの幅ｗ２１は、第１狭幅部２６ｂの、第２狭幅部２６ｄ以外の部分の幅ｗ１３よりも狭く、かつｎ型不純物注入領域４３ａの幅ｗ１２よりも広くする（ｗ１２＜ｗ２１＜ｗ１３）。具体的には、第２狭幅部２６ｄの幅ｗ２１は、例えば、最外不純物注入領域２６ａ（ｎ型不純物注入領域２３ａ）の幅ｗ１１の１／２にする（ｗ２１＝ｗ１１／２）。第２狭幅部２６ｄの長さｔ１は、例えば第３領域１０ｇの幅（中間領域６の幅ｗ４）と同じである。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す平面図である。実施の形態３にかかる半導体装置の製造方法は、イオン注入により形成する耐圧構造部１０ｃの不純物注入領域４２ａ，４３ａ（図１５ではｎ型不純物注入領域４３ａ）の平面形状が実施の形態１にかかる半導体装置の製造方法と異なる。具体的には、段差領域２５ａの最外不純物注入領域２６ａに対向する、最外不純物注入領域２６ａと同導電型のｎ型不純物注入領域４３ａの幅ｗ１２を部分的に狭くしている。
より具体的には、段差領域２５ａの最外不純物注入領域２６ａと、最外不純物注入領域２６ａと同導電型のｎ型不純物注入領域４３ａとが第１方向ｙに対向するように、ｎ型不純物注入領域４３ａおよびｐ型不純物注入領域４２ａを配置する。最外不純物注入領域２６ａに対向するｎ型不純物注入領域４３ａは、第１方向ｙに最外不純物注入領域２６ａの第１狭幅部２６ｂに接するように配置する。また、最外不純物注入領域２６ａに対向するｎ型不純物注入領域４３ａは、第２方向ｘの内側に凹部７２を有することで幅ｗ１２が部分的に狭くなっている。
ｎ型不純物注入領域４３ａの、凹部７２により幅を狭くした部分（以下、第３狭幅部とする）４３ｂは、ｎ型不純物注入領域４３ａの、最外不純物注入領域２６ａとの境界付近に形成される。第３狭幅部４３ｂは、第１方向ｙに最外不純物注入領域２６ａの第１狭幅部２６ｂに接し連続している。第３狭幅部４３ｂの幅ｗ２２は、例えば、ｎ型不純物注入領域４３ａの幅ｗ１２の１／２である（ｗ２２＝ｗ１２／２）。第３狭幅部４３ｂの長さｔ２は、例えば第３領域１０ｇの幅（中間領域６の幅ｗ４）と同じである。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、段差領域の最外領域をｎ型領域とした場合を例に説明しているが、段差領域の最外領域をｐ型領域としてもよい。また、各実施の形態中に記載した寸法や不純物濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）またはショットキーダイオード等にも適用可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、素子活性部の周囲を囲む素子周縁部に耐圧構造部を備えた大電力用半導体装置に有用であり、特に、ドリフト層を並列ｐｎ層としたＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等の高耐圧な半導体装置に有用である。
１ ｎ+型ドレイン層
２ ｎ型バッファ層
３ 第１ｎ型領域
３ａ 段差領域の最外領域
３ｂ 段差領域の最外領域の狭幅部
４ 第１ｐ型領域
５ 第１並列ｐｎ層
５ａ，２５ａ 段差領域
６ 第１，２並列ｐｎ層間の中間領域
７ ｐ型ベース領域
８ ソース電極
９ ドレイン電極
１０ａ 素子活性部
１０ｂ 素子活性部と耐圧構造部との間の境界領域
１０ｃ 耐圧構造部
１０ｄ 素子周縁部
１０ｅ 第１領域
１０ｆ 第２領域
１０ｇ 第３領域
１２ ｎ-型領域
１３ 第２ｎ型領域
１４ 第２ｐ型領域
１５ 第２並列ｐｎ層
１６ ｎ型チャネルストッパー領域
１７ ｐ型最外周領域
１８ チャネルストッパー電極
１９ 層間絶縁膜
２１ａ〜２１ｆ ｎ-型半導体層
２２ａ〜２２ｅ，４２ａ ｐ型不純物注入領域
２３ａ〜２３ｅ，４３ａ ｎ型不純物注入領域
２４ エピタキシャル層
２６ａ 段差領域の最外不純物注入領域
２６ｂ，２６ｄ 段差領域の最外不純物注入領域の狭幅部
２６ｃ 段差領域の最外不純物注入領域の広幅部
３１，３３ レジストマスク
３２，３４ イオン注入
４３ｂ 耐圧構造部の不純物注入領域の狭幅部
４７ 遷移領域
５１，６１ ｎ+型ソース領域
５２，６２ ｐ+型コンタクト領域
５３，６４ ゲート絶縁膜
５４，６５ ゲート電極
６３ トレンチ
７１，７２ 凹部
７３ 第３ｎ型領域
７４ 第３ｐ型領域
７５ 第３並列ｐｎ層
８３ 第４ｎ型領域
８４ 第４ｐ型領域
８５ 第４並列ｐｎ層
Ｐ１ 第１並列ｐｎ層の繰り返しピッチ
Ｐ２ 第２並列ｐｎ層の繰り返しピッチ
Ｐ３ 段差領域のピッチの変わり目における第１並列ｐｎ層のピッチ
Ｙ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間
ａ１ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の第１並列ｐｎ層の領域
ａ２ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の中間領域
ａ３ 第１ｐ型領域と第２ｐ型領域との中心が対向する位置間に挟まれた区間の第２並列ｐｎ層の領域
ａ１’，ａ２’，ａ３’ 中点
ｄ１ 素子活性部に形成するｎ型不純物注入領域とｐ型不純物注入領域との間隔
ｄ２ 耐圧構造部に形成するｎ型不純物注入領域とｐ型不純物注入領域との間隔
ｗ１ 第１ｎ型領域および第１ｐ型領域の幅
ｗ２ 第２ｎ型領域および第２ｐ型領域の幅
ｗ３ 段差領域の最外領域の狭幅部の幅
ｗ４ 第１，２並列ｐｎ層間の中間領域の幅
ｗ１１ 素子活性部の不純物注入領域の幅
ｗ１２ 耐圧構造部の不純物注入領域の幅
ｗ１３，ｗ２１ 段差領域の最外不純物注入領域の狭幅部の幅
ｗ２２ 耐圧構造部の不純物注入領域の狭幅部の幅
ｔ１ 段差領域の最外不純物注入領域の狭幅部の長さ
ｔ２ 耐圧構造部の不純物注入領域の狭幅部の長さ
ｘ 並列ｐｎ層のストライプと直交する横方向（第２方向）
ｙ 並列ｐｎ層のストライプの延びる横方向（第１方向）
ｚ 深さ方向

Claims (18)

  1. 第１主面側に設けられた表面素子構造と、
    第２主面側に設けられた低抵抗層と、
    前記表面素子構造と前記低抵抗層との間に設けられた、第１の第１導電型領域および第１の第２導電型領域が前記第１主面に平行な方向に交互に配置される第１並列ｐｎ層と、
    前記第１並列ｐｎ層の周囲を囲むように設けられた、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が前記第１主面に平行な方向に交互に配置される第２並列ｐｎ層と、
    を備え、
    前記第１の第１導電型領域および前記第１の第２導電型領域は、ストライプ状の平面レイアウトに配置され、
    前記第１並列ｐｎ層の平面形状は、前記第１の第１導電型領域および前記第１の第２導電型領域の、ストライプ状に延びる第１方向の長さを段階的に短くしてなる段階状のコーナー部を有する矩形状を有し、
    前記第１の第１導電型領域または前記第１の第２導電型領域は、
    段階状を有する部分で、前記第１方向に平行に前記第２の第１導電型領域または前記第２の第２導電型領域と隣り合う第１部分と、前記第１方向と直交する第２方向に前記第２の第２導電型領域または前記第２の第１導電型領域に対向する第２部分と、を備え、
    前記第２方向の前記第１部分の幅は、前記第２部分の幅よりも狭くなっていることを特徴とする半導体装置。
  2. 前記第１部分は、前記第２並列ｐｎ層を構成する前記第２の第１導電型領域または前記第２の第２導電型領域のうちの導電型の異なる領域が隣り合うことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１部分は、前記第２部分側の部分で前記第１部分の他の部分よりも幅が狭くなっている第１凹部を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１部分は、前記第２並列ｐｎ層を構成する前記第２の第１導電型領域または前記第２の第２導電型領域のうちの同導電型領域に前記第１方向に接しており、
    前記同導電型領域は、前記第１部分側の部分で前記同導電型領域の他の部分よりも幅が狭くなっている第２凹部を備えることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の第１導電型領域および前記第１の第２導電型領域の長さは、前記第１並列ｐｎ層のコーナー部において前記第１の第１導電型領域および前記第１の第２導電型領域をそれぞれ２ピッチ以上繰り返すごとに段階的に短くなっていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第１の第１導電型領域および前記第１の第２導電型領域と同じ向きのストライプ状の平面レイアウトに配置されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 対向する前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、
    前記第１並列ｐｎ層に接するように設けられた、前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域および前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域と、
    前記第２並列ｐｎ層に接するように設けられた、前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域と、を有する中間領域をさらに備え、
    前記第１部分は、前記中間領域を介して前記第２方向に前記第２並列ｐｎ層に接することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記表面素子構造および前記第１並列ｐｎ層が配置され、オン状態の時に電流が流れる素子活性部と、
    前記第２並列ｐｎ層が配置された、前記素子活性部を囲む素子周縁部と、
    をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１導電型半導体層を堆積する第１工程と、
    前記第１導電型半導体層の表面層に、前記第１導電型半導体層の表面に平行な方向に交互に配置されるように第１の第１導電型不純物注入領域および第１の第２導電型不純物注入領域を形成するとともに、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の繰り返しピッチよりも狭いピッチで前記第１導電型半導体層の表面に平行な方向に交互に配置されるように第２の第１導電型不純物注入領域および第２の第２導電型不純物注入領域を形成する第２工程と、
    を繰り返し行う形成工程と、
    熱処理により、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を拡散させて第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１並列ｐｎ層を形成するとともに、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２並列ｐｎ層を形成する熱処理工程と、
    を含み、
    前記第２工程では、
    ストライプ状の平面レイアウトに、かつストライプ状に延びる第１方向の長さを段階的に短くして前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域を配置することで、前記第１並列ｐｎ層の第１形成領域の平面形状を段階状のコーナー部を有する矩形状にし、
    段階状を形成する部分で前記第１の第１導電型不純物注入領域または前記第１の第２導電型不純物注入領域に前記第１方向と直交する第２方向に対向するように、前記第２並列ｐｎ層の第２形成領域を配置し、
    前記第１の第１導電型不純物注入領域または前記第１の第２導電型不純物注入領域の、前記第２形成領域に対向する第１部分の幅を前記第１部分以外の第２部分の幅よりも狭くすることを特徴とする半導体装置の製造方法。
  10. 前記第２工程では、前記第１部分に前記第２方向に導電型の異なる領域が対向するように、前記第２形成領域に前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２工程では、前記第１部分の前記第２部分側の部分の幅を、前記第１部分の他の部分の幅よりも狭くする第３凹部を形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第２工程では、
    前記第１部分に前記第１方向に、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域のうちの同導電型領域が対向するように、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置し、
    前記同導電型領域の前記第１部分側の部分の幅を、前記同導電型領域の他の部分の幅よりも狭くする第４凹部を形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  13. 前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域の前記第１方向の長さを、前記第１の第１導電型領域および前記第１の第２導電型領域をそれぞれ２ピッチ以上繰り返すごとに段階的に短くすることで、前記第１形成領域のコーナー部の平面形状を段階状にすることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
  14. 前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域と同じ向きのストライプ状の平面レイアウトに前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置することを特徴とする請求項９〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記第２工程では、前記第１の第１導電型不純物注入領域および前記第１の第２導電型不純物注入領域よりも外側に所定幅離した位置に、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を配置し、
    前記熱処理工程では、前記第１並列ｐｎ層と前記第２並列ｐｎ層との間に、前記第１の第１導電型不純物注入領域、前記第１の第２導電型不純物注入領域、前記第２の第１導電型不純物注入領域および前記第２の第２導電型不純物注入領域を拡散させて、前記第１の第１導電型領域よりも平均不純物濃度の低い第３の第１導電型領域および前記第１の第２導電型領域よりも平均不純物濃度の低い第３の第２導電型領域と、前記第２の第１導電型領域よりも平均不純物濃度の低い第４の第１導電型領域および前記第２の第２導電型領域よりも平均不純物濃度の低い第４の第２導電型領域と、を有する中間領域を形成することを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記第２工程では、前記第２方向に前記第２形成領域よりも離した位置に前記第１部分を配置し、
    前記熱処理工程では、前記第１部分と前記第２形成領域との間に前記中間領域を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１導電型半導体層よりも抵抗の低い低抵抗層上に前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成し、
    前記熱処理工程の後、前記第１並列ｐｎ層の前記低抵抗層側に対して反対側に表面素子構造を形成することを特徴とする請求項９〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記第１並列ｐｎ層を、オン状態の時に電流が流れる素子活性部に形成し、
    前記第２並列ｐｎ層を、前記素子活性部を囲む素子周縁部に形成することを特徴とする請求項９〜１７のいずれか一つに記載の半導体装置の製造方法。
JP2015076124A 2015-04-02 2015-04-02 半導体装置および半導体装置の製造方法 Active JP6477174B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015076124A JP6477174B2 (ja) 2015-04-02 2015-04-02 半導体装置および半導体装置の製造方法
CN201610130044.5A CN106057888B (zh) 2015-04-02 2016-03-08 半导体装置以及半导体装置的制造方法
TW105107382A TWI673775B (zh) 2015-04-02 2016-03-10 半導體裝置及半導體裝置的製造方法
US15/068,534 US9887260B2 (en) 2015-04-02 2016-03-11 Semiconductor device and semiconductor device manufacturing method
US15/871,812 US10008562B1 (en) 2015-04-02 2018-01-15 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015076124A JP6477174B2 (ja) 2015-04-02 2015-04-02 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016197633A JP2016197633A (ja) 2016-11-24
JP6477174B2 true JP6477174B2 (ja) 2019-03-06

Family

ID=57016336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015076124A Active JP6477174B2 (ja) 2015-04-02 2015-04-02 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9887260B2 (ja)
JP (1) JP6477174B2 (ja)
CN (1) CN106057888B (ja)
TW (1) TWI673775B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3780071B1 (en) * 2018-03-26 2023-03-22 Nissan Motor Co., Ltd. Semiconductor device and method for manufacturing same
TW202137333A (zh) * 2020-03-24 2021-10-01 立錡科技股份有限公司 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法
CN113539830A (zh) * 2020-04-13 2021-10-22 富士电机株式会社 超结半导体装置以及超结半导体装置的制造方法
CN111384155A (zh) * 2020-05-29 2020-07-07 电子科技大学 一种超级结器件
CN113808943A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
JPWO2022118976A1 (ja) * 2020-12-04 2022-06-09
CN115497934B (zh) * 2022-10-09 2023-05-26 上海功成半导体科技有限公司 一种超结器件终端保护的版图结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
JP4764974B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置
JP4839519B2 (ja) 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP4126915B2 (ja) * 2002-01-30 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
JP4289123B2 (ja) * 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
JP4825424B2 (ja) * 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
JP5342752B2 (ja) * 2006-05-16 2013-11-13 株式会社東芝 半導体装置
JP4621708B2 (ja) 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
JP4564516B2 (ja) * 2007-06-21 2010-10-20 株式会社東芝 半導体装置
WO2011013379A1 (en) * 2009-07-31 2011-02-03 Fuji Electric Systems Co., Ltd. Semiconductor apparatus
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
JP5985789B2 (ja) 2010-03-15 2016-09-06 富士電機株式会社 超接合半導体装置の製造方法
CN102214689B (zh) * 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
TWI407568B (zh) * 2010-11-22 2013-09-01 Sinopower Semiconductor Inc 半導體元件
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
JP5692382B2 (ja) 2011-07-14 2015-04-01 富士電機株式会社 高耐圧半導体装置
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
JP5559232B2 (ja) 2012-04-06 2014-07-23 株式会社東芝 電力用半導体素子
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103824884A (zh) * 2012-11-19 2014-05-28 比亚迪股份有限公司 一种超级结mosfet、该超级结mosfet的形成方法
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
CN104183627B (zh) * 2014-08-29 2017-05-03 电子科技大学 一种超结功率器件终端结构

Also Published As

Publication number Publication date
JP2016197633A (ja) 2016-11-24
CN106057888B (zh) 2020-12-04
TW201707067A (zh) 2017-02-16
US9887260B2 (en) 2018-02-06
US20180158899A1 (en) 2018-06-07
CN106057888A (zh) 2016-10-26
US10008562B1 (en) 2018-06-26
US20160293693A1 (en) 2016-10-06
TWI673775B (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
JP6477174B2 (ja) 半導体装置および半導体装置の製造方法
US10211286B2 (en) Semiconductor device
JP6693131B2 (ja) 半導体装置
JP6197294B2 (ja) 半導体素子
JP6369173B2 (ja) 縦型半導体装置およびその製造方法
JP5002148B2 (ja) 半導体装置
JP5867606B2 (ja) 半導体装置および半導体装置の製造方法
JP4289123B2 (ja) 半導体装置
JP5439969B2 (ja) 半導体装置
US9093474B2 (en) Electric power semiconductor device and manufacturing method of the same
US9437727B2 (en) Semiconductor element including active region, low resistance layer and vertical drift portion
JP2006269720A (ja) 半導体素子及びその製造方法
JP2011171552A (ja) 半導体装置およびその製造方法
JP2000040822A (ja) 超接合半導体素子およびその製造方法
JP7151363B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017112161A (ja) 半導体装置
JP5299373B2 (ja) 半導体素子
JP2018041853A (ja) 半導体装置および半導体装置の製造方法
JP4867131B2 (ja) 半導体装置およびその製造方法
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
JP6668687B2 (ja) 半導体装置および半導体装置の製造方法
JP2018046161A (ja) 半導体装置および半導体装置の製造方法
JP5680460B2 (ja) 電力用半導体装置
JP2019003966A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2023124694A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180214

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190121

R150 Certificate of patent or registration of utility model

Ref document number: 6477174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250