CN106057888A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，公知有具备超结(SJ：Super Junction)结构的半导体装置(以下，称为超结半导体装置)，该超结结构是将漂移层设置为在与芯片主面平行的方向(横向)交替地配置有提高了杂质浓度的n型区和p型区的并列pn层而成。在超结半导体装置中，导通状态时电流流过并列pn层的n型区，截止状态时耗尽层也从并列pn层的n型区和p型区之间的pn结延伸而使n型区以及p型区耗尽，负荷耐压。另外，在超结半导体装置中，由于能够提高漂移层的杂质浓度，因此能够在维持高耐压的状态下降低导通电阻。
作为这样的超结半导体装置，提出了具备从元件活性部至耐压结构部的范围内将n型区和p型区配置为以相同的宽度延伸的条纹状平面布局而成的并列pn层的装置(例如，参见下述专利文献1(第0020段、图1、2))。在下述专利文献1中，通过使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低，从而使得耐压结构部的耐压比元件活性部的耐压高。元件活性部是导通状态时电流流通的区域。元件周边部包围元件活性部的周围。耐压结构部配置于元件周边部，是缓和芯片正面侧的电场并保持耐压的区域。
另外，作为另一个超结半导体装置，提出了并列pn层的n型区和p型区的重复节距在耐压结构部中设置得比在元件活性部中窄的装置(例如，参见下述专利文献2(第0023段、图6)、下述专利文献3(第0032段、图1、图2)以及下述专利文献4(第0023段、图2、图3、图5))。在下述专利文献2中，在元件活性部和耐压结构部均设置将n型区和p型区配置为条纹状的平面布局而成的并列pn层。在下述专利文献3中，在元件活性部设置将n型区和p型区配置为条纹状的平面布局而成的并列pn层，在耐压结构部设置将p型区以矩阵状的平面布局配置于n型区内而成的并列pn层。
在下述专利文献4中，在元件活性部和耐压结构部均将n型区和p型区配置为条纹状的平面布局，具有大致矩形形状的平面形状的元件活性部的角部(相当于矩形顶点的部分)中使并列pn层的条纹延伸的方向的长度以沿着元件活性部的角部的曲率的方式分段缩短。另外，作为另一个超结半导体装置，提出了将并列pn层的n型区和p型区配置为条纹状的平面布局，在与耐压结构部的边界附近，元件活性部中的并列pn层的p型区的宽度朝向外侧逐渐变窄的装置(例如，参见下述专利文献5(第0051段、图18、图19))。
在下述专利文献2～5中，通过在元件活性部和耐压结构部改变并列pn层的n型区和p型区的重复节距和/或并列pn层的p型区的宽度，从而使得耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低。据此，与下述专利文献1同样地，耐压结构部的耐压比元件活性部的耐压高。
作为并列pn层的形成方法，提出有以下方案：在每次通过外延生长来层积非掺杂层时，在整面进行n型杂质的离子注入，并使用抗蚀掩模选择性地进行了p型杂质的离子注入之后，通过热处理使杂质扩散(例如，参见下述专利文献6(第0025段、图1～4))。在下述专利文献6中，考虑到后续的热扩散工序，通过使在p型杂质的离子注入中使用的抗蚀掩模的开口宽度为剩余宽度的1/4左右，与此对应地，使p型杂质的注入量为n型杂质的注入量的4倍左右，从而使得并列pn层的n型区和p型区的总杂质量相等。
作为并列pn层的另一个形成方法，提出有以下方案：在每次通过外延生长来层积n型高阻抗层时，使用不同的抗蚀掩模分别选择性地进行n型杂质和p型杂质的离子注入之后，通过热处理使杂质扩散(例如，参见下述专利文献7(第0032～0035段、图4))。在下述专利文献7中，成为并列pn层的n型区的n型杂质注入区域与成为p型区的p型杂质注入区域以沿横向对置的方式选择性地形成并进行热扩散。因此，能够使n型区和p型区均高杂质浓度化，并能够抑制沿横向相邻的区域之间的pn结附近的杂质浓度的偏差。
现有技术文献
专利文献
专利文献1：日本特开2008-294214号公报
专利文献2：日本特开2002-280555号公报
专利文献3：国际公开第2013/008543号
专利文献4：日本特开2013-089921号公报
专利文献5：日本特开2012-160752号公报
专利文献6：日本特开2011-192824号公报
专利文献7：日本特开2000-040822号公报
发明内容
技术问题
然而，发明者们不断进行了深入研究，结果新发现如上述专利文献7那样，在分别选择性地进行n型杂质和p型杂质的离子注入而在元件活性部以及耐压结构部形成并列pn层的情况下，产生以下问题。图16、图17是示出以往的超结半导体装置的并列pn层的平面布局的俯视图。在图16(a)、图17(a)中示出第一并列pn层104的角部附近的并列pn层的制成时的平面布局。在图16(a)、图17(a)中示出以往的超结半导体装置的1/4的部分。在图16(b)、图17(b)中分别示出图16(a)、图17(a)的矩形框AA、BB中的并列pn层的形成过程中的状态。矩形框AA、BB中的并列pn层是元件活性部100a与耐压结构部100c之间的边界区域100b处的并列pn层。元件周边部100d由边界区域100b和耐压结构部100c构成。在图16、图17中，将并列pn层的条纹延伸的横向(以下，称作第一方向)作为y，将与条纹正交的横向(以下，称作第二方向)作为x。符号101是用于形成并列pn层而外延生长的n-型半导体层。
如图16(a)、图17(a)所示，在以往的超结半导体装置中，元件活性部100a的并列pn层(以下，称作第一并列pn层)104和耐压结构部100c的并列pn层(以下，称作第二并列pn层)114均延伸到元件活性部100a与耐压结构部100c之间的边界区域100b而相互接触。如图16(b)、图17(b)所示，在形成第一并列pn层104、第二并列pn层114时，第一并列pn层104的成为第一n型区102的n型杂质注入区域121以及成为第一p型区103的p型杂质注入区域122以分别延伸到边界区域100b的内侧(元件活性部100a侧)的第一区域100e的方式形成。第二并列pn层114的成为第二n型区112、115的n型杂质注入区域131、141以及成为第二p型区113、116的p型杂质注入区域132、142以分别延伸到边界区域100b的外侧(耐压结构部100c侧)的第二区域100f的方式形成。这些各杂质注入区域分别延伸到第一区域100e与第二区域100f的边界为止。符号117是在耐压结构部100c的终端区域设置的沟道停止区。
如图16所示，在使第一并列pn层104的第一n型区102和第一p型区103的重复节距P11与第二并列pn层114的第二n型区112和第二p型区113重复节距P12相同的情况下(P11＝P12)，在边界区域100b中，第一并列pn层104、第二并列pn层114的相同导电型区域彼此成为完全接触的状态。即，成为第一n型区102、第二n型区112的n型杂质注入区域121、131彼此，以及成为第一p型区103、第二p型区113的p型杂质注入区域122、132彼此，分别被配置为从元件活性部100a延伸到耐压结构部100c而连续的条纹状的平面布局。因此，在边界区域100b中，第一并列pn层104、第二并列pn层114的电荷平衡没有被破坏，而第一并列pn层104和第二并列pn层114中杂质浓度相同，因此在元件活性部100a和耐压结构部100c不产生耐压差。因此，存在以下问题：在耐压结构部100c电场容易集中在局部，元件整体的耐压由耐压结构部100c的耐压决定。
另一方面，如图17所示，在使第二n型区115和第二p型区116的重复节距P12比第一n型区102和第一p型区103的重复节距P11窄的情况下(P11＞P12)，在边界区域100b，n型杂质浓度或p型杂质浓度局部升高。例如，在上述专利文献4中，在第一并列pn层104的角部中，在第一并列pn层104的n型杂质注入区域121以及p型杂质注入区域142的第一方向y的长度(以下，简称为长度)阶梯性地变短的部分143，第二方向的宽度(以下，简称为宽度)不同的n型杂质注入区域和p型杂质注入区域成为沿第二方向x相邻的状态。例如，如图17(b)所示，当n型杂质注入区域121和p型杂质注入区域142成为沿第二方向x相邻的状态时，该部分的n型杂质浓度比p型杂质浓度高。如此，存在在第一并列pn层104的角部中，难以确保与第二并列pn层114的边界的电荷平衡，边界区域100b的耐压局部变低的问题。该问题虽然能够通过使第一并列pn层104、第二并列pn层114的杂质浓度相对地降低而使耐压局部地降低来抑制，但是元件整体的耐压降低。
本发明为了解决上述现有技术的问题，目的在于提供一种能够降低导通电阻，并且能够抑制耐压降低的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述课题，达到本发明的目的，本发明的半导体装置具有以下特征。在第一主面侧设置有表面元件结构。在第二主面侧设置有低电阻层。在上述表面元件结构与上述低电阻层之间设置有第一并列pn层，以包围上述第一并列pn层的周围的方式设置有第二并列pn层。上述第一并列pn层的第一个第一导电型区和第一个第二导电型区沿与上述第一主面平行的方向交替地配置。上述第二并列pn层的第二个第一导电型区和第二个第二导电型区以比上述第一个第一导电型区和上述第一个第二导电型区的重复节距窄的节距在与上述第一主面平行的方向交替地配置。上述第一个第一导电型区和上述第一个第二导电型区被配置为条纹状的平面布局。上述第一并列pn层的平面形状是具有使上述第一个第一导电型区和上述第一个第二导电型区的条纹状地延伸的第一方向的长度阶梯性地变短而成的阶梯状的角部的矩形形状。上述第一个第一导电型区或上述第一个第二导电型区具备：具有阶梯状的部分，且以与上述第一方向平行的方式与上述第二个第一导电型区或上述第二个第二导电型区相邻的第一部分，和在与上述第一方向正交的第二方向与上述第二个第二导电型区或上述第二个第一导电型区对置的第二部分。上述第二方向的上述第一部分的宽度比上述第二部分的宽度窄。
另外，本发明的半导体装置的特征在于，在上述发明中，上述第一部分与构成上述第二并列pn层的上述第二个第一导电型区和上述第二个第二导电型区中的导电型不同的区域相邻。
另外，本发明的半导体装置的特征在于，在上述发明中，具备上述第一部分的上述第二部分侧的部分的宽度比上述第一部分的其他部分的宽度窄的第一凹部。
另外，本发明的半导体装置的特征在于，在上述发明中，上述第一部分与构成上述第二并列pn层的上述第二个第一导电型区和上述第二个第二导电型区中的相同导电型区域沿上述第一方向接触。上述相同导电型区域具备在上述第一部分侧的部分的宽度比上述相相同导电型区域的其他部分窄的第二凹部。
另外，本发明的半导体装置的特征在于，在上述发明中，在上述第一并列pn层的角部，当上述第一个第一导电型区和上述第一个第二导电型区的重复节距每重复两次以上，使上述第一个第一导电型区域和上述第一个第二导电型区的长度阶梯性地变短一次。
另外，本发明的半导体装置的特征在于，在上述发明中，将上述第二个第一导电型区域和上述第二个第二导电型区配置为朝向与上述第一个第一导电型区和上述第一个第二导电型区相同的条纹状的平面布局。
另外，本发明的半导体装置的特征在于，在上述发明中，在对置的上述第一並列pn层与上述第二并列pn层之间具备中间区域。上述中间区域具有以与上述第一并列pn层接触的方式设置的第三个第一导电型区和第三个第二导电型区，以及以与上述第二并列pn层接触的方式设置的第四个第一导电型区和第四个第二导电型区。上述第三个第一导电型区的平均杂质浓度比上述第一个第一导电型区低。上述第三个第二导电型区的平均杂质浓度比上述第一个第二导电型区低。上述第四个第一导电型区的平均杂质浓度比上述第二个第一导电型区低。上述第四个第二导电型区的平均杂质浓度比上述第二个第二导电型区低。上述第一部分借由上述中间区域沿上述第二方向与上述第二并列pn层接触。
另外，本发明的半导体装置的特征在于，在上述发明中，上述表面元件结构和上述第一并列pn层配置于在导通状态时有电流流通的元件活性部。上述第二并列pn层配置于包围上述元件活性部的元件周边部。
另外，为了解决上述课题，达到本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，进行重复进行第一工序和第二工序的形成工序。在上述第一工序中，堆积第一导电型半导体层。在上述第二工序中，在上述第一导电型半导体层的表面层形成第一个第一导电型杂质注入区域、第一个第二导电型杂质注入区域、第二个第一导电型杂质注入区域和第二个第二导电型杂质注入区域。上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域沿与上述第一导电型半导体层的表面平行的方向交替地配置。上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域在比上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域更靠外侧的位置以预定宽度与上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域分离地配置。上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域以比上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域的重复节距窄的节距沿与上述第一导电型半导体层的表面平行的方向交替地配置。并且，在上述第二工序中，通过以条纹状的平面布局，且使条纹状地延伸的第一方向的长度阶梯性地变短的方式来配置上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域，从而使得上述第一并列pn层的第一形成区域的平面形状成为具有阶梯状的角部的矩形形状。在形成为阶梯状的部分，以与上述第一个第一导电型杂质注入区域或上述第一个第二导电型杂质注入区域沿上述第一方向正交的第二方向对置的方式配置上述第二并列pn层的第二形成区域。将上述第一个第一导电型杂质注入区域或上述第一个第二导电型杂质注入区域的、与上述第二形成区域对置的第一部分的宽度设定得比上述第一部分以外的第二部分的宽度窄。接下来，进行热处理工序。在上述热处理工序中，使上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域扩散而形成第一个第一导电型区和第一个第二导电型区交替地配置而成的第一并列pn层。使上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域扩散而形成第二个第一导电型区和第二个第二导电型区交替地配置而成的第二并列pn层。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，上述第二工序中，在上述第一部分，以沿上述第二方向与导电型不同的区域对置的方式在上述第二形成区域配置上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中形成将上述第一部分的上述第二部分侧的部分的宽度设定得比上述第一部分的其他部分的宽度窄的第三凹部。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，在上述第一部分，以沿上述第一方向与上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域中的相同导电型区域对置的方式配置上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域。形成将上述相同导电型区域的上述第一部分侧的部分的宽度设定得比上述相同导电型区域的其他部分的宽度窄的第四凹部。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，通过当上述第一个第一导电型区和上述第一个第二导电型区的重复节距每重复两次以上，使上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域的上述第一方向的长度阶梯性地变短一次，从而使上述第一形成区域的角部的平面形状成为阶梯状。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，以朝向与上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域相同的条纹状的平面布局来配置上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，在比上述第一个第一导电型杂质注入区域和上述第一个第二导电型杂质注入区域更靠外侧以预定的宽度分离的位置配置上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域。在上述热处理工序中，在上述第一并列pn层与上述第二并列pn层之间，使上述第一个第一导电型杂质注入区域、上述第一个第二导电型杂质注入区域、上述第二个第一导电型杂质注入区域和上述第二个第二导电型杂质注入区域扩散，而形成具有平均杂质浓度比上述第一个第一导电型区低的第三个第一导电型区、平均杂质浓度比上述第一个第二导电型区低的第三个第二导电型区、平均杂质浓度比上述第二个第一导电型区低的第四个第一导电型区和平均杂质浓度比上述第二个第二导电型区低的第四个第二导电型区的中间区域。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第二工序中，沿上述第二方向在与上述第二形成区域分离的位置配置上述第一部分。
在上述热处理工序中，在上述第一部分与上述第二形成区域之间形成上述中间区域。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在电阻比上述第一导电型半导体层低的低电阻层上形成上述第一并列pn层和上述第二並pn层。在上述热处理工序之后，在上述第一并列pn层的相对于上述低电阻层侧相反的一侧形成表面元件结构。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，将上述第一并列pn层形成于导通状态时流通电流的元件活性部，将上述第二并列pn层形成于包围上述元件活性部的元件周边部。
根据上述发明，能够按照每个第一并列pn层的角部的呈阶梯状的部分(阶差区域)的重复节距而使第一个第一导电型区和第一个第二导电型区的节距变短。据此，能够按照每个阶差区域的重复节距而降低第一并列pn层的平均杂质浓度，在平均杂质浓度得到了降低的部分能够抑制由于第一个第一导电型区和第一个第二导电型区的重复节距不同而在第一、第二并列pn层间相互产生的不良影响。因此，在第一并列pn层的角部，能够抑制元件活性部与耐压结构部之间的边界区域的耐压局部地降低。因此，将n型区和p型区的重复节距比第一并列pn层窄的第二并列pn层配置于耐压结构部，即使耐压结构部的耐压比元件活性部的耐压高。在第一并列pn层的角部也不会产生元件活性部与耐压结构部之间的边界区域处的耐压下降。另外，即使增大第一并列pn层的平均杂质浓度而实现了低导通电阻化，也能够维持元件周边部与元件活性部之间的耐压差。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，起到能够降低导通电阻，并且能够抑制耐压降低的效果。
附图说明
图1是示出实施方式1的半导体装置的平面布局的俯视图。
图2是详细地示出图1的矩形框A中的平面布局的俯视图。
图3是放大地示出图1的矩形框B中的平面布局的俯视图。
图4是示出图2的剖切线C-C′处的截面构造的截面图。
图5是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图6是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图7是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图8是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图9是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图10是示出实施方式1的半导体装置的制造过程中的状态的截面图。
图11是示出实施方式1的半导体装置的制造过程中的状态的说明图。
图12是示出实施方式1的半导体装置的元件活性部的一例的截面图。
图13是示出实施方式1的半导体装置的元件活性部的另一例的截面图。
图14是示出实施方式2的半导体装置的制造过程中的状态的俯视图。
图15是示出实施方式3的半导体装置的制造过程中的状态的俯视图。
图16是示出以往的超结半导体装置的并列pn层的平面布局的俯视图。
图17是示出以往的超结半导体装置的并列pn层的平面布局的俯视图。
符号说明
1 n+型漏层
2 n型缓冲层
3 第一n型区
3a 阶差区域的最外区域
3b 阶差区域的最外区域的窄幅部
4 第一p型区
5 第一并列pn层
5a、25a 阶差区域
6 第一、第二并列pn层间的中间区域
7 p型基区
8 源电极
9 漏电极
10a 元件活性部
10b 元件活性部与耐压结构部之间的边界区域
10c 耐压结构部
10d 元件周边部
10e 第一区域
10f 第二区域
10g 第三区域
12 n-型区
13 第二n型区
14 第二p型区
15 第二并列pn层
16 n型沟道停止区
17 p型最外周区域
18 沟道停止电极
19 层间绝缘膜
21a～21f n-型半导体层
22a～22e、42a p型杂质注入区域
23a～23e、43a n型杂质注入区域
24 外延层
26a 阶差区域的最外杂质注入区域
26b、26d 阶差区域的最外杂质注入区域的窄幅部
26c 阶差区域的最外杂质注入区域的宽幅部
31、33 抗蚀掩模
32、34 离子注入
43b 耐压结构部的杂质注入区域的窄幅部
47 过渡区
51、61 n+型源区
52、62 p+型接触区
53、64 栅绝缘膜
54、65 栅电极
63 沟槽
71、72 凹部
73 第三n型区
74 第三p型区
75 第三并列pn层
83 第四n型区
84 第四p型区
85 第四并列pn层
P1 第一并列pn层的重复节距
P2 第二并列pn层的重复节距
P3 阶差区域的节距转变部分中的第一并列pn层的节距
Y 夹在第一p型区与第二p型区的中心对置的位置之间的区间
a1 夹在第一p型区与第二p型区的中心对置的位置之间的区间的第一並列pn层的区域
a2 夹在第一p型区与第二p型区的中心对置的位置之间的区间的中间区域
a3 夹在第一p型区与第二p型区的中心对置的位置之间的区间的第二並列pn层的区域
a1′、a2′、a3′ 中点
d1 形成于元件活性部的n型杂质注入区域与p型杂质注入区域之间的间隔
d2 形成于耐压结构部的n型杂质注入区域与p型杂质注入区域之间的间隔
w1 第一n型区和第一p型区的宽度
w2 第二n型区和第二p型区的宽度
w3 阶差区域的最外区域的窄幅部的宽度
w4 第一、第二并列pn层间的中间区域的宽度
w11 元件活性部的杂质注入区域的宽度
w12 耐压结构部的杂质注入区域的宽度
w13、w21 阶差区域的最外杂质注入区域的窄幅部的宽度
w22 耐压结构部的杂质注入区域的窄幅部的宽度
t1 阶差区域的最外杂质注入区域的窄幅部的长度
t2 耐压结构部的杂质注入区域的窄幅部的长度
x 与并列pn层的条纹正交的横向(第二方向)
y 并列pn层的条纹延伸的横向(第一方向)
z 深度方向
具体实施方式
以下，参照附图来详细说明本发明的半导体装置以及半导体装置的制造方法的优选的实施方式。本说明书以及附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和－分别表示与未标记的层和区域相比杂质浓度高以及杂质浓度低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
以具备超结结构的n沟道型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅型场效应晶体管)为例对实施方式1的半导体装置的结构进行说明。图1是示出实施方式1的半导体装置的平面布局的俯视图。图2是详细地示出图1的矩形框A中的平面布局的俯视图。图3是放大地示出图1的矩形框B中的平面布局的俯视图。图4是示出图2的剖切线C-C′处的截面构造的截面图。在图1中示出实施方式1的半导体装置的1/4的部分。另外，在图1中示出横截第一并列pn层5、第二并列pn层15的平面，例如元件活性部10a的第一并列pn层5的1/2的深度处的平面上的形状。
另外，在图1中，为了明确第一n型区3和第一p型区4的重复节距P1与第二n型区13和第二p型区14的重复节距P2的不同，将这些区域的个数示出得比图4少。在图4中示出从元件活性部10a的第一并列pn层5到耐压结构部10c的第二并列pn层15的范围内，通过第一并列pn层5和第二并列层15间的中间区域6的截面构造。元件活性部10a处于导通状态时有电流流通的区域。元件周边部10d由边界区域10b和耐压结构部10c构成，包围元件活性部10a的周围。耐压结构部10c是缓和芯片正面侧的电场并保持耐压的区域。
如图1～4所示，实施方式1的半导体装置具备元件活性部10a和包围元件活性部10a的周围的元件周边部10d。元件活性部10a的平面形状呈具有以预定的曲率弯曲的角部(相当于矩形顶点的部分)的大致矩形形状。在元件活性部10a的第一主面(芯片正面)侧，作为元件的正面结构，设置有省略图示的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。在元件活性部10a的第二主面侧设置有n+型漏层1，在与n+型漏层1相比距离第二主面(芯片背面)更深的位置设置有n型缓冲层2。在元件活性部10a的第二主面设置有与n+型漏层1接触的漏电极9。n型缓冲层2、n+型漏层1以及漏电极9被设置为从元件活性部10a延伸到元件周边部10d。
在元件活性部10a，在MOS栅结构与n型缓冲层2之间设置有第一並列pn层5。第一并列pn层5是将第一n型区3和第一p型区4沿着与第一主面平行的方向(横向)交替重复地接合而成。第一n型区3以及第一p型区4的平面布局为条纹状。在图2中，以阴影线示出第一n型区3，以空白示出第一p型区4。以下，将第一并列pn层5的条纹延伸的横向设为第一方向y，将与条纹正交的横向(与第一方向y正交的方向)设为第二方向x。第一并列pn层5被设置为从元件活性部10a延伸到元件活性部10a与耐压结构部10c之间的边界区域10b，在边界区域10b借由中间区域6与第二并列pn层15连续。
第一并列pn层5与元件活性部10a相比表面积更大，且具有与元件活性部10a大致相同的大致矩形形状的平面形状。第一n型区3和第一p型区4的长度(第一方向y的长度)被设定为在第一并列pn层5的角部阶梯性地变短，且相邻的第一n型区3和第一p型区4的端部彼此相连的轨迹近似地呈大致圆弧状这样的长度。具体而言，在第一并列pn层5的角部，第一n型区3和第一p型区4被配置在越远离第二方向x的外侧(耐压结构部10c侧)的位置，则第一n型区3和第一p型区4的长度按照每次第一n型区3和第一p型区4分别以预定节距重复而变得越短。即，第一并列pn层5的角部具有阶梯状地配置将连续预定个数的第一n型区3和第一p型区4作为一段的多段阶差区域5a而成的平面形状。
各阶差区域5a借由中间区域6与第二并列pn层15连续。即，从耐压结构部10c到阶差区域5a侧，第二并列pn层15呈与阶差区域5a对应的段差状地延伸。因此，构成阶差区域5a的第一n型区3和第一p型区4中，位于第二方向x的最外侧的区域(在图2中为第一n型区3(以下，称作阶差区域5a的最外区域3a))的第一方向y的端部(以下，仅称作端部)侧的部分3b借由中间区域6而在第二方向x与第二并列pn层15对置。具体而言，阶差区域5a的最外区域3a的端部侧的部分3b，与第二并列pn层15的第二n型区13和第二p型区14中的导电型与该最外区域3a不同的区域(在图2中为第二p型区14)借由中间区域6沿第二方向x对置。在图2中，以阴影线示出第二n型区13，以空白示出第二p型区14。
另外，阶差区域5a的最外区域3a呈使端部侧的部分(以下，称作窄幅部)3b的第二方向x的外侧的部分朝向第二方向x的内侧均匀地凹陷而缩短为宽度(第二方向x的宽度)w3的平面形状。即，阶差区域5a成为第一n型区3和第一p型区4的节距的转变区域。阶差区域5a的最外区域3a的窄幅部3b的宽度w3比第一并列pn层5的第一n型区3的宽度w1窄(w3＜w1)，并且比后述的第二并列pn层15的第二n型区13的宽度w2宽(w2＜w3)。具体而言，阶差区域5a的最外区域3a的窄幅部3b的宽度w3大致为第一n型区3的宽度w1和第二n型区13的宽度w2的平均值(w3＝(w1+w2)/2)。
隔着阶差区域5a的最外区域3a且沿第二方向x对置的第一p型区4以及第二p型区14的节距P3大致为第一n型区3和第一p型区4的重复节距P1与第二n型区13和第二p型区14的重复节距P2的平均值(P3＝(P1+P2)/2)。阶差区域5a的最外区域3a的平均杂质浓度大致为第一n型区3的平均杂质浓度与第二n型区13的平均杂质浓度的平均值。在图2中，示出第一n型区3和第一p型区4分别每重复三个节距(共计六个节距)，且第二n型区13和第二p型区14分别每重复四个节距(共计八个节距)来配置阶差区域5a的状态。
元件周边部10d由边界区域10b和耐压结构部10c构成。元件周边部10d例如是比配置于最外侧的MOS栅结构的栅电极的外侧端部更靠外侧的区域，或者在该栅电极的外侧配置有n+型源区的情况下，是比该n+型源区的外侧端部更靠外侧的区域。耐压结构部10c隔着边界区域10b包围元件活性部10a的周围。耐压结构部10c例如是比配置于最外侧的p型基区7的外侧端部更靠外侧的区域。
在耐压结构部10c，在n型缓冲层2上设置有第二并列pn层15。第二并列pn层15是第二n型区13和第二p型区14沿横向相互重复地接合而成。第二n型区13和第二p型区14的平面布局为条纹状。第二并列pn层15的条纹的朝向与第一并列pn层5的条纹的朝向相同。第二n型区13和第二p型区14的重复节距P2比第一n型区3和第一p型区4的重复节距P1窄。
第二n型区13和第二p型区14的平均杂质浓度分别比第一n型区3和第一p型区4的平均杂质浓度低。通过使第二n型区13和第二p型区14的重复节距P2窄，从而使得平均杂质浓度低，在第二并列pn层15中耗尽层易于向外周方向延伸，因此，容易使初始耐压高耐压化。第二p型区14在耗尽之前起到与保护环同样的作用。据此，第二n型区13的电场被缓和，因此易于使耐压结构部10c高耐压化。
第二并列pn层15被设置为以隔着中间区域6包围第一并列pn层5的周围的方式从耐压结构部10c延伸到边界区域10b。另外，如上所述，第二并列pn层15借由中间区域6与第一并列pn层5连续。中间区域6是使在通过后述的第一、第二离子注入相互分离而形成的第一并列pn层5和第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的未进行杂质的离子注入的区域(后述的第三区域)而成的、构成近似并列pn层的区域。中间区域6由平均杂质浓度比第一n型区3低的n型区和平均杂质浓度比第一p型区4低的p型区构成，在截止状态时成为比第一并列pn层5更容易耗尽的区域。
具体而言，中间区域6的内侧(元件活性部10a侧)部分配置有第三并列pn层75，所述第三并列pn层75具有以与第一n型区3和第一p型区4的重复节距P1大致相等的重复节距交替地配置的、杂质浓度随着朝向外侧而变低的第三n型区73和第三p型区74。中间区域6的外侧部分配置有第四并列pn层85，所述第四并列pn层85具有以与第二n型区13和第二p型区14的重复节距P2大致相等的重复节距交替地配置的、杂质浓度随着朝向内侧而降低的第四n型区83和第四p型区84。在中间区域6配置有平均杂质浓度比第一n型区3低的第三n型区73和平均杂质浓度比第一p型区4低的第三p型区74，以及平均杂质浓度比第二n型区13低的第四n型区83和平均杂质浓度比第二p型区14低的第四p型区84。
另外，宽度与夹设于第一p型区4与第二p型区14的中心对置的位置之间的区间Y的中间区域a2的宽度w4相同的第一并列pn层5的区域a1和第二并列pn层15的区域a3的p型杂质量和n型杂质量，相对于区间Y的中间区域a2，满足Ca2＜(Ca1+Ca3)/2。Ca1～Ca3分别是区域a1～a3的杂质量。第一p型区4与第二p型区14的中心对置是指第一p型区4的第二方向x的中心与第二p型区14的第二方向x的中心沿第一方向y位于同一直线上。因此，中间区域6在截止状态时成为比第一并列pn层5更容易耗尽的区域。并且，在第一p型区4与第二p型区14的中心对置的位置，区间Y的中间区域a2的中点a2'的杂质浓度比第一并列pn层5的区域a1的中点a1'的杂质浓度以及第二并列pn层15的区域a3的中点a3'的杂质浓度低。
配置于中间区域6的第三并列pn层75与第四并列pn层85对置。在第三并列pn层75与第四并列pn层85之间具有过渡区47，过渡区47是将具有不同的重复节距的第一并列pn层5、第二并列pn层15的各杂质注入区域的杂质扩散而成。应予说明，第三并列pn层75和第四并列pn层85也可以以成为第一并列pn层5、第二并列pn层15的各杂质注入区域之间的杂质扩散而重叠的方式接触。
第二并列pn层15的、配置于耐压结构部10c的部分可以以从n型缓冲层2开始不到达第一主面的厚度来设置。即，在用于形成第二并列pn层15的后述的第一、第二离子注入中，通过其后的热处理，离子注入到外延基体的杂质可以不扩散至第一主面。在该情况下，在耐压结构部10c中，第二并列pn层15与第一主面之间，在形成第二并列pn层15时外延生长而成的最上段的n-型半导体层的一部分作为n-型区而保留。
在比第二并列pn层15更靠外侧的位置，在n型缓冲层2上设置有n-型区12。n-型区12以从n型缓冲层2到达第一主面的厚度来设置。n-型区12包围第二并列pn层15的周围，具有抑制在截止状态时比第二并列pn层15更向外侧扩展的耗尽层的延伸的功能。n-型区12的平均杂质浓度比第二n型区13的平均杂质浓度低。在耐压结构部10c的终端区域，在n型缓冲层2上设置有n型沟道停止区16。
n型沟道停止区16被设置为从n型缓冲层2到达第一主面的厚度。也可以设置p型沟道停止区来代替n型沟道停止区16。在n型沟道停止区16的第一主面侧设置有p型最外周区域17。沟道停止电极18与p型最外周区域17连接，并且，在元件周边部10d中，通过覆盖第一主面的层间绝缘膜19与MOS栅结构的源电极8电绝缘。
虽然没有特别地限定，但例如在实施方式1的半导体装置为纵型MOSFET，耐压为600V水平的情况下，将各部分的尺寸以及杂质浓度设为以下值。漂移区的厚度(第一并列pn层5的厚度)为35μm、第一n型区3和第一p型区4的宽度w1为6.0μm(重复节距P1为12.0μm)。在相当于漂移区(后述的外延层24(参见图9))的1/2的深度的n-型半导体层21c表面配置的第一n型区3和第一p型区4的宽度方向的峰杂质浓度为4.0×1015/cm3。第二n型区13以及第二p型区14的宽度w2为4.0μm(重复节距P2为8.0μm)。在相当于漂移区(后述的外延层24)的1/2深度的n-型半导体层21c表面配置的第二n型区13和第二p型区14的宽度方向的峰杂质浓度为2.0×1015/cm3。阶差区域5a的最外区域3a的窄幅部3b的宽度w3为4μm。夹着阶差区域5a的最外区域3a且沿第二方向x对置的第一p型区4和第二p型区14的节距P3为10.0μm。阶差区域5a以第一n型区3和第一p型区4分别每重复三个节距(共计六个节距)而配置。第一并列pn层5、第二并列pn层15之间的第一方向y的间隔(中间区域6的第一方向y的宽度)w4为2μm。在相当于漂移区(后述的外延层24)的1/2的深度的n-型半导体层21c表面配置的n-型区12的宽度方向的峰杂质浓度优选为1.0×1015/cm3以下。
应予说明，在本实施方式1中虽然示出了在元件活性部10a，在MOS栅结构与n型缓冲层2之间设置有第一并列pn层5，在耐压结构部10c中，在n型缓冲层2上设置有第二并列pn层15的结构，但也可以将第一并列pn层5设置在MOS栅结构与n+型漏层1之间，将第二并列pn层15设置在n+型漏层1上。
接下来，对实施方式1的半导体装置的制造方法进行说明。图5～图10是示出实施方式1的半导体装置的制造过程中的状态的截面图。图11是示出实施方式1的半导体装置的制造过程中的状态的说明图。图11是第一并列pn层5的角部的形成过程中的状态。在图11(a)中，示出在用于形成第一并列pn层5的第一、第二离子注入之后且热处理之前的杂质注入区域的平面布局，在图11(b)中示出热处理后的状态。在图5～10中图示出元件活性部10a的第一并列pn层5的制造过程中的截面的状态，虽然省略了耐压结构部10c的第二并列pn层15的制造过程中的状态的图示，但第二并列pn层15通过与第一并列pn层5相同的方法而与第一并列pn层5同时形成。即，在图5～10中，使重复节距P2变窄了的状态为第二并列pn层15的制造过程中的截面的状态。
首先，如图5所示，在成为n+型漏层1的n+型初始基板的正面上，通过外延生长来形成n型缓冲层2。接下来，如图6所示，在n型缓冲层2上，通过外延生长以预定的厚度t来堆积(形成)第一段的n-型半导体层21a。接下来，如图7所示，在n-型半导体层21a上形成与第一并列pn层5的第一p型区4以及第二并列pn层15的第二p型区14的形成区域对应的部分开口的抗蚀掩模31。抗蚀掩模31的开口部的宽度，在元件活性部10a中比第一p型区4的宽度w1窄，在耐压结构部10c中比第二p型区14的宽度w2窄。另外，抗蚀掩模31的开口部的宽度在耐压结构部10c中比在元件活性部10a中窄。接下来，将抗蚀掩模31作为掩模来进行p型杂质的第一离子注入32。通过该第一离子注入32，在n-型半导体层21a的表面层，在元件活性部10a中以预定的重复节距P1选择性地形成p型杂质注入区域22a，在耐压结构部10c中以预定的重复节距P2选择性地形成p型杂质注入区域42a(参见图11(a))。p型杂质注入区域22a、42a的深度例如比n-型半导体层21a的厚度t浅。
接下来，如图8所示，去除抗蚀掩模31之后，在n-型半导体层21a上形成与第一并列pn层5的第一n型区3和第二并列pn层15的第二n型区13的形成区域对应的部分开口的抗蚀掩模33。抗蚀掩模33的开口部的宽度，在元件活性部10a中比第一n型区3的宽度w1窄，在耐压结构部10c中比第二n型区13的宽度w2窄。另外，抗蚀掩模33的开口部的宽度在耐压结构部10c中比在元件活性部10a中窄。接下来，将抗蚀掩模33作为掩模来进行n型杂质的第二离子注入34。通过该第二离子注入34，从而在n-型半导体层21a的表面层，在元件活性部10a中以预定的重复节距P1选择性地形成n型杂质注入区域23a，在耐压结构部10c中以预定的重复节距P2选择性地形成n型杂质注入区域43a(参见图11(a))。n型杂质注入区域23a、43a的深度例如比n-型半导体层21a的厚度t浅。n型杂质注入区域23a、43a的形成工序与p型杂质注入区域22a、42a的形成工序可以互换。
在上述的第一离子注入32、第二离子注入34中，如下配置各杂质注入区域22a、23a、42a、43a和阶差区域25a。如图11(a)所示，在元件活性部10a中，n型杂质注入区域23a和p型杂质注入区域22a以预定的间隔d1分离地配置。在耐压结构部10c中，n型杂质注入区域43a和p型杂质注入区域42a以预定的间隔d2分离地配置。即，n型杂质注入区域23a和p型杂质注入区域22a的宽度w11比第一并列pn层5的第一n型区3和第一p型区4的宽度w1窄。n型杂质注入区域43a和p型杂质注入区域42a的宽度w12比第二并列pn层15的第二n型区13和第二p型区14的宽度w2窄。各杂质注入区域22a、23a、42a、43a配置为延伸至元件活性部10a与耐压结构部10c之间的边界区域10b。具体而言，在第一方向y上，元件活性部10a的n型杂质注入区域23a和p型杂质注入区域22a配置为延伸到边界区域10b的内侧(元件活性部10a侧)的第一区域10e。耐压结构部10c的n型杂质注入区域43a和p型杂质注入区域42a配置为延伸到边界区域10b的外侧(耐压结构部10c侧)的第二区域10f。
另外，由抗蚀掩模31、33覆盖第一区域10e和第二区域10f的边界附近，形成不进行杂质的离子注入的第三区域10g，元件活性部10a的各杂质注入区域22a、23a和耐压结构部10c的各杂质注入区域42a、43a也可以沿第一方向y分离地配置。第三区域10g是通过后述的热处理而成为第一并列pn层5、第二并列pn层15间的中间区域6的部分，以与中间区域6大致相同的宽度w4形成。并且，在第一并列pn层5的形成区域的角部附近，每当n型杂质注入区域23a和p型杂质注入区域22a分别按预定节距重复，则使元件活性部10a的n型杂质注入区域23a和p型杂质注入区域22a的长度变短，从而形成阶差区域25a。使耐压结构部10c的n型杂质注入区域43a和p型杂质注入区域42a以与各阶差区域25a对应的段差状在元件活性部10a侧延伸。使各阶差区域25a成为沿第一方向y隔着第三区域10g而与n型杂质注入区域43a和p型杂质注入区域42a的端部对置的状态。
另外，使在阶差区域25a所包括的n型杂质注入区域23a和p型杂质注入区域22a中的位于第二方向x的最外侧的区域(在图11(a)中为n型杂质注入区域23a(以下，称为阶差区域25a的最外杂质注入区域26a))的端部侧的部分26b成为导电型与最外杂质注入区域26a的导电型不同的区域(在图11(a)中为p型杂质注入区域42a)沿第二方向x对置的状态。另外，使阶差区域25a的最外杂质注入区域26a成为端部侧的部分(窄幅部)26b在第二方向x的外侧的部分向第二方向x的内侧均匀地凹陷，缩窄成为宽度w13的平面形状。将阶差区域25a的最外杂质注入区域26a的窄幅部26b的宽度w13设定为比n型杂质注入区域23a的宽度w11窄(w13＜w11)，且比n型杂质注入区域43a的宽度w12宽(w12＜w13)。具体而言，将阶差区域25a的最外杂质注入区域26a的窄幅部26b的宽度w13设定为n型杂质注入区域23a的宽度w11与p型杂质注入区域42a的宽度w12的大致平均值(w13＝(w11+w12)/2)。
虽然没有特别地限定，但例如在实施方式1的半导体装置为纵型MOSFET，耐压为600V水平的情况下，将各n型杂质注入区域的尺寸设为以下值。元件活性部10a的n型杂质注入区域23a和p型杂质注入区域22a的宽度w11为3.0μm(重复节距P1为12.0μm)，n型杂质注入区域23a和p型杂质注入区域22a的杂质掺杂量为0.2×1013/cm2以上且2.0×1013/cm2以下的程度。耐压结构部10c的n型杂质注入区域43a和p型杂质注入区域42a的宽度w12为1.0μm(重复节距P2为8.0μm)、n型杂质注入区域43a和p型杂质注入区域42a的掺杂量为0.2×1013/cm2以上且2.0×1013/cm2以下的程度。阶差区域25a的最外杂质注入区域26a的窄幅部26b的宽度w13为2.0μm(＝(3.0μm+1.0μm)/2)。夹着阶差区域25a的最外杂质注入区域26a而沿第二方向x对置的p型杂质注入区域22a和p型杂质注入区域42a的节距P3为10.0μm。在第一并列pn层5的形成区域的角部附近配置阶差区域25a，所述阶差区域25a为n型杂质注入区域23a和p型杂质注入区域22a分别以每三个节距(共计六个节距)重复，n型杂质注入区域43a和p型杂质注入区域42a分别以每四个节距(共计八个节距)重复。
接下来，如图9所示，去除抗蚀掩模33之后，在n-型半导体层21a上通过外延生长进一步堆积多段n-型半导体层21b～21f来形成由这些多段(例如六段)n-型半导体层21a～21f构成的预定厚度的外延层24。此时，每次堆积n-型半导体层21b～21e，都与第一段n-型半导体层21a同样地进行第一离子注入32、第二离子注入34而在元件活性部10a和耐压结构部10c分别形成p型杂质注入区域和n型杂质注入区域。在元件活性部10a和耐压结构部10c分别形成的p型杂质注入区域和n型杂质注入区域的平面布局与在第一段n-型半导体层21a所形成的p型杂质注入区域和n型杂质注入区域的平面布局相同。在图9中示出在元件活性部10a中，在n-型半导体层21b～21e分别形成了p型杂质注入区域22b～22e，并且分别形成了n型杂质注入区域23b～23e的状态。在成为外延层24的n-型半导体层21a～21f中的最上段的n-型半导体层21f也可以不进行第一离子注入32、第二离子注入34。通过到此为止的工序，在成为n+型漏层1的n+型初始基板的正面上形成有按顺序层积n型缓冲层2和外延层24而成的外延基体。
接下来，如图10、图11(b)所示，通过热处理使得n-型半导体层21a～21e内的各n型杂质注入区域和各p型杂质注入区域扩散。在图11(b)中示出热处理后的n-型半导体层21a～21f沿图11(a)的剖切线C-C′剖切时的截面构造。各n型杂质注入区域和各p型杂质注入区域分别形成为沿第一方向y延伸的直线状，因此分别以沿第一方向y直线状延伸的离子注入部位为中心轴的大致圆柱状地扩展。据此，在元件活性部10a中，沿深度方向z对置的n型杂质注入区域23a～23e以彼此相互重合的方式连结而形成第一n型区3，并且沿深度方向z对置的p型杂质注入区域22a～22e彼此以相互重合的当时连结而形成第一p型区4。并且，沿第二方向x对置的第一n型区3和第一p型区4以相互重合的方式连结而形成第一并列pn层5。在耐压结构部10c中也同样地，沿深度方向z对置的n型杂质注入区域(未图示)彼此以相互重合的方式连结而形成第二n型区13，并且沿深度方向z对置的p型杂质注入区域(未图示)彼此以相互重叠的方式连结而形成第二p型区14。并且，沿第二方向x对置的第二n型区13和第二p型区14以相互重合的方式连结而形成第二并列pn层15。此时，在边界区域10b的第三区域10g中，n型杂质和p型杂质分别从元件活性部10a和耐压结构部10c的n型杂质注入区域和各p型杂质注入区域扩散而形成中间区域6。
n型沟道停止区16例如也可以在与第一p型区4、第二p型区14的形成同时地通过第一离子注入32来形成，也可以在与第一离子注入32不同的时刻通过选择性地进行p型杂质的离子注入来形成。n-型区12可以通过在第一离子注入32、第二离子注入34时由抗蚀掩模31、33覆盖n-型区12的形成区域来形成，也可以进一步增加选择性地进行n型杂质的离子注入的工序来形成。接下来，通过通常的方法按顺序进行形成MOS栅结构、p型最外周区域17、层间绝缘膜19、源电极8、沟道停止电极18和/或漏电极9的工序等剩余的工序。然后，通过将外延基体切割(切断)为芯片状，从而完成图1～4所示的超结半导体装置。
接下来，对实施方式1的半导体装置的元件活性部10a的一例进行说明。图12是示出实施方式1的半导体装置的元件活性部的一例的截面图。图13是示出实施方式1的半导体装置的元件活性部的另一例的截面图。如图12所示，在元件活性部10a中，在第一主面侧设置有由p型基区7、n+型源区51、p+型接触区52、栅绝缘膜53和栅电极54构成的通常的平面栅结构的MOS栅结构。另外，如图13所示，也可以在元件活性部10a中，在第一主面侧设置由p型基区7、n+型源区61、p+型接触区62、沟槽63、栅绝缘膜64和栅电极65构成的通常的沟槽栅结构的MOS栅结构。这些MOS栅结构以沿深度方向与第一并列pn层5的第一p型区4接触的方式配置p型基区7即可。第一并列pn层5中的虚线是在形成第一并列pn层5时通过外延生长进行了多段层积的n-型半导体层间的边界。
如上述说明，根据实施方式1，在第一并列pn层的角部，通过使第一n型区和第一p型区的长度阶梯状地变短而阶梯状地形成多段的阶差区域，并且使各阶差区域的最外区域的宽度局部地变窄，从而能够按照每次阶差区域的重复节距来使第一n型区和第一p型区的节距变窄。据此，能够按照每次阶差区域的重复节距来使第一并列pn层的杂质浓度降低，在杂质浓度变低了的部分能够抑制由于n型区和p型区的重复节距不同而在第一、第二并列pn层间相互产生的不良影响。因此，对于第一并列pn层的角部来说，能够抑制元件活性部和耐压结构部之间的边界区域的耐压局部降低。因此，在耐压结构部配置比第一并列pn层的n型区和p型区的重复节距窄的第二并列pn层，即使将耐压结构部的耐压设定得比元件活性部的耐压高，在第一并列pn层的角部也不产生元件活性部和耐压结构部之间的边界区域处的耐压降低。因此，能够使元件周边部(耐压结构部和边界区域)的耐压比元件活性部的耐压高而实现元件整体的高耐压化。另外，即便使第一并列pn层的杂质浓度高而实现了低导通电阻化，也能够维持元件周边部和元件活性部之间的耐压差。因此，能够降低导通电阻，并且能够抑制耐压降低。
另外，根据实施方式1，在成为第一并列pn层的杂质注入区域与成为第二并列pn层的杂质注入区域之间形成未进行杂质的离子注入的第三区域，通过使各杂质注入区域在该第三区域热扩散，从而能够在第一、第二并列pn层间形成由杂质浓度比第一并列pn层低的近似并列pn层构成的中间区域。中间区域的杂质浓度比第一并列pn层的杂质浓度低，因此与第一并列pn层相比容易被耗尽而电场不易集中。因此，能够分别调整第一、二并列pn层的电荷平衡，因此使得元件周边部的耐压比元件活性部的耐压高，易于元件整体的高耐压化。因此，能够提高可靠性。另外，通过使元件周边部的耐压比元件活性部的耐压高，从而能够使得雪崩耐受量和/或反向恢复耐受量提高。
(实施方式2)
接下来，对实施方式2的半导体装置的制造方法进行说明。图14是示出实施方式2的半导体装置的制造过程中的状态的俯视图。在实施方式2的半导体装置的制造方法中，通过离子注入而在元件活性部10a形成的杂质注入区域(在图14中为n型杂质注入区域23a)的平面形状与实施方式1的半导体装置的制造方法不同。具体而言，阶差区域25a的最外杂质注入区域26a的窄幅部(以下，称作第一窄幅部)26b的例如在第二方向x的外侧的部分具有凹部71，由此使得第一窄幅部26b的宽度w13局部地变窄。
第一窄幅部26b的、由凹部71导致的宽度进一步缩窄的部分(以下，称作第二窄幅部)26d形成在与最外杂质注入区域26a的、宽度比第一窄幅部26b宽的部分(以下，称作宽幅部)26c的边界附近。将第二窄幅部26d的宽度w21设定为比第一窄幅部26b的、第二窄幅部26d以外的部分的宽度w13窄，并且比n型杂质注入区域43a的宽度w12宽(w12＜w21＜w13)。具体而言，第二窄幅部26d的宽度w21例如设定为最外杂质注入区域26a(n型杂质注入区域23a)的宽度w11的1/2(w21＝w11/2)。第二窄幅部26d的长度t1例如与第三区域10g的宽度(中间区域6的宽度w4)相同。
如上述说明，根据实施方式2，能够获得与实施方式1相同的效果。
(实施方式3)
接下来，对实施方式3的半导体装置的制造方法进行说明。图15是示出实施方式3的半导体装置的制造过程中的状态的俯视图。实施方式3的半导体装置的制造方法中，通过离子注入而形成的耐压结构部10c的杂质注入区域42a、43a(在图15中为n型杂质注入区域43a)的平面形状与实施方式1的半导体装置的制造方法不同。具体而言，使得与阶差区域25a的最外杂质注入区域26a对置的、与最外杂质注入区域26a导电型相同的n型杂质注入区域43a的宽度w12局部变窄。
更具体而言，以阶差区域25a的最外杂质注入区域26a和与最外杂质注入区域26a导电型相同的n型杂质注入区域43a沿第一方向y对置的方式来配置n型杂质注入区域43a和p型杂质注入区域42a。与最外杂质注入区域26a对置的n型杂质注入区域43a以沿第一方向y与最外杂质注入区域26a的第一窄幅部26b接触的方式配置。另外，与最外杂质注入区域26a对置的n型杂质注入区域43a在第二方向x的内侧具有凹部72，由此使得宽度w12局部地变窄。
n型杂质注入区域43a的、由凹部72导致宽度变窄的部分(以下，称作第三窄幅部)43b形成在n型杂质注入区域43a的与最外杂质注入区域26a之间的边界附近。第三窄幅部43b沿第一方向y与最外杂质注入区域26a的第一窄幅部26b接触并连续。第三窄幅部43b的宽度w22例如是n型杂质注入区域43a的宽度w12的1/2(w22＝w12/2)。第三窄幅部43b的长度t2例如与第三区域10g的宽度(中间区域6的宽度w4)相同。
如上述说明，根据实施方式3，能过获得与实施方式1相同的效果。
在上述说明中，本发明并不局限于上述的各实施方式，在没有脱离本发明的主旨的范围内能够进行各种变更。例如，在上述各实施方式中，以阶差区域的最外区域为n型区的情况为例进行了说明，然而，也可以将阶差区域的最外区域设定为p型区。另外，各实施方式中所记载的尺寸和杂质浓度等为一个例子，本发明并不限定于这些数值。另外，在各实施方中，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。另外，本发明并不限于MOSFET，也能够用于IGBT(InsulatedGate Bipolar Transistor：绝缘栅型双极晶体管)、双极晶体管、FWD(Free WheelingDiode：续流二极管)或者肖特基二极管等。
产业上的可利用性
如上所述，本发明的半导体装置和半导体装置的制造方法应用于在包围元件活性部的周围的元件周边部具有耐压结构部的大电力用半导体装置，特别地，应用于将漂移层设置为并列pn层的MOSFET、IGBT、双极晶体管、FWD或者肖特基二极管等高耐压的半导体装置。

Claims (18)

1.一种半导体装置，其特征在于，具备：
表面元件结构，其设置于第一主面侧；
低电阻层，其设置于第二主面侧；
第一并列pn层，其设置在所述表面元件结构与所述低电阻层之间，第一个第一导电型区和第一个第二导电型区沿与所述第一主面平行的方向交替地配置；和
第二并列pn层，其以包围所述第一并列pn层的周围的方式设置，且第二个第一导电型区和第二个第二导电型区以比所述第一个第一导电型区和所述第一个第二导电型区的重复节距窄的节距沿与所述第一主面平行的方向交替地配置，
所述第一个第一导电型区和所述第一个第二导电型区被配置为条纹状的平面布局，
所述第一并列pn层的平面形状是具有使所述第一个第一导电型区和所述第一个第二导电型区的条纹状地延伸的第一方向的长度阶梯性地变短而成的阶梯状的角部的矩形形状，
所述第一个第一导电型区或者所述第一个第二导电型区具备：第一部分，其是具有阶梯状的部分，且以与所述第一方向平行的方式与所述第二个第一导电型区或所述第二个第二导电型区相邻；第二部分，其在与所述第一方向正交的第二方向与所述第二个第二导电型区或所述第二个第一导电型区对置，
所述第二方向的所述第一部分的宽度比所述第二部分的宽度窄。
2.如权利要求1所记载的半导体装置，其特征在于，
所述第一部分与构成所述第二并列pn层的所述第二个第一导电型区和所述第二个第二导电型区中的导电型与所述第一部分不同的区域相邻。
3.如权利要求1或2所记载的半导体装置，其特征在于，
所述第一部分具备在所述第二部分侧的部分的宽度比所述第一部分的其他部分的宽度窄的第一凹部。
4.如权利要求1或2所记载的半导体装置，其特征在于，
所述第一部分沿所述第一方向与构成所述第二并列pn层的所述第二个第一导电型区和所述第二个第二导电型区中的相同导电型区域接触，
所述相同导电型区域具备在所述第一部分侧的部分的宽度比所述相同导电型区域的其他部分的宽度窄的第二凹部。
5.如权利要求1或2所记载的半导体装置，其特征在于，
在所述第一并列pn层的角部，当所述第一个第一导电型区和所述第一个第二导电型区的重复节距每重复两次以上，使所述第一个第一导电型区和所述第一个第二导电型区的长度阶梯性地变短一次。
6.如权利要求1或2所记载的半导体装置，其特征在于，
所述第二个第一导电型区和所述第二个第二导电型区配置为朝向与所述第一个第一导电型区和所述第一个第二导电型区相同的条纹状的平面布局。
7.如权利要求1或2所记载的半导体装置，其特征在于，
在对置的所述第一并列pn层与所述第二并列pn层之间还具备中间区域，
所述中间区域具备：
以与所述第一并列pn层接触的方式设置的平均杂质浓度比所述第一个第一导电型区低的第三个第一导电型区以及平均杂质浓度比所述第一个第二导电型区低的第三个第二导电型区；和
以与所述第二并列pn层接触的方式设置的平均杂质浓度比所述第二个第一导电型区低的第四个第一导电型区以及平均杂质浓度比所述第二个第二导电型区低的第四个第二导电型区，
所述第一部分借由所述中间区域沿所述第二方向与所述第二并列pn层接触。
8.如权利要求1或2所记载的半导体装置，其特征在于，还具备：
元件活性部，其配置有所述表面元件结构和所述第一并列pn层，且在导通状态时流通电流；和
元件周边部，其配置有所述第二并列pn层，且包围所述元件活性部。
9.一种半导体装置的制造方法，其特征在于，包括：
重复进行第一工序和第二工序的形成工序，
所述第一工序堆积第一导电型半导体层；
所述第二工序，在所述第一导电型半导体层的表面层，以沿与所述第一导电型半导体层的表面平行的方向交替地配置的方式来形成第一个第一导电型杂质注入区域和第一个第二导电型杂质注入区域，并且以比所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域的重复节距窄的节距，且以沿与所述第一导电型半导体层的表面平行的方向交替地配置的方式来形成第二个第一导电型杂质注入区域和第二个第二导电型杂质注入区域，
热处理工序，通过热处理，使所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域扩散而形成交替地配置第一个第一导电型区和第一个第二导电型区而成的第一并列pn层，并且使所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域扩散而形成交替地配置第二个第一导电型区和第二个第二导电型区而成的第二并列pn层，
在所述第二工序中，
通过以条纹状的平面布局，并且使条纹状地延伸的第一方向的长度阶梯状地缩短的方式来配置所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域，从而使得所述第一并列pn层的第一形成区域的平面形状成为具有阶梯状的角部的矩形形状，
在形成阶梯状的部分，以沿与所述第一方向正交的第二方向与所述第一个第一导电型杂质注入区域或所述第一个第二导电型杂质注入区域对置的方式配置所述第二并列pn层的第二形成区域，
将所述第一个第一导电型杂质注入区域或所述第一个第二导电型杂质注入区域的、与所述第二形成区域对置的第一部分的宽度设定得比所述第一部分以外的第二部分的宽度窄。
10.如权利要求9所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，在所述第一部分，以沿所述第二方向与导电型不同的区域对置的方式将所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域配置于所述第二形成区域。
11.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，形成将所述第一部分的所述第二部分侧的部分的宽度设定得比所述第一部分的其他部分的宽度窄的第三凹部。
12.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，
在所述第一部分，以沿所述第一方向与所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域中的相同导电型区域对置的方式设置所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域，
形成将所述相同导电型区域的所述第一部分侧的部分的宽度设定得比所述相同导电型区域的其他部分的宽度窄的第四凹部。
13.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，当所述第一个第一导电型区和所述第一个第二导电型区的重复节距每重复两次以上，使所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域的所述第一方向的长度阶梯性地变短一次，从而使所述第一形成区域的角部的平面形状成为阶梯状。
14.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，以朝向与所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域相同的条纹状的平面布局来配置所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域。
15.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，在比所述第一个第一导电型杂质注入区域和所述第一个第二导电型杂质注入区域更靠外侧以预定的宽度分离的位置配置所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域，
在所述热处理工序中，在所述第一并列pn层和所述第二并列pn层之间使所述第一个第一导电型杂质注入区域、所述第一个第二导电型杂质注入区域、所述第二个第一导电型杂质注入区域和所述第二个第二导电型杂质注入区域扩散，而形成具有平均杂质浓度比所述第一个第一导电型区低的第三个第一导电型区、平均杂质浓度比所述第一个第二导电型区低的第三个第二导电型区、平均杂质浓度比所述第二个第一导电型区低的第四个第一导电型区和平均杂质浓度比所述第二个第二导电型区低的第四个第二导电型区的中间区域。
16.如权利要求15所记载的半导体装置的制造方法，其特征在于，
在所述第二工序中，沿所述第二方向在与所述第二形成区域分离的位置配置所述第一部分，
在所述热处理工序中，在所述第一部分与所述第二形成区域之间形成所述中间区域。
17.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
在电阻比所述第一导电型半导体层低的低电阻层上形成所述第一并列pn层和所述第二并列pn层，
在所述热处理工序之后，在所述第一并列pn层的相对于所述低电阻层侧相反的一侧形成表面元件结构。
18.如权利要求9或10所记载的半导体装置的制造方法，其特征在于，
将所述第一并列pn层形成于在导通状态时流通电流的元件活性部，
将所述第二并列pn层形成于包围所述元件活性部的元件周边部。
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