JP2003101037A - 半導体素子 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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Abstract
(57)【要約】
【課題】第一、第二の二つの主電極と、第一主電極とシ
ョットキー接合を形成する第一の第一導電型領域と、逆
電圧引加時に空乏化する第二の第一導電型領域と第二導
電型領域とを交互に配置した並列ｐn 層と、第一主電極
がオーミック接触する第一導電型低抵抗層とを備える超
接合ショットキーバリアダイオードにおいて、表面電界
を緩和し、漏れ電流の低減を図る。 【解決手段】ｐ型仕切り型１ｂの第一主面側の所定領域
に、第二主面に近い部分より純物濃度の高いｐ型仕切り
領域７を設ける。或いは第二主面に近い部分の幅より幅
を広くする。また、少なくともｐ型仕切り型１ｂの上方
の一部のｎ型表面領域３に、内面に絶縁膜８を形成し導
電体９を埋めた溝を設ける。
ョットキー接合を形成する第一の第一導電型領域と、逆
電圧引加時に空乏化する第二の第一導電型領域と第二導
電型領域とを交互に配置した並列ｐn 層と、第一主電極
がオーミック接触する第一導電型低抵抗層とを備える超
接合ショットキーバリアダイオードにおいて、表面電界
を緩和し、漏れ電流の低減を図る。 【解決手段】ｐ型仕切り型１ｂの第一主面側の所定領域
に、第二主面に近い部分より純物濃度の高いｐ型仕切り
領域７を設ける。或いは第二主面に近い部分の幅より幅
を広くする。また、少なくともｐ型仕切り型１ｂの上方
の一部のｎ型表面領域３に、内面に絶縁膜８を形成し導
電体９を埋めた溝を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、逆電圧印加時に空
乏化する第二の第一導電型領域と第二導電型領域とを交
互に配置した並列ｐｎ層を有する半導体素子について、
高耐圧化、大電流容量化を可能にする構造に関する。
乏化する第二の第一導電型領域と第二導電型領域とを交
互に配置した並列ｐｎ層を有する半導体素子について、
高耐圧化、大電流容量化を可能にする構造に関する。
【０００２】
【従来の技術】一般に半導体素子は、片面に電極部をも
つ横型素子と、両面に電極をもつ縦型素子とに大別され
る。縦型半導体素子は、オン時にドリフト電流が流れる
方向と、オフ時の逆バイアス電圧による空乏層が延びる
方向とが同じである。例えば、通常のプレーナ型のｎ型
ショットキーダイオードにおいて、ｎ型ドリフト領域の
部分は、オン状態の時は縦方向にドリフト電流を流す電
流経路として働き、オフ状態の時は空乏化して耐圧を高
める。
つ横型素子と、両面に電極をもつ縦型素子とに大別され
る。縦型半導体素子は、オン時にドリフト電流が流れる
方向と、オフ時の逆バイアス電圧による空乏層が延びる
方向とが同じである。例えば、通常のプレーナ型のｎ型
ショットキーダイオードにおいて、ｎ型ドリフト領域の
部分は、オン状態の時は縦方向にドリフト電流を流す電
流経路として働き、オフ状態の時は空乏化して耐圧を高
める。
【０００３】そのｎ型ドリフト領域の電流経路を短くす
ることは、ｎ型ドリフト領域の抵抗分が低くなるので、
実質的なオン電圧を下げる効果に繋がる。しかし一方バ
リア金属とｎ型ドリフト領域との間のショットキー接合
から進行するアノード−カソード間空乏層が広がる幅が
狭く、シリコンの臨界電界強度に速く達するため、耐圧
が低下してしまう。逆に耐圧の高い半導体装置では、ｎ
型ドリフト領域が厚くなるため、必然的にオン電圧が大
きくなり、損失が増すことになる。
ることは、ｎ型ドリフト領域の抵抗分が低くなるので、
実質的なオン電圧を下げる効果に繋がる。しかし一方バ
リア金属とｎ型ドリフト領域との間のショットキー接合
から進行するアノード−カソード間空乏層が広がる幅が
狭く、シリコンの臨界電界強度に速く達するため、耐圧
が低下してしまう。逆に耐圧の高い半導体装置では、ｎ
型ドリフト領域が厚くなるため、必然的にオン電圧が大
きくなり、損失が増すことになる。
【０００４】すなわちオン電圧と耐圧との間にトレード
オフ関係がある。このトレードオフ関係は、ＭＯＳＦＥ
Ｔ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオー
ド等の半導体素子においても同様に成立することが知ら
れている。また、この問題は、オン時にドリフト電流が
流れる方向と、オフ時の逆バイアスによる空乏層の延び
る方向が異なる横型半導体素子についても共通である。
オフ関係がある。このトレードオフ関係は、ＭＯＳＦＥ
Ｔ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオー
ド等の半導体素子においても同様に成立することが知ら
れている。また、この問題は、オン時にドリフト電流が
流れる方向と、オフ時の逆バイアスによる空乏層の延び
る方向が異なる横型半導体素子についても共通である。
【０００５】このオン電圧と耐圧とのトレードオフ関係
の問題に対する解決法として、ドリフト領域を、不純物
濃度を高めたｎ型の領域とｐ型の領域を交互に配置した
並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を
負担するようにした構造の半導体装置が、ＥＰ００５３
８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１
５、特開平９−２６６３１１号および特開２０００−４
０８２２号の公報に開示されている。
の問題に対する解決法として、ドリフト領域を、不純物
濃度を高めたｎ型の領域とｐ型の領域を交互に配置した
並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を
負担するようにした構造の半導体装置が、ＥＰ００５３
８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１
５、特開平９−２６６３１１号および特開２０００−４
０８２２号の公報に開示されている。
【０００６】図１１はそのような新しい構造のショット
キーバリアダイオードの一例の断面図である。通常のプ
レーナ型のｎ型ショットキーバリアダイオードとの構造
上の違いは、ドリフト部が一様、単一の導電型でなく、
縦形層状のｎ型ドリフト領域１ａと縦形層状のｐ型仕切
領域１ｂとを交互に繰り返して接合した並列ｐｎ層１が
配置されている点である。アノード電極５がｎ型ドリフ
ト領域１ａとショットキーバリアを形成している。また
カソード電極６はｎ+ カソード領域４とオーミツクな接
触をしている。
キーバリアダイオードの一例の断面図である。通常のプ
レーナ型のｎ型ショットキーバリアダイオードとの構造
上の違いは、ドリフト部が一様、単一の導電型でなく、
縦形層状のｎ型ドリフト領域１ａと縦形層状のｐ型仕切
領域１ｂとを交互に繰り返して接合した並列ｐｎ層１が
配置されている点である。アノード電極５がｎ型ドリフ
ト領域１ａとショットキーバリアを形成している。また
カソード電極６はｎ+ カソード領域４とオーミツクな接
触をしている。
【０００７】並列ｐｎ層１の不純物濃度が高くても、オ
フ状態では並列ｐｎ層１の縦方向に配向する各ｐｎ接合
から空乏層がその横方向双方に拡張し、ドリフト領域全
体を空乏化するため、高耐圧化を図ることができる。な
お、本発明の発明者らは、オン状態では電流を流すとと
もに、オフ状態では空乏化する並列ｐｎ層からなるドリ
フト層を備える半導体素子を超接合半導体素子と称する
こととする。
フ状態では並列ｐｎ層１の縦方向に配向する各ｐｎ接合
から空乏層がその横方向双方に拡張し、ドリフト領域全
体を空乏化するため、高耐圧化を図ることができる。な
お、本発明の発明者らは、オン状態では電流を流すとと
もに、オフ状態では空乏化する並列ｐｎ層からなるドリ
フト層を備える半導体素子を超接合半導体素子と称する
こととする。
【０００８】
【問題が解決しようとする課題】図１１の超接合ショッ
トキーバリアダイオードでは、ｎ型ドリフト領域１ａ、
ｐ型仕切り領域１ｂともアノード電極５とショットキー
接合を成しているため、逆電圧印加時におけるｎ型ドリ
フト領域１ａの表面電界は必然的に高められてしまう。
この高電界はバリア金属であるアノード電極５とｎ型ド
リフト領域１ａとの間のバリアハイトを低下させる方向
に働くため、高耐圧は得られるものの漏れ電流が大きく
なる問題が生じる。漏れ電流が大き過ぎると逆電圧印加
時の発生損失が増加するだけでなく、熱暴走で素子が破
壊に至る恐れがある。
トキーバリアダイオードでは、ｎ型ドリフト領域１ａ、
ｐ型仕切り領域１ｂともアノード電極５とショットキー
接合を成しているため、逆電圧印加時におけるｎ型ドリ
フト領域１ａの表面電界は必然的に高められてしまう。
この高電界はバリア金属であるアノード電極５とｎ型ド
リフト領域１ａとの間のバリアハイトを低下させる方向
に働くため、高耐圧は得られるものの漏れ電流が大きく
なる問題が生じる。漏れ電流が大き過ぎると逆電圧印加
時の発生損失が増加するだけでなく、熱暴走で素子が破
壊に至る恐れがある。
【０００９】また、アルミニウムなどのｎ型半導体に対
するバリアハイトの高いバリア金属を使用した場合（ｐ
型半導体に対してはバリアハイトは低くなる）、順電圧
印加時にアノード電極５からｐ型仕切り領域１ｂを通し
ｎ型ドリフト領域１ａに正孔が注入されるため、逆回復
時のスイッチングが遅くなってしまう問題がある。この
正孔の注入を回避するための構造が提案されている。図
１２は、その対策を施した超接合ショットキーバリアダ
イオードの断面図である。
するバリアハイトの高いバリア金属を使用した場合（ｐ
型半導体に対してはバリアハイトは低くなる）、順電圧
印加時にアノード電極５からｐ型仕切り領域１ｂを通し
ｎ型ドリフト領域１ａに正孔が注入されるため、逆回復
時のスイッチングが遅くなってしまう問題がある。この
正孔の注入を回避するための構造が提案されている。図
１２は、その対策を施した超接合ショットキーバリアダ
イオードの断面図である。
【００１０】ｐ型仕切り領域１ｂとバリア金属であるア
ノード電極５との間に挟まれたｎ型表面領域３が両者を
分離している。図１３（ａ），（ｂ）はそれぞれ、図１
２の超接合ショツトキーバリアダイオードのｎ型表面領
域３と並列ｐｎ層１とのＡ−Ａ’線、Ｂ−Ｂ’線に沿っ
た電界強度分布図である。
ノード電極５との間に挟まれたｎ型表面領域３が両者を
分離している。図１３（ａ），（ｂ）はそれぞれ、図１
２の超接合ショツトキーバリアダイオードのｎ型表面領
域３と並列ｐｎ層１とのＡ−Ａ’線、Ｂ−Ｂ’線に沿っ
た電界強度分布図である。
【００１１】Ｂ−Ｂ’線に沿った電界強度は、概ね１．
７×１０5V/cm 以下であり、最高値に達するのは、ｐ型
仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半
導体基板の内部であるのに対し、Ａ−Ａ’線に沿った電
界強度は、表面近傍で２×１０5V/cm を越える高い電界
強度になっている。このようにｎ型ドリフト領域上方で
の表面電界は高くなるため、漏れ電流の問題を回避する
ことはできない。
７×１０5V/cm 以下であり、最高値に達するのは、ｐ型
仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半
導体基板の内部であるのに対し、Ａ−Ａ’線に沿った電
界強度は、表面近傍で２×１０5V/cm を越える高い電界
強度になっている。このようにｎ型ドリフト領域上方で
の表面電界は高くなるため、漏れ電流の問題を回避する
ことはできない。
【００１２】以上の問題に鑑み本発明の目的は、耐圧と
オン電圧とのトレードオフ関係を大幅に改善し、高速で
ありながら漏れ電流の低減が期待できる超接合ショット
キーダイオードを提供することにある。
オン電圧とのトレードオフ関係を大幅に改善し、高速で
ありながら漏れ電流の低減が期待できる超接合ショット
キーダイオードを提供することにある。
【００１３】
【問題を解決するための手段】上記問題を解決するため
に、第一と第二の主面にそれぞれ設けられた第一、第二
の二つの主電極と、第一主電極とショットキー接合を形
成する第一の第一導電型領域と、第二の第一導電型領域
と第二導電型領域とを交互に配置した並列ｐｎ層と、第
一主電極がオーミック接触する第一導電型低抵抗層とを
備える半導体素子において、第二導電型領域の第一主面
側の所定領域における不純物濃度が、第二主面に近い部
分の第二導電型領域の不純物濃度より高いものとする。
又は第二導電型領域の第一主面側の所定領域における幅
が、第二主面に近い部分の第二導電型領域の領域幅より
広くしても良い。
に、第一と第二の主面にそれぞれ設けられた第一、第二
の二つの主電極と、第一主電極とショットキー接合を形
成する第一の第一導電型領域と、第二の第一導電型領域
と第二導電型領域とを交互に配置した並列ｐｎ層と、第
一主電極がオーミック接触する第一導電型低抵抗層とを
備える半導体素子において、第二導電型領域の第一主面
側の所定領域における不純物濃度が、第二主面に近い部
分の第二導電型領域の不純物濃度より高いものとする。
又は第二導電型領域の第一主面側の所定領域における幅
が、第二主面に近い部分の第二導電型領域の領域幅より
広くしても良い。
【００１４】第一主面側の所定領域に第二主面に近い部
分の第二導電型領域の不純物濃度より高い第二導電型領
域を設け、或いは所定領域における幅を、第二主面に近
い部分の第二導電型領域の領域幅より広くすることによ
って、電荷のバランスが崩れ、表面以外に電界の高い個
所ができるので、第一導電型領域上の表面電界が緩和さ
れて、漏れ電流が低減される。
分の第二導電型領域の不純物濃度より高い第二導電型領
域を設け、或いは所定領域における幅を、第二主面に近
い部分の第二導電型領域の領域幅より広くすることによ
って、電荷のバランスが崩れ、表面以外に電界の高い個
所ができるので、第一導電型領域上の表面電界が緩和さ
れて、漏れ電流が低減される。
【００１５】なお一般的に超接合半導体素子では、並列
ｐｎ層の第一導電型領域と第二導電型領域とは、不純物
濃度、領域幅とを等しくするので、その場合は所定領域
における第二導電型領域の不純物濃度、幅が、隣接する
第一導電型領域の不純物濃度、幅より大きくなる。また
は、少なくとも第一の第一導電型領域の内面に絶縁膜を
形成した溝が設けられているものとすることもできる。
ｐｎ層の第一導電型領域と第二導電型領域とは、不純物
濃度、領域幅とを等しくするので、その場合は所定領域
における第二導電型領域の不純物濃度、幅が、隣接する
第一導電型領域の不純物濃度、幅より大きくなる。また
は、少なくとも第一の第一導電型領域の内面に絶縁膜を
形成した溝が設けられているものとすることもできる。
【００１６】溝は、並列ｐｎ層の第一導電型領域及び第
二導電型領域の一部まで掘り込まれていても、並列ｐｎ
層の第二導電型領域の一部まで掘り込まれていても良
い。そのような溝を設けることによって、溝の曲率部に
電界の高い個所ができるので、第一導電型領域上の表面
電界を緩和することができ、漏れ電流が低減される。
二導電型領域の一部まで掘り込まれていても、並列ｐｎ
層の第二導電型領域の一部まで掘り込まれていても良
い。そのような溝を設けることによって、溝の曲率部に
電界の高い個所ができるので、第一導電型領域上の表面
電界を緩和することができ、漏れ電流が低減される。
【００１７】なお、溝が並列ｐｎ層の第一導電型領域と
第二導電型領域に跨って形成されていても、第二導電型
領域内に形成されていてもよく、溝が形成される領域が
逆電圧印加時に空乏化する領域であれば同様の効果が得
られる。前記溝に、第一主電極と接続する導電体が埋め
込まれていることによって、溝内部は第一主電極と同じ
電位に保たれる。そのため、第一の第一導電型領域の表
面近傍の電界が緩和される。
第二導電型領域に跨って形成されていても、第二導電型
領域内に形成されていてもよく、溝が形成される領域が
逆電圧印加時に空乏化する領域であれば同様の効果が得
られる。前記溝に、第一主電極と接続する導電体が埋め
込まれていることによって、溝内部は第一主電極と同じ
電位に保たれる。そのため、第一の第一導電型領域の表
面近傍の電界が緩和される。
【００１８】第二導電型領域の第一主面側の所定領域に
おける不純物濃度が、第二主面に近い部分の第二導電型
領域の不純物濃度より高いものとする。第一主面側に濃
度の高い第二導電型の領域を設けることにより、表面電
界を緩和しながらも溝の曲率部の電界をも緩和すること
ができるので、高耐圧化が容易となる。
おける不純物濃度が、第二主面に近い部分の第二導電型
領域の不純物濃度より高いものとする。第一主面側に濃
度の高い第二導電型の領域を設けることにより、表面電
界を緩和しながらも溝の曲率部の電界をも緩和すること
ができるので、高耐圧化が容易となる。
【００１９】前記第二導電型領域の所定領域における不
純物濃度が、隣接する第一導電型領域の不純物濃度より
高いものとする。一般的に超接合半導体素子では、並列
ｐｎ層の第一導電型領域と第二導電型領域とは、不純物
濃度、領域幅とを等しくするので、その場合は所定領域
における第二導電型領域の不純物濃度、幅が、隣接する
第一導電型領域の不純物濃度、幅より大きくなる。
純物濃度が、隣接する第一導電型領域の不純物濃度より
高いものとする。一般的に超接合半導体素子では、並列
ｐｎ層の第一導電型領域と第二導電型領域とは、不純物
濃度、領域幅とを等しくするので、その場合は所定領域
における第二導電型領域の不純物濃度、幅が、隣接する
第一導電型領域の不純物濃度、幅より大きくなる。
【００２０】特に、溝の底部に接して高不純物濃度の第
二導電型領域を有するものとする。前記第二の第一導電
型領域と前記第二導電型領域は平面的にそれぞれストラ
イプ状であるものとする。または、第二の第一導電型領
域と第二導電型領域とのうち少なくとも一方が平面的
に、三方格子、正方格子、六方格子の格子点上に配置さ
れているものとする。
二導電型領域を有するものとする。前記第二の第一導電
型領域と前記第二導電型領域は平面的にそれぞれストラ
イプ状であるものとする。または、第二の第一導電型領
域と第二導電型領域とのうち少なくとも一方が平面的
に、三方格子、正方格子、六方格子の格子点上に配置さ
れているものとする。
【００２１】いずれにしても逆電圧印加時に空乏化する
かたちであれば良い。ともにストライプ状とすれば最も
単純なパターンである。溝があるものでは、溝が平面的
にストライプ状であれば、最も単純なパターンであり、
形成が容易である。溝が平面的にストライプ状であり、
第二の第一導電型領域と前記第二導電型領域がそれぞれ
ストライプ状である場合には、並列ｐｎ層のストライプ
の方向と前記溝のストライプの方向が異なっていてもよ
く、直交したものとすることもできる。
かたちであれば良い。ともにストライプ状とすれば最も
単純なパターンである。溝があるものでは、溝が平面的
にストライプ状であれば、最も単純なパターンであり、
形成が容易である。溝が平面的にストライプ状であり、
第二の第一導電型領域と前記第二導電型領域がそれぞれ
ストライプ状である場合には、並列ｐｎ層のストライプ
の方向と前記溝のストライプの方向が異なっていてもよ
く、直交したものとすることもできる。
【００２２】その場合はまた、ストライプ状の並列ｐｎ
層のピッチと前記ストライプ状の溝のピッチが異なるも
のとすることができる。並列ｐｎ層は、逆電圧印加時に
空乏化しなければならないという制限があるが、ストラ
イプ状の溝のピッチを並列ｐｎ層のピッチと異なるもの
とすることができれば、製造上の自由度が増す。
層のピッチと前記ストライプ状の溝のピッチが異なるも
のとすることができる。並列ｐｎ層は、逆電圧印加時に
空乏化しなければならないという制限があるが、ストラ
イプ状の溝のピッチを並列ｐｎ層のピッチと異なるもの
とすることができれば、製造上の自由度が増す。
【００２３】
【発明の実施の形態】以下、実施例に基づき本発明の実
施の形態を説明する。 ［実施例１］図１（ａ）は、本発明第一の実施例の超接
合ショットキーバリアダイオードの主要部の部分断面
図、図１（ｂ）は、図１（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’
線に沿った不純物濃度プロファイル図である。図示した
主要部の他に、主に外周部にガードリング構造や、フィ
ールドプレート構造といった耐圧構造が設けられた部分
があるが、他の一般の半導体と同様であるので、省略す
る。
施の形態を説明する。 ［実施例１］図１（ａ）は、本発明第一の実施例の超接
合ショットキーバリアダイオードの主要部の部分断面
図、図１（ｂ）は、図１（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’
線に沿った不純物濃度プロファイル図である。図示した
主要部の他に、主に外周部にガードリング構造や、フィ
ールドプレート構造といった耐圧構造が設けられた部分
があるが、他の一般の半導体と同様であるので、省略す
る。
【００２４】カソード電極６とアノード電極５との間
に、ｎ+ カソード領域４と、ｎ型ドリフト領域１ａとｐ
型仕切り領域１ｂとからなる並列ｐｎ層１、ｎ型表面領
域３が挟まれている。アノード電極５はｎ型表面領域３
とショットキーバリアを形成している。図１２の従来の
超接合ショットキーバリアダイオードと異なる点は、ｐ
型仕切り領域１ｂが単一の領域でなく、上部に不純物濃
度の高いｐ型補助領域７が形成されている点である。濃
度が高いことは図１（ｂ）の濃度プロファイル図からわ
かる。
に、ｎ+ カソード領域４と、ｎ型ドリフト領域１ａとｐ
型仕切り領域１ｂとからなる並列ｐｎ層１、ｎ型表面領
域３が挟まれている。アノード電極５はｎ型表面領域３
とショットキーバリアを形成している。図１２の従来の
超接合ショットキーバリアダイオードと異なる点は、ｐ
型仕切り領域１ｂが単一の領域でなく、上部に不純物濃
度の高いｐ型補助領域７が形成されている点である。濃
度が高いことは図１（ｂ）の濃度プロファイル図からわ
かる。
【００２５】なお、本実施例は耐圧が６００V 級であ
り、各部の寸法及び不純物濃度等は次のような値をと
る。ｎ型ドリフト領域１ａの厚さ４０μm 、ｎ型ドリフ
ト領域１ａ及びｐ型仕切り領域１ｂの幅８μm、不純物
濃度２．０×１０15cm-3、不純物濃度を高めたｐ型補助
領域７の厚さ８μm、不純物濃度４．０×１０15cm-3、
ｎ型表面領域３の厚さ４μm、不純物濃度１．０×１０
15cm-3、ｎ+ カソード領域４の厚さ３００μm、不純物
濃度２．０×１０18cm-3である。並列ｐｎ層１の繰り返
しピッチは１６μmであり、アノード電極５はアルミニ
ウムである。
り、各部の寸法及び不純物濃度等は次のような値をと
る。ｎ型ドリフト領域１ａの厚さ４０μm 、ｎ型ドリフ
ト領域１ａ及びｐ型仕切り領域１ｂの幅８μm、不純物
濃度２．０×１０15cm-3、不純物濃度を高めたｐ型補助
領域７の厚さ８μm、不純物濃度４．０×１０15cm-3、
ｎ型表面領域３の厚さ４μm、不純物濃度１．０×１０
15cm-3、ｎ+ カソード領域４の厚さ３００μm、不純物
濃度２．０×１０18cm-3である。並列ｐｎ層１の繰り返
しピッチは１６μmであり、アノード電極５はアルミニ
ウムである。
【００２６】次に漏れ電流低減の動作に関して簡単に説
明する。まず、アノード電極５に負の電圧を印加してい
くと（オフ状態）、アノード電極５とｎ型表面領域３と
の間のショットキー接合からｎ型表面領域３に空乏層が
広がる。空乏層がｐ型補助領域７に到達すると、ｐ型補
助領域７内に広がっていく。またｐ型補助領域７および
ｐ型仕切り領域１ａとｎ型ドリフト領域１ａとの間のｐ
ｎ接合から、横方向に空乏層が広がる。
明する。まず、アノード電極５に負の電圧を印加してい
くと（オフ状態）、アノード電極５とｎ型表面領域３と
の間のショットキー接合からｎ型表面領域３に空乏層が
広がる。空乏層がｐ型補助領域７に到達すると、ｐ型補
助領域７内に広がっていく。またｐ型補助領域７および
ｐ型仕切り領域１ａとｎ型ドリフト領域１ａとの間のｐ
ｎ接合から、横方向に空乏層が広がる。
【００２７】さらに負の印加電圧を高くしていくと、ｐ
型仕切り領域１ｂとｎ 型ドリフト領域１ａとは完全に
空乏化するが、ｐ型補助領域７では、隣接するｎ型ドリ
フト領域１ａとのチャージバランスが崩れているため、
このｐｎ接合部に電界の高い部分が発生する。この高電
界領域により、ｎ型ドリフト領域１ａの上方での表面電
界が緩和されることになる。
型仕切り領域１ｂとｎ 型ドリフト領域１ａとは完全に
空乏化するが、ｐ型補助領域７では、隣接するｎ型ドリ
フト領域１ａとのチャージバランスが崩れているため、
このｐｎ接合部に電界の高い部分が発生する。この高電
界領域により、ｎ型ドリフト領域１ａの上方での表面電
界が緩和されることになる。
【００２８】図２（ａ），（ｂ）はそれぞれ、図１
（ａ）の超接合ショツトキーバリアダイオードのｎ型表
面領域４と並列ｐｎ層１とのＥ−Ｅ’線、Ｆ−Ｆ’線に
沿ってシミュレーションした電界強度分布図である。Ｆ
−Ｆ線に沿った電界強度は、概ね１．７×１０5V/cm 以
下であり、最高値に達するのは、ｐ型仕切り領域１ｂと
ｎ+ カソード層４との境界近傍で、半導体基板の内部で
あるのに対し、Ｅ−Ｅ線に沿った電界強度は、表面近傍
でも１．５×１０5V/cm 以下と低い高い電界強度になっ
ており、上記の機構を支持している。
（ａ）の超接合ショツトキーバリアダイオードのｎ型表
面領域４と並列ｐｎ層１とのＥ−Ｅ’線、Ｆ−Ｆ’線に
沿ってシミュレーションした電界強度分布図である。Ｆ
−Ｆ線に沿った電界強度は、概ね１．７×１０5V/cm 以
下であり、最高値に達するのは、ｐ型仕切り領域１ｂと
ｎ+ カソード層４との境界近傍で、半導体基板の内部で
あるのに対し、Ｅ−Ｅ線に沿った電界強度は、表面近傍
でも１．５×１０5V/cm 以下と低い高い電界強度になっ
ており、上記の機構を支持している。
【００２９】なお、耐圧はｐ型高濃度領域７と隣接する
ｎ型ドリフト領域１ａとの間のｐｎ接合部の電界、ある
いはｐ型仕切り領域１ｂとｎ+ カソード領域４との間の
ｐｎ接合部の電界のいずれかが臨界電界に達するまで保
持される。表面電界より先に臨界電界に到達する領域を
表面付近に形成することにより、表面電界が緩和される
ことになる。
ｎ型ドリフト領域１ａとの間のｐｎ接合部の電界、ある
いはｐ型仕切り領域１ｂとｎ+ カソード領域４との間の
ｐｎ接合部の電界のいずれかが臨界電界に達するまで保
持される。表面電界より先に臨界電界に到達する領域を
表面付近に形成することにより、表面電界が緩和される
ことになる。
【００３０】また、オン状態にするには、アノード電極
５に正の電圧を印加すればよい。アノード電極５とｎ型
表面領域３とのショットキーバリアが順方向にバイアス
されるため、電子がカソード電極６からｎ+ カソード領
域４、ｎ型ドリフト領域１ａ、ｎ型表面領域３を経て、
アノード電極５に流れ込むことになる。この場合、ｐ型
補助領域７とアノード電極５とが接続していないので、
正孔の注入は起きない。従って、逆回復でのスイッチン
グを高速にすることが可能となる。
５に正の電圧を印加すればよい。アノード電極５とｎ型
表面領域３とのショットキーバリアが順方向にバイアス
されるため、電子がカソード電極６からｎ+ カソード領
域４、ｎ型ドリフト領域１ａ、ｎ型表面領域３を経て、
アノード電極５に流れ込むことになる。この場合、ｐ型
補助領域７とアノード電極５とが接続していないので、
正孔の注入は起きない。従って、逆回復でのスイッチン
グを高速にすることが可能となる。
【００３１】［実施例２］図３（ａ）は本発明第二の実
施例の超接合ショットキーバリアダイオードの主要部の
部分断面図、図３（ｂ）は、（ａ）のＧ−Ｇ’線、Ｈ−
Ｈ’線に沿った不純物濃度プロファイル図である。本実
施例は実施例１の変形であり、ｐ型領域の不純物濃度、
領域幅を除き、実施例1と構成は同じである。
施例の超接合ショットキーバリアダイオードの主要部の
部分断面図、図３（ｂ）は、（ａ）のＧ−Ｇ’線、Ｈ−
Ｈ’線に沿った不純物濃度プロファイル図である。本実
施例は実施例１の変形であり、ｐ型領域の不純物濃度、
領域幅を除き、実施例1と構成は同じである。
【００３２】ｐ型補助領域７の不純物濃度はｐ型仕切り
領域１ｂのそれと同じである。但しｐ型補助領域７の幅
ＬP をｐ型仕切り領域１ｂの幅より例えば４０% 程度大
きくして、総不純物量を領域幅で制御した例である。こ
の例においても、ｐ型補助領域７の近傍で電荷バランス
が崩れているので、表面電界は緩和されることになる。
領域１ｂのそれと同じである。但しｐ型補助領域７の幅
ＬP をｐ型仕切り領域１ｂの幅より例えば４０% 程度大
きくして、総不純物量を領域幅で制御した例である。こ
の例においても、ｐ型補助領域７の近傍で電荷バランス
が崩れているので、表面電界は緩和されることになる。
【００３３】［実施例３］図４は本発明第三の実施例の
超接合ショットキーバリアダイオードの主要部の部分断
面図である。ｎ型表面領域３に溝が形成され、溝の底部
がｐ型仕切り領域１ｂとｎ型ドリフト領域１ａまで達し
ている。溝の内側は、酸化膜等の絶縁膜８を介し多結晶
シリコン等の導電体９が充填されている。その導電体９
はアノード電極５とオーミックに接続している。
超接合ショットキーバリアダイオードの主要部の部分断
面図である。ｎ型表面領域３に溝が形成され、溝の底部
がｐ型仕切り領域１ｂとｎ型ドリフト領域１ａまで達し
ている。溝の内側は、酸化膜等の絶縁膜８を介し多結晶
シリコン等の導電体９が充填されている。その導電体９
はアノード電極５とオーミックに接続している。
【００３４】耐圧が６００V クラスの超接合ショットキ
ーバリアダイオードの場合、各部の寸法及び不純物濃度
等は次のような値をとる。並列ｐｎ層１の厚さ４０μm
、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅
各８μm 、不純物濃度２．０×１０15/cm3、ｎ型表面領
域３の厚さ４μm 、不純物濃度１．０×１０15/cm3、溝
の深さ４μm 、幅１０μm 、溝の内側の酸化膜厚０．１
μm、ｎ+ カソード領域４の厚さ３００μm 、不純物濃
度２．０×１０18/cm3である。並列ｐｎ層１の繰り返し
ピッチは１６μm であり、ショットキー接合を形成して
いるアノード電極５はアルミニウムである。
ーバリアダイオードの場合、各部の寸法及び不純物濃度
等は次のような値をとる。並列ｐｎ層１の厚さ４０μm
、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅
各８μm 、不純物濃度２．０×１０15/cm3、ｎ型表面領
域３の厚さ４μm 、不純物濃度１．０×１０15/cm3、溝
の深さ４μm 、幅１０μm 、溝の内側の酸化膜厚０．１
μm、ｎ+ カソード領域４の厚さ３００μm 、不純物濃
度２．０×１０18/cm3である。並列ｐｎ層１の繰り返し
ピッチは１６μm であり、ショットキー接合を形成して
いるアノード電極５はアルミニウムである。
【００３５】次に、この場合の漏れ電流低減の動作を以
下に説明する。まず、アノード電極５に負の電圧を印加
していくと、アノード電極５とｎ型表面領域３との間の
ショットキー接合からｎ型表面領域３に空乏層が広がる
とともに、アノード電極５とｐ型仕切り領域１ｂとは、
溝の酸化膜８を介して接続しているので、ｐ型仕切り領
域１ｂとｎ型ドリフト領域１ａの間のｐｎ接合からも横
方向に空乏層が広がる。
下に説明する。まず、アノード電極５に負の電圧を印加
していくと、アノード電極５とｎ型表面領域３との間の
ショットキー接合からｎ型表面領域３に空乏層が広がる
とともに、アノード電極５とｐ型仕切り領域１ｂとは、
溝の酸化膜８を介して接続しているので、ｐ型仕切り領
域１ｂとｎ型ドリフト領域１ａの間のｐｎ接合からも横
方向に空乏層が広がる。
【００３６】さらに負の印加電圧を高くしていくと、ｐ
型仕切り領域１ｂとｎ型ドリフト領域１ａとは完全に空
乏化するが、溝の角部(曲率部)の空乏層は広がり難く、
高電界部が形成される。この電界によりｎ型ドリフト領
域１ａ上の表面電界は緩和され、漏れ電流が低減され
る。図５（ａ），（ｂ）はそれぞれ、図４の超接合ショ
ツトキーバリアダイオードのｎ型表面領域４と並列ｐｎ
層１とのＩ−Ｉ’線、Ｊ−Ｊ’線に沿ってシミュレーシ
ョンした電界強度分布図である。
型仕切り領域１ｂとｎ型ドリフト領域１ａとは完全に空
乏化するが、溝の角部(曲率部)の空乏層は広がり難く、
高電界部が形成される。この電界によりｎ型ドリフト領
域１ａ上の表面電界は緩和され、漏れ電流が低減され
る。図５（ａ），（ｂ）はそれぞれ、図４の超接合ショ
ツトキーバリアダイオードのｎ型表面領域４と並列ｐｎ
層１とのＩ−Ｉ’線、Ｊ−Ｊ’線に沿ってシミュレーシ
ョンした電界強度分布図である。
【００３７】Ｊ−Ｊ’線に沿った電界強度は、概ね１．
５×１０5V/cm 以下であり、最高値に達するのは、ｐ型
仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半
導体基板の内部であるのに対し、Ｉ−Ｉ’線に沿った電
界強度は、表面近傍でむしろ低下し、１．０×１０5V/c
m 以下と低い電界強度になっている。先の図１３と比べ
ると、ｎ型ドリフト領域上の表面電界は大幅に低減され
ており、漏れ電流が低減されることがわかる。
５×１０5V/cm 以下であり、最高値に達するのは、ｐ型
仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半
導体基板の内部であるのに対し、Ｉ−Ｉ’線に沿った電
界強度は、表面近傍でむしろ低下し、１．０×１０5V/c
m 以下と低い電界強度になっている。先の図１３と比べ
ると、ｎ型ドリフト領域上の表面電界は大幅に低減され
ており、漏れ電流が低減されることがわかる。
【００３８】なお、耐圧は溝の角部の曲率付近の電界が
臨界電界に達するまで保持される。また、オン電圧は増
加してしまうが、溝の幅を広くし、ｎ型表面領域３の幅
を狭くすることによって表面電界はさらに緩和される。 ［実施例４］図６は本発明第四の実施例の超接合ショッ
トキーバリアダイオードの主要部の部分断面図である。
臨界電界に達するまで保持される。また、オン電圧は増
加してしまうが、溝の幅を広くし、ｎ型表面領域３の幅
を狭くすることによって表面電界はさらに緩和される。 ［実施例４］図６は本発明第四の実施例の超接合ショッ
トキーバリアダイオードの主要部の部分断面図である。
【００３９】この例は実施例３の変形であり、ｎ型表面
領域３内に溝が形成されている点を除き、各部の構成は
実施例３と同じである。なお、溝の深さは３μmであ
る。この場合、溝が浅いため角部(曲率部)の電界による
表面電界の緩和効果は実施例３に比べ劣るが、耐圧を高
めることが可能となる。また、並列ｐｎ層のピッチと溝
のピッチとを個別に設計できる利点がある。
領域３内に溝が形成されている点を除き、各部の構成は
実施例３と同じである。なお、溝の深さは３μmであ
る。この場合、溝が浅いため角部(曲率部)の電界による
表面電界の緩和効果は実施例３に比べ劣るが、耐圧を高
めることが可能となる。また、並列ｐｎ層のピッチと溝
のピッチとを個別に設計できる利点がある。
【００４０】［実施例５］図７は本発明第五の実施例の
超接合ショットキーバリアダイオードの主要部の斜視断
面図である。この例も実施例３の変形であり、ストライ
プ状の並列ｐｎ層１とストライプ状の溝とが直交してい
るものである。
超接合ショットキーバリアダイオードの主要部の斜視断
面図である。この例も実施例３の変形であり、ストライ
プ状の並列ｐｎ層１とストライプ状の溝とが直交してい
るものである。
【００４１】溝の効果は実施例３と同じであるが、並列
ｐｎ層１と溝とを直交させることにより、並列ｐｎ層の
ピッチ( ｐ1)と溝のピッチ( ｐ2)とを個別に設計できる
長所がある。例えば、オン電圧を下げる場合には、不純
物濃度を高めるために並列ｐｎ層１のピッチを狭くする
必要があるが、この構造ならば、並列ｐｎ層１のピッチ
に合わせて溝のピッチを狭くする必要はない。
ｐｎ層１と溝とを直交させることにより、並列ｐｎ層の
ピッチ( ｐ1)と溝のピッチ( ｐ2)とを個別に設計できる
長所がある。例えば、オン電圧を下げる場合には、不純
物濃度を高めるために並列ｐｎ層１のピッチを狭くする
必要があるが、この構造ならば、並列ｐｎ層１のピッチ
に合わせて溝のピッチを狭くする必要はない。
【００４２】［実施例６］図８は本発明第六の実施例の
超接合ショットキーバリアダイオードの主要部の斜視断
面図である。この例は、ｎ型表面領域３内に溝を設けて
いるだけでなく、並列ｐｎ層１のｐ型仕切り領域１ｂの
上部にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補
助領域７を有している。溝の内部は酸化膜８を介して多
結晶シリコン等の導電体９が埋め込まれており、その導
電体９はアノード電極５とオーミックに接続しているも
のである。
超接合ショットキーバリアダイオードの主要部の斜視断
面図である。この例は、ｎ型表面領域３内に溝を設けて
いるだけでなく、並列ｐｎ層１のｐ型仕切り領域１ｂの
上部にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補
助領域７を有している。溝の内部は酸化膜８を介して多
結晶シリコン等の導電体９が埋め込まれており、その導
電体９はアノード電極５とオーミックに接続しているも
のである。
【００４３】本実施例は溝の角部(曲率部)と不純物濃度
の高いｐ型補助領域７とにより、ｎ型ドリフト領域１ａ
上での表面電界の緩和を図ったものである。図９
（ａ），（ｂ）はそれぞれ、図８の超接合ショツトキー
バリアダイオードのｎ型表面領域４と並列ｐｎ層１との
Ｋ−Ｋ’線、Ｌ−Ｌ’線に沿ってシミュレーションした
電界強度分布図である。
の高いｐ型補助領域７とにより、ｎ型ドリフト領域１ａ
上での表面電界の緩和を図ったものである。図９
（ａ），（ｂ）はそれぞれ、図８の超接合ショツトキー
バリアダイオードのｎ型表面領域４と並列ｐｎ層１との
Ｋ−Ｋ’線、Ｌ−Ｌ’線に沿ってシミュレーションした
電界強度分布図である。
【００４４】Ｌ−Ｌ’線に沿った電界強度は、表面近傍
では低く、その下方で概ね１．７×１０5V/cm 以下であ
り、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カ
ソード層４との境界近傍で、半導体基板の内部である。
それに対し、Ｋ−Ｋ’線に沿った電界強度は、表面近傍
で低下し、１．０×１０5V/cm 以下と低い高い電界強度
になっている。
では低く、その下方で概ね１．７×１０5V/cm 以下であ
り、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カ
ソード層４との境界近傍で、半導体基板の内部である。
それに対し、Ｋ−Ｋ’線に沿った電界強度は、表面近傍
で低下し、１．０×１０5V/cm 以下と低い高い電界強度
になっている。
【００４５】先の図１３と比べると、ｎ型ドリフト領域
上の表面電界は大幅に低減されており、漏れ電流が低減
されることがわかる。溝の角部の高電界を、不純物濃度
の高いｐ型補助領域７の高電界によって緩和させ、耐圧
の向上を図るとともに、ｎ型ドリフト領域１ａ上での表
面電界を緩和させている。さらに、溝の角部における高
電界が緩和されるので、溝内壁の酸化膜へのホットキャ
リア注入が抑制され、素子の信頼性を向上させることが
できる利点もある。なお、溝の幅がｐ型補助領域７の幅
以上であり、ｎ型ドリフト領域１ａに接する場合であっ
ても同様の効果が得られる。
上の表面電界は大幅に低減されており、漏れ電流が低減
されることがわかる。溝の角部の高電界を、不純物濃度
の高いｐ型補助領域７の高電界によって緩和させ、耐圧
の向上を図るとともに、ｎ型ドリフト領域１ａ上での表
面電界を緩和させている。さらに、溝の角部における高
電界が緩和されるので、溝内壁の酸化膜へのホットキャ
リア注入が抑制され、素子の信頼性を向上させることが
できる利点もある。なお、溝の幅がｐ型補助領域７の幅
以上であり、ｎ型ドリフト領域１ａに接する場合であっ
ても同様の効果が得られる。
【００４６】［実施例７］図１０は本発明第七の実施例
の超接合ショットキーバリアダイオードの主要部の斜視
断面図である。この例は実施例６の変形であり、ストラ
イプ状の並列ｐｎ層１とストライプ状の溝とが直交して
いる場合であり、溝の下方にｐ型仕切り領域１ｂより不
純物濃度の高いｐ型補助領域７が形成されているもので
ある。
の超接合ショットキーバリアダイオードの主要部の斜視
断面図である。この例は実施例６の変形であり、ストラ
イプ状の並列ｐｎ層１とストライプ状の溝とが直交して
いる場合であり、溝の下方にｐ型仕切り領域１ｂより不
純物濃度の高いｐ型補助領域７が形成されているもので
ある。
【００４７】溝の底面が不純物濃度の高いｐ型補助領域
７で覆われているため、実施例６と同様の効果が得られ
る。また、ストライプ状の溝とストライプ状の並列ｐｎ
層１とが直交しているので、溝のピッチと並列ｐｎ層の
ピッチを合わせる必要がなく、製造が容易となる。
７で覆われているため、実施例６と同様の効果が得られ
る。また、ストライプ状の溝とストライプ状の並列ｐｎ
層１とが直交しているので、溝のピッチと並列ｐｎ層の
ピッチを合わせる必要がなく、製造が容易となる。
【００４８】
【発明の効果】以上説明したように本発明によれば、第
一と第二の主面にそれぞれ設けられた第一、第二の二つ
の主電極と、第一主電極とショットキー接合を形成する
第一の第一導電型領域と、第二の第一導電型領域と第二
導電型領域とを交互に配置した並列ｐｎ層と、第一主電
極がオーミック接触する第一導電型低抵抗層とを備える
半導体素子において、第二導電型領域の第一主面側の所
定領域に、第二主面に近い部分の第二導電型領域の不純
物濃度より高い第二導電型領域を設け、或いは第二主面
に近い部分の第二導電型領域の領域幅より広くすること
によって、表面電界が緩和され、逆耐圧時の漏れ電流を
低減することが可能となる。さらに、第二導電型領域が
第一主電極から分離されているため、順方向バイアス時
にｎ 型ドリフト領域への正孔(少数キャリア)の注入が
なく、逆回復時のスイッチング速度を高速にすることが
可能となる。
一と第二の主面にそれぞれ設けられた第一、第二の二つ
の主電極と、第一主電極とショットキー接合を形成する
第一の第一導電型領域と、第二の第一導電型領域と第二
導電型領域とを交互に配置した並列ｐｎ層と、第一主電
極がオーミック接触する第一導電型低抵抗層とを備える
半導体素子において、第二導電型領域の第一主面側の所
定領域に、第二主面に近い部分の第二導電型領域の不純
物濃度より高い第二導電型領域を設け、或いは第二主面
に近い部分の第二導電型領域の領域幅より広くすること
によって、表面電界が緩和され、逆耐圧時の漏れ電流を
低減することが可能となる。さらに、第二導電型領域が
第一主電極から分離されているため、順方向バイアス時
にｎ 型ドリフト領域への正孔(少数キャリア)の注入が
なく、逆回復時のスイッチング速度を高速にすることが
可能となる。
【００４９】また、少なくとも第一の第一導電型領域
に、内面に絶縁膜を形成した溝を設けても、溝の曲率部
における高電界領域により同様の効果が得られる。
に、内面に絶縁膜を形成した溝を設けても、溝の曲率部
における高電界領域により同様の効果が得られる。
【図１】（ａ）は実施例１の超接合ショットキーバリア
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
【図２】（ａ）、（ｂ）は実施例１の超接合ショットキ
ーバリアダイオードの電界強度分布図
ーバリアダイオードの電界強度分布図
【図３】（ａ）は実施例２の超接合ショットキーバリア
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
【図４】（ａ）は実施例３の超接合ショットキーバリア
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
【図５】（ａ）、（ｂ）は実施例３の超接合ショットキ
ーバリアダイオードの電界強度分布図
ーバリアダイオードの電界強度分布図
【図６】（ａ）は実施例４の超接合ショットキーバリア
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
ダイオードの部分断面図、（ｂ）は不純物濃度プロファ
イル図
【図７】実施例５の超接合ショットキーバリアダイオー
ドの斜視断面図
ドの斜視断面図
【図８】実施例６の超接合ショットキーバリアダイオー
ドの斜視断面図
ドの斜視断面図
【図９】（ａ）、（ｂ）は実施例６の超接合ショットキ
ーバリアダイオードの電界強度分布図
ーバリアダイオードの電界強度分布図
【図１０】実施例７の超接合ショットキーバリアダイオ
ードの斜視断面図
ードの斜視断面図
【図１１】従来の超接合ショットキーバリアダイオード
の部分断面図
の部分断面図
【図１２】従来の別の超接合ショットキーバリアダイオ
ードの部分断面図
ードの部分断面図
【図１３】（ａ）、（ｂ）は従来の別の超接合ショット
キーバリアダイオードの電界強度分布図
キーバリアダイオードの電界強度分布図
１ 並列ｐｎ層
１ａ ｎ型ドリフト領域
１ｂ ｐ型仕切り領域
３ ｎ型表面領域
４ ｎ+ カソード層
５ アノード電極
６ カソード電極
７ ｐ型補助領域
８ 絶縁膜
９ 導電体
Claims (17)
- 【請求項１】第一と第二の主面にそれぞれ設けられた第
一、第二の二つの主電極と、第一主電極とショットキー
接合を形成する第一の第一導電型領域と、第二の第一導
電型領域と第二導電型領域とを交互に配置した並列ｐｎ
層と、第一主電極がオーミック接触する第一導電型低抵
抗層とを備える半導体素子において、第二導電型領域の
第一主面側の所定領域における不純物濃度が、第二主面
に近い部分の第二導電型領域の不純物濃度より高いこと
を特徴とする半導体素子。 - 【請求項２】前記第二導電型領域の所定領域における不
純物濃度が、隣接する第一導電型領域の不純物濃度より
高いことを特徴とする請求項１に記載の半導体素子。 - 【請求項３】第一と第二の主面にそれぞれ設けられた第
一、第二の二つの主電極と、第一主電極とショットキー
接合を形成する第一の第一導電型領域と、第二の第一導
電型領域と第二導電型領域とを交互に配置した並列ｐｎ
層と、第一主電極がオーミック接触する第一導電型低抵
抗層とを備える半導体素子において、第二導電型領域の
第一主面側の所定領域における幅が、第二主面に近い部
分の第二導電型領域の領域幅より広いことを特徴とする
半導体素子。 - 【請求項４】前記所定領域における第二導電型領域の領
域幅が、隣接する第一導電型領域の幅より広いことを特
徴とする請求項３に記載の半導体素子。 - 【請求項５】第一と第二の主面にそれぞれ設けられた第
一、第二の二つの主電極と、第一主電極とショットキー
接合を形成する第一の第一導電型領域と、第二の第一導
電型領域と第二導電型領域とを交互に配置した並列ｐｎ
層と、第一主電極がオーミック接触する第一導電型低抵
抗層とを備える半導体素子において、少なくとも第一の
第一導電型領域に、内面に絶縁膜を形成した溝が設けら
れていることを特徴とする半導体素子。 - 【請求項６】前記溝が、並列ｐｎ層の第一導電型領域及
び第二導電型領域の一部まで掘り込まれていることを特
徴とする請求項５に記載の半導体素子。 - 【請求項７】前記溝が、並列ｐｎ層の第二導電型領域の
一部まで掘り込まれていることを特徴とする請求項５に
記載の半導体素子。 - 【請求項８】前記溝に、第一主電極と接続する導電体が
埋め込まれていることを特徴とする請求項５ないし７の
いずれかに記載の半導体素子。 - 【請求項９】第二導電型領域の第一主面側の所定領域に
おける不純物濃度が、第二主面に近い部分の第二導電型
領域の不純物濃度より高いことを特徴とする請求項５な
いし８のいずれかに記載の半導体素子。 - 【請求項１０】前記第二導電型領域の所定領域における
不純物濃度が、隣接する第一導電型領域の不純物濃度よ
り高いことを特徴とする請求項９に記載の半導体素子。 - 【請求項１１】前記溝の底部に接して高不純物濃度の第
二導電型領域を有することを特徴とする請求項９または
１０に記載の半導体素子。 - 【請求項１２】前記第二の第一導電型領域と前記第二導
電型領域が、平面的にそれぞれストライプ状であること
を特徴とする請求項１ないし１１のいずれかに記載の半
導体素子。 - 【請求項１３】前記第二の第一導電型領域と第二導電型
領域とのうち少なくとも一方が平面的に、三方格子、正
方格子、六方格子の格子点上に配置されていることを特
徴とする請求項１ないし１１のいずれかに記載の半導体
素子。 - 【請求項１４】前記溝が平面的にストライプ状であるこ
とを特徴とする請求項５ないし１１のいずれかに記載の
半導体素子。 - 【請求項１５】前記第二の第一導電型領域と前記第二導
電型領域がそれぞれストライプ状であることを特徴とす
る請求項１４に記載の半導体素子。 - 【請求項１６】前記並列ｐｎ層のストライプの方向と前
記溝のストライプの方向が概ね直交していることを特徴
とする請求項１５に記載の半導体素子。 - 【請求項１７】前記ストライプ状の並列ｐｎ層のピッチ
と前記ストライプ状の溝のピッチが異なることを特徴と
する請求項１６に記載の半導体素子。
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| JP2001295936A JP4802430B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体素子 |
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-
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