JP4802430B2 - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP4802430B2 JP4802430B2 JP2001295936A JP2001295936A JP4802430B2 JP 4802430 B2 JP4802430 B2 JP 4802430B2 JP 2001295936 A JP2001295936 A JP 2001295936A JP 2001295936 A JP2001295936 A JP 2001295936A JP 4802430 B2 JP4802430 B2 JP 4802430B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- type region
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000012535 impurity Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 6
- 208000024891 symptom Diseases 0.000 claims 1
- 230000005684 electric field Effects 0.000 description 50
- 230000004888 barrier function Effects 0.000 description 37
- 238000005192 partition Methods 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 14
- 230000002441 reversible effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005323 electroforming Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Description
【０００１】
【発明の属する技術分野】
本発明は、逆電圧印加時に空乏化する第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層を有する半導体素子について、高耐圧化、大電流容量化を可能にする構造に関する。
【０００２】
【従来の技術】
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極をもつ縦型素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。
例えば、通常のプレーナ型のｎ型ショットキーダイオードにおいて、ｎ型ドリフト領域の部分は、オン状態の時は縦方向にドリフト電流を流す電流経路として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
そのｎ型ドリフト領域の電流経路を短くすることは、ｎ型ドリフト領域の抵抗分が低くなるので、実質的なオン電圧を下げる効果に繋がる。しかし一方バリア金属とｎ型ドリフト領域との間のショットキー接合から進行するアノード−カソード間空乏層が広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎ型ドリフト領域が厚くなるため、必然的にオン電圧が大きくなり、損失が増すことになる。
【０００４】
すなわちオン電圧と耐圧との間にトレードオフ関係がある。このトレードオフ関係は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
【０００５】
このオン電圧と耐圧とのトレードオフ関係の問題に対する解決法として、ドリフト領域を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１１号および特開２０００−４０８２２号の公報に開示されている。
【０００６】
図１１はそのような新しい構造のショットキーバリアダイオードの一例の断面図である。
通常のプレーナ型のｎ型ショットキーバリアダイオードとの構造上の違いは、ドリフト部が一様、単一の導電型でなく、縦形層状のｎ型ドリフト領域１ａと縦形層状のｐ型仕切領域１ｂとを交互に繰り返して接合した並列ｐｎ層１が配置されている点である。アノード電極５がｎ型ドリフト領域１ａとショットキーバリアを形成している。またカソード電極６はｎ+ カソード領域４とオーミックな接触をしている。
【０００７】
並列ｐｎ層１の不純物濃度が高くても、オフ状態では並列ｐｎ層１の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
なお、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとする。
【０００８】
【問題が解決しようとする課題】
図１１の超接合ショットキーバリアダイオードでは、ｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂともアノード電極５とショットキー接合を成しているため、逆電圧印加時におけるｎ型ドリフト領域１ａの表面電界は必然的に高められてしまう。この高電界はバリア金属であるアノード電極５とｎ型ドリフト領域１ａとの間のバリアハイトを低下させる方向に働くため、高耐圧は得られるものの漏れ電流が大きくなる問題が生じる。漏れ電流が大き過ぎると逆電圧印加時の発生損失が増加するだけでなく、熱暴走で素子が破壊に至る恐れがある。
【０００９】
また、アルミニウムなどのｎ型半導体に対するバリアハイトの高いバリア金属を使用した場合（ｐ型半導体に対してはバリアハイトは低くなる）、順電圧印加時にアノード電極５からｐ型仕切り領域１ｂを通しｎ型ドリフト領域１ａに正孔が注入されるため、逆回復時のスイッチングが遅くなってしまう問題がある。
この正孔の注入を回避するための構造が提案されている。図１２は、その対策を施した超接合ショットキーバリアダイオードの断面図である。
【００１０】
ｐ型仕切り領域１ｂとバリア金属であるアノード電極５との間に挟まれたｎ型表面領域３が両者を分離している。
図１３（ａ），（ｂ）はそれぞれ、図１２の超接合ショットキーバリアダイオードのｎ型表面領域３と並列ｐｎ層１とのＡ−Ａ’線、Ｂ−Ｂ’線に沿った電界強度分布図である。
【００１１】
Ｂ−Ｂ’線に沿った電界強度は、概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ａ−Ａ’線に沿った電界強度は、表面近傍で２×１０5V/cm を越える高い電界強度になっている。
このようにｎ型ドリフト領域上方での表面電界は高くなるため、漏れ電流の問題を回避することはできない。
【００１２】
以上の問題に鑑み本発明の目的は、耐圧とオン電圧とのトレードオフ関係を大幅に改善し、高速でありながら漏れ電流の低減が期待できる超接合ショットキーダイオードを提供することにある。
【００１３】
【問題を解決するための手段】
上記問題を解決するために、半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列ｐｎ層が接し、並列ｐｎ層と第一導電型低抵抗層が接する半導体素子において、第二導電型領域の第一主面側の所定領域における不純物量が、第二主面に近い部分の第二導電型領域の不純物量より多く、かつ前記第二主面に近い部分では、隣接する第二の第一導電型領域の不純物量と第二導電型領域の不純物量が等しく、前記所定領域では隣接する第二の第一導電型領域の不純物量より第二導電型領域の不純物量が多いものとする。
【００１４】
第一主面側の所定領域に第二主面に近い部分の第二導電型領域の不純物量より多い不純物量の第二導電型領域を設けることによって、電荷のバランスが崩れ、表面以外に電界の高い個所ができるので、第一導電型領域上の表面電界が緩和されて、漏れ電流が低減される。
【００１５】
なお一般的に超接合半導体素子では、並列ｐｎ層の第一導電型領域と第二導電型領域とは、不純物濃度、領域幅とを等しくするので、その場合は所定領域における第二導電型領域の不純物濃度、幅が、隣接する第一導電型領域の不純物濃度、幅より大きくなる。
【００１６】
【００１７】
【００１８】
並列ｐｎ層の幅が等しい場合は、第二導電型領域の第一主面側の所定領域における不純物濃度が、第二主面に近い部分の第二導電型領域の不純物濃度より高いものとする。
第一主面側に濃度の高い第二導電型の領域を設けることにより、表面電界を緩和しながらも溝の曲率部の電界をも緩和することができるので、高耐圧化が容易となる。
【００１９】
【００２０】
前記第二の第一導電型領域と前記第二導電型領域は平面的にそれぞれストライプ状であるものとする。または、第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されているものとする。
【００２１】
いずれにしても逆電圧印加時に空乏化するかたちであれば良い。ともにストライプ状とすれば最も単純なパターンである。
【００２２】
【００２３】
【発明の実施の形態】
以下、実施例に基づき本発明の実施の形態を説明する。
［実施例１］
図１（ａ）は、本発明第一の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図、図１（ｂ）は、図１（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った不純物濃度プロファイル図である。図示した主要部の他に、主に外周部にガードリング構造や、フィールドプレート構造といった耐圧構造が設けられた部分があるが、他の一般の半導体と同様であるので、省略する。
【００２４】
カソード電極６とアノード電極５との間に、ｎ+ カソード領域４と、ｎ型ドリフト領域１ａとｐ型仕切り領域１ｂとからなる並列ｐｎ層１、ｎ型表面領域３が挟まれている。アノード電極５はｎ型表面領域３とショットキーバリアを形成している。
図１２の従来の超接合ショットキーバリアダイオードと異なる点は、ｐ型仕切り領域１ｂが単一の領域でなく、上部に不純物濃度の高いｐ型補助領域７が形成されている点である。濃度が高いことは図１（ｂ）の濃度プロファイル図からわかる。
【００２５】
なお、本実施例は耐圧が６００V 級であり、各部の寸法及び不純物濃度等は次のような値をとる。ｎ型ドリフト領域１ａの厚さ４０μm 、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅８μm、不純物濃度２．０×１０15cm-3、不純物濃度を高めたｐ型補助領域７の厚さ８μm、不純物濃度４．０×１０15cm-3、ｎ型表面領域３の厚さ４μm、不純物濃度１．０×１０15cm-3、ｎ+ カソード領域４の厚さ３００μm、不純物濃度２．０×１０18cm-3である。並列ｐｎ層１の繰り返しピッチは１６μmであり、アノード電極５はアルミニウムである。
【００２６】
次に漏れ電流低減の動作に関して簡単に説明する。まず、アノード電極５に負の電圧を印加していくと（オフ状態）、アノード電極５とｎ型表面領域３との間のショットキー接合からｎ型表面領域３に空乏層が広がる。空乏層がｐ型補助領域７に到達すると、ｐ型補助領域７内に広がっていく。またｐ型補助領域７およびｐ型仕切り領域１ａとｎ型ドリフト領域１ａとの間のｐｎ接合から、横方向に空乏層が広がる。
【００２７】
さらに負の印加電圧を高くしていくと、ｐ型仕切り領域１ｂとｎ 型ドリフト領域１ａとは完全に空乏化するが、ｐ型補助領域７では、隣接するｎ型ドリフト領域１ａとのチャージバランスが崩れているため、このｐｎ接合部に電界の高い部分が発生する。この高電界領域により、ｎ型ドリフト領域１ａの上方での表面電界が緩和されることになる。
【００２８】
図２（ａ），（ｂ）はそれぞれ、図１（ａ）の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＥ−Ｅ’線、Ｆ−Ｆ’線に沿ってシミュレーションした電界強度分布図である。
Ｆ−Ｆ線に沿った電界強度は、概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ｅ−Ｅ線に沿った電界強度は、表面近傍でも１．５×１０5V/cm 以下と低い電界強度になっており、上記の機構を支持している。
【００２９】
なお、耐圧はｐ型高濃度領域７と隣接するｎ型ドリフト領域１ａとの間のｐｎ接合部の電界、あるいはｐ型仕切り領域１ｂとｎ+ カソード領域４との間のｐｎ接合部の電界のいずれかが臨界電界に達するまで保持される。
表面電界より先に臨界電界に到達する領域を表面付近に形成することにより、表面電界が緩和されることになる。
【００３０】
また、オン状態にするには、アノード電極５に正の電圧を印加すればよい。アノード電極５とｎ型表面領域３とのショットキーバリアが順方向にバイアスされるため、電子がカソード電極６からｎ+ カソード領域４、ｎ型ドリフト領域１ａ、ｎ型表面領域３を経て、アノード電極５に流れ込むことになる。
この場合、ｐ型補助領域７とアノード電極５とが接続していないので、正孔の注入は起きない。従って、逆回復でのスイッチングを高速にすることが可能となる。
【００３１】
［実施例２］
図３（ａ）は本発明第二の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図、図３（ｂ）は、（ａ）のＧ−Ｇ’線、Ｈ−Ｈ’線に沿った不純物濃度プロファイル図である。
本実施例は実施例１の変形であり、ｐ型領域の不純物濃度、領域幅を除き、実施例1と構成は同じである。
【００３２】
ｐ型補助領域７の不純物濃度はｐ型仕切り領域１ｂのそれと同じである。但しｐ型補助領域７の幅ＬP をｐ型仕切り領域１ｂの幅より例えば４０% 程度大きくして、総不純物量を領域幅で制御した例である。
この例においても、ｐ型補助領域７の近傍で電荷バランスが崩れているので、表面電界は緩和されることになる。
【００３３】
［実施例３］
図４は本発明第三の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
ｎ型表面領域３に溝が形成され、溝の底部がｐ型仕切り領域１ｂとｎ型ドリフト領域１ａまで達している。溝の内側は、酸化膜等の絶縁膜８を介し多結晶シリコン等の導電体９が充填されている。その導電体９はアノード電極５とオーミックに接続している。
【００３４】
耐圧が６００V クラスの超接合ショットキーバリアダイオードの場合、各部の寸法及び不純物濃度等は次のような値をとる。並列ｐｎ層１の厚さ４０μm 、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅各８μm 、不純物濃度２．０×１０15/cm3、ｎ型表面領域３の厚さ４μm 、不純物濃度１．０×１０15/cm3、溝の深さ４μm 、幅１０μm 、溝の内側の酸化膜厚０．１μm、ｎ+ カソード領域４の厚さ３００μm 、不純物濃度２．０×１０18/cm3である。並列ｐｎ層１の繰り返しピッチは１６μm であり、ショットキー接合を形成しているアノード電極５はアルミニウムである。
【００３５】
次に、この場合の漏れ電流低減の動作を以下に説明する。
まず、アノード電極５に負の電圧を印加していくと、アノード電極５とｎ型表面領域３との間のショットキー接合からｎ型表面領域３に空乏層が広がるとともに、アノード電極５とｐ型仕切り領域１ｂとは、溝の酸化膜８を介して接続しているので、ｐ型仕切り領域１ｂとｎ型ドリフト領域１ａの間のｐｎ接合からも横方向に空乏層が広がる。
【００３６】
さらに負の印加電圧を高くしていくと、ｐ型仕切り領域１ｂとｎ型ドリフト領域１ａとは完全に空乏化するが、溝の角部(曲率部)の空乏層は広がり難く、高電界部が形成される。この電界によりｎ型ドリフト領域１ａ上の表面電界は緩和され、漏れ電流が低減される。
図５（ａ），（ｂ）はそれぞれ、図４の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＩ−Ｉ’線、Ｊ−Ｊ’線に沿ってシミュレーションした電界強度分布図である。
【００３７】
Ｊ−Ｊ’線に沿った電界強度は、概ね１．５×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ｉ−Ｉ’線に沿った電界強度は、表面近傍でむしろ低下し、１．０×１０5V/cm 以下と低い電界強度になっている。
先の図１３と比べると、ｎ型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。
【００３８】
なお、耐圧は溝の角部の曲率付近の電界が臨界電界に達するまで保持される。
また、オン電圧は増加してしまうが、溝の幅を広くし、ｎ型表面領域３の幅を狭くすることによって表面電界はさらに緩和される。
［実施例４］
図６は本発明第四の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
【００３９】
この例は実施例３の変形であり、ｎ型表面領域３内に溝が形成されている点を除き、各部の構成は実施例３と同じである。なお、溝の深さは３μmである。
この場合、溝が浅いため角部(曲率部)の電界による表面電界の緩和効果は実施例３に比べ劣るが、耐圧を高めることが可能となる。また、並列ｐｎ層のピッチと溝のピッチとを個別に設計できる利点がある。
【００４０】
［実施例５］
図７は本発明第五の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。
この例も実施例３の変形であり、ストライプ状の並列ｐｎ層１とストライプ状の溝とが直交しているものである。
【００４１】
溝の効果は実施例３と同じであるが、並列ｐｎ層１と溝とを直交させることにより、並列ｐｎ層のピッチ( ｐ1)と溝のピッチ( ｐ2)とを個別に設計できる長所がある。
例えば、オン電圧を下げる場合には、不純物濃度を高めるために並列ｐｎ層１のピッチを狭くする必要があるが、この構造ならば、並列ｐｎ層１のピッチに合わせて溝のピッチを狭くする必要はない。
【００４２】
［実施例６］
図８は本発明第六の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。
この例は、ｎ型表面領域３内に溝を設けているだけでなく、並列ｐｎ層１のｐ型仕切り領域１ｂの上部にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補助領域７を有している。溝の内部は酸化膜８を介して多結晶シリコン等の導電体９が埋め込まれており、その導電体９はアノード電極５とオーミックに接続しているものである。
【００４３】
本実施例は溝の角部(曲率部)と不純物濃度の高いｐ型補助領域７とにより、ｎ型ドリフト領域１ａ上での表面電界の緩和を図ったものである。
図９（ａ），（ｂ）はそれぞれ、図８の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＫ−Ｋ’線、Ｌ−Ｌ’線に沿ってシミュレーションした電界強度分布図である。
【００４４】
Ｌ−Ｌ’線に沿った電界強度は、表面近傍では低く、その下方で概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部である。それに対し、Ｋ−Ｋ’線に沿った電界強度は、表面近傍で低下し、１．０×１０5V/cm 以下と低い電界強度になっている。
【００４５】
先の図１３と比べると、ｎ型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。
溝の角部の高電界を、不純物濃度の高いｐ型補助領域７の高電界によって緩和させ、耐圧の向上を図るとともに、ｎ型ドリフト領域１ａ上での表面電界を緩和させている。さらに、溝の角部における高電界が緩和されるので、溝内壁の酸化膜へのホットキャリア注入が抑制され、素子の信頼性を向上させることができる利点もある。なお、溝の幅がｐ型補助領域７の幅以上であり、ｎ型ドリフト領域１ａに接する場合であっても同様の効果が得られる。
【００４６】
［実施例７］
図１０は本発明第七の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例は実施例６の変形であり、ストライプ状の並列ｐｎ層１とストライプ状の溝とが直交している場合であり、溝の下方にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補助領域７が形成されているものである。
【００４７】
溝の底面が不純物濃度の高いｐ型補助領域７で覆われているため、実施例６と同様の効果が得られる。また、ストライプ状の溝とストライプ状の並列ｐｎ層１とが直交しているので、溝のピッチと並列ｐｎ層のピッチを合わせる必要がなく、製造が容易となる。
【００４８】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面にそれぞれ設けられた第一、第二の二つの主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と、第一主電極がオーミック接触する第一導電型低抵抗層とを備える半導体素子において、第二導電型領域の第一主面側の所定領域に、第二主面に近い部分の第二導電型領域の不純物濃度より高い第二導電型領域を設け、或いは第二主面に近い部分の第二導電型領域の領域幅より広くすることによって、表面電界が緩和され、逆耐圧時の漏れ電流を低減することが可能となる。さらに、第二導電型領域が第一主電極から分離されているため、順方向バイアス時にｎ 型ドリフト領域への正孔(少数キャリア)の注入がなく、逆回復時のスイッチング速度を高速にすることが可能となる。
【００４９】
また、少なくとも第一の第一導電型領域に、内面に絶縁膜を形成した溝を設けても、溝の曲率部における高電界領域により同様の効果が得られる。
【図面の簡単な説明】
【図１】 （ａ）は実施例１の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図２】 （ａ）、（ｂ）は実施例１の超接合ショットキーバリアダイオードの電界強度分布図
【図３】 （ａ）は実施例２の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図４】 （ａ）は実施例３の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図５】 （ａ）、（ｂ）は実施例３の超接合ショットキーバリアダイオードの電界強度分布図
【図６】 （ａ）は実施例４の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図７】 実施例５の超接合ショットキーバリアダイオードの斜視断面図
【図８】 実施例６の超接合ショットキーバリアダイオードの斜視断面図
【図９】 （ａ）、（ｂ）は実施例６の超接合ショットキーバリアダイオードの電界強度分布図
【図１０】 実施例７の超接合ショットキーバリアダイオードの斜視断面図
【図１１】 従来の超接合ショットキーバリアダイオードの部分断面図
【図１２】 従来の別の超接合ショットキーバリアダイオードの部分断面図
【図１３】 （ａ）、（ｂ）は従来の別の超接合ショットキーバリアダイオードの電界強度分布図
【符号の説明】
１ 並列ｐｎ層
１ａ ｎ型ドリフト領域
１ｂ ｐ型仕切り領域
３ ｎ型表面領域
４ ｎ+ カソード層
５ アノード電極
６ カソード電極
７ ｐ型補助領域
８ 絶縁膜
９ 導電体
【発明の属する技術分野】
本発明は、逆電圧印加時に空乏化する第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層を有する半導体素子について、高耐圧化、大電流容量化を可能にする構造に関する。
【０００２】
【従来の技術】
一般に半導体素子は、片面に電極部をもつ横型素子と、両面に電極をもつ縦型素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。
例えば、通常のプレーナ型のｎ型ショットキーダイオードにおいて、ｎ型ドリフト領域の部分は、オン状態の時は縦方向にドリフト電流を流す電流経路として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
そのｎ型ドリフト領域の電流経路を短くすることは、ｎ型ドリフト領域の抵抗分が低くなるので、実質的なオン電圧を下げる効果に繋がる。しかし一方バリア金属とｎ型ドリフト領域との間のショットキー接合から進行するアノード−カソード間空乏層が広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎ型ドリフト領域が厚くなるため、必然的にオン電圧が大きくなり、損失が増すことになる。
【０００４】
すなわちオン電圧と耐圧との間にトレードオフ関係がある。このトレードオフ関係は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ｐｎダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
【０００５】
このオン電圧と耐圧とのトレードオフ関係の問題に対する解決法として、ドリフト領域を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１１号および特開２０００−４０８２２号の公報に開示されている。
【０００６】
図１１はそのような新しい構造のショットキーバリアダイオードの一例の断面図である。
通常のプレーナ型のｎ型ショットキーバリアダイオードとの構造上の違いは、ドリフト部が一様、単一の導電型でなく、縦形層状のｎ型ドリフト領域１ａと縦形層状のｐ型仕切領域１ｂとを交互に繰り返して接合した並列ｐｎ層１が配置されている点である。アノード電極５がｎ型ドリフト領域１ａとショットキーバリアを形成している。またカソード電極６はｎ+ カソード領域４とオーミックな接触をしている。
【０００７】
並列ｐｎ層１の不純物濃度が高くても、オフ状態では並列ｐｎ層１の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
なお、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとする。
【０００８】
【問題が解決しようとする課題】
図１１の超接合ショットキーバリアダイオードでは、ｎ型ドリフト領域１ａ、ｐ型仕切り領域１ｂともアノード電極５とショットキー接合を成しているため、逆電圧印加時におけるｎ型ドリフト領域１ａの表面電界は必然的に高められてしまう。この高電界はバリア金属であるアノード電極５とｎ型ドリフト領域１ａとの間のバリアハイトを低下させる方向に働くため、高耐圧は得られるものの漏れ電流が大きくなる問題が生じる。漏れ電流が大き過ぎると逆電圧印加時の発生損失が増加するだけでなく、熱暴走で素子が破壊に至る恐れがある。
【０００９】
また、アルミニウムなどのｎ型半導体に対するバリアハイトの高いバリア金属を使用した場合（ｐ型半導体に対してはバリアハイトは低くなる）、順電圧印加時にアノード電極５からｐ型仕切り領域１ｂを通しｎ型ドリフト領域１ａに正孔が注入されるため、逆回復時のスイッチングが遅くなってしまう問題がある。
この正孔の注入を回避するための構造が提案されている。図１２は、その対策を施した超接合ショットキーバリアダイオードの断面図である。
【００１０】
ｐ型仕切り領域１ｂとバリア金属であるアノード電極５との間に挟まれたｎ型表面領域３が両者を分離している。
図１３（ａ），（ｂ）はそれぞれ、図１２の超接合ショットキーバリアダイオードのｎ型表面領域３と並列ｐｎ層１とのＡ−Ａ’線、Ｂ−Ｂ’線に沿った電界強度分布図である。
【００１１】
Ｂ−Ｂ’線に沿った電界強度は、概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ａ−Ａ’線に沿った電界強度は、表面近傍で２×１０5V/cm を越える高い電界強度になっている。
このようにｎ型ドリフト領域上方での表面電界は高くなるため、漏れ電流の問題を回避することはできない。
【００１２】
以上の問題に鑑み本発明の目的は、耐圧とオン電圧とのトレードオフ関係を大幅に改善し、高速でありながら漏れ電流の低減が期待できる超接合ショットキーダイオードを提供することにある。
【００１３】
【問題を解決するための手段】
上記問題を解決するために、半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列ｐｎ層が接し、並列ｐｎ層と第一導電型低抵抗層が接する半導体素子において、第二導電型領域の第一主面側の所定領域における不純物量が、第二主面に近い部分の第二導電型領域の不純物量より多く、かつ前記第二主面に近い部分では、隣接する第二の第一導電型領域の不純物量と第二導電型領域の不純物量が等しく、前記所定領域では隣接する第二の第一導電型領域の不純物量より第二導電型領域の不純物量が多いものとする。
【００１４】
第一主面側の所定領域に第二主面に近い部分の第二導電型領域の不純物量より多い不純物量の第二導電型領域を設けることによって、電荷のバランスが崩れ、表面以外に電界の高い個所ができるので、第一導電型領域上の表面電界が緩和されて、漏れ電流が低減される。
【００１５】
なお一般的に超接合半導体素子では、並列ｐｎ層の第一導電型領域と第二導電型領域とは、不純物濃度、領域幅とを等しくするので、その場合は所定領域における第二導電型領域の不純物濃度、幅が、隣接する第一導電型領域の不純物濃度、幅より大きくなる。
【００１６】
【００１７】
【００１８】
並列ｐｎ層の幅が等しい場合は、第二導電型領域の第一主面側の所定領域における不純物濃度が、第二主面に近い部分の第二導電型領域の不純物濃度より高いものとする。
第一主面側に濃度の高い第二導電型の領域を設けることにより、表面電界を緩和しながらも溝の曲率部の電界をも緩和することができるので、高耐圧化が容易となる。
【００１９】
【００２０】
前記第二の第一導電型領域と前記第二導電型領域は平面的にそれぞれストライプ状であるものとする。または、第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されているものとする。
【００２１】
いずれにしても逆電圧印加時に空乏化するかたちであれば良い。ともにストライプ状とすれば最も単純なパターンである。
【００２２】
【００２３】
【発明の実施の形態】
以下、実施例に基づき本発明の実施の形態を説明する。
［実施例１］
図１（ａ）は、本発明第一の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図、図１（ｂ）は、図１（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った不純物濃度プロファイル図である。図示した主要部の他に、主に外周部にガードリング構造や、フィールドプレート構造といった耐圧構造が設けられた部分があるが、他の一般の半導体と同様であるので、省略する。
【００２４】
カソード電極６とアノード電極５との間に、ｎ+ カソード領域４と、ｎ型ドリフト領域１ａとｐ型仕切り領域１ｂとからなる並列ｐｎ層１、ｎ型表面領域３が挟まれている。アノード電極５はｎ型表面領域３とショットキーバリアを形成している。
図１２の従来の超接合ショットキーバリアダイオードと異なる点は、ｐ型仕切り領域１ｂが単一の領域でなく、上部に不純物濃度の高いｐ型補助領域７が形成されている点である。濃度が高いことは図１（ｂ）の濃度プロファイル図からわかる。
【００２５】
なお、本実施例は耐圧が６００V 級であり、各部の寸法及び不純物濃度等は次のような値をとる。ｎ型ドリフト領域１ａの厚さ４０μm 、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅８μm、不純物濃度２．０×１０15cm-3、不純物濃度を高めたｐ型補助領域７の厚さ８μm、不純物濃度４．０×１０15cm-3、ｎ型表面領域３の厚さ４μm、不純物濃度１．０×１０15cm-3、ｎ+ カソード領域４の厚さ３００μm、不純物濃度２．０×１０18cm-3である。並列ｐｎ層１の繰り返しピッチは１６μmであり、アノード電極５はアルミニウムである。
【００２６】
次に漏れ電流低減の動作に関して簡単に説明する。まず、アノード電極５に負の電圧を印加していくと（オフ状態）、アノード電極５とｎ型表面領域３との間のショットキー接合からｎ型表面領域３に空乏層が広がる。空乏層がｐ型補助領域７に到達すると、ｐ型補助領域７内に広がっていく。またｐ型補助領域７およびｐ型仕切り領域１ａとｎ型ドリフト領域１ａとの間のｐｎ接合から、横方向に空乏層が広がる。
【００２７】
さらに負の印加電圧を高くしていくと、ｐ型仕切り領域１ｂとｎ 型ドリフト領域１ａとは完全に空乏化するが、ｐ型補助領域７では、隣接するｎ型ドリフト領域１ａとのチャージバランスが崩れているため、このｐｎ接合部に電界の高い部分が発生する。この高電界領域により、ｎ型ドリフト領域１ａの上方での表面電界が緩和されることになる。
【００２８】
図２（ａ），（ｂ）はそれぞれ、図１（ａ）の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＥ−Ｅ’線、Ｆ−Ｆ’線に沿ってシミュレーションした電界強度分布図である。
Ｆ−Ｆ線に沿った電界強度は、概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ｅ−Ｅ線に沿った電界強度は、表面近傍でも１．５×１０5V/cm 以下と低い電界強度になっており、上記の機構を支持している。
【００２９】
なお、耐圧はｐ型高濃度領域７と隣接するｎ型ドリフト領域１ａとの間のｐｎ接合部の電界、あるいはｐ型仕切り領域１ｂとｎ+ カソード領域４との間のｐｎ接合部の電界のいずれかが臨界電界に達するまで保持される。
表面電界より先に臨界電界に到達する領域を表面付近に形成することにより、表面電界が緩和されることになる。
【００３０】
また、オン状態にするには、アノード電極５に正の電圧を印加すればよい。アノード電極５とｎ型表面領域３とのショットキーバリアが順方向にバイアスされるため、電子がカソード電極６からｎ+ カソード領域４、ｎ型ドリフト領域１ａ、ｎ型表面領域３を経て、アノード電極５に流れ込むことになる。
この場合、ｐ型補助領域７とアノード電極５とが接続していないので、正孔の注入は起きない。従って、逆回復でのスイッチングを高速にすることが可能となる。
【００３１】
［実施例２］
図３（ａ）は本発明第二の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図、図３（ｂ）は、（ａ）のＧ−Ｇ’線、Ｈ−Ｈ’線に沿った不純物濃度プロファイル図である。
本実施例は実施例１の変形であり、ｐ型領域の不純物濃度、領域幅を除き、実施例1と構成は同じである。
【００３２】
ｐ型補助領域７の不純物濃度はｐ型仕切り領域１ｂのそれと同じである。但しｐ型補助領域７の幅ＬP をｐ型仕切り領域１ｂの幅より例えば４０% 程度大きくして、総不純物量を領域幅で制御した例である。
この例においても、ｐ型補助領域７の近傍で電荷バランスが崩れているので、表面電界は緩和されることになる。
【００３３】
［実施例３］
図４は本発明第三の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
ｎ型表面領域３に溝が形成され、溝の底部がｐ型仕切り領域１ｂとｎ型ドリフト領域１ａまで達している。溝の内側は、酸化膜等の絶縁膜８を介し多結晶シリコン等の導電体９が充填されている。その導電体９はアノード電極５とオーミックに接続している。
【００３４】
耐圧が６００V クラスの超接合ショットキーバリアダイオードの場合、各部の寸法及び不純物濃度等は次のような値をとる。並列ｐｎ層１の厚さ４０μm 、ｎ型ドリフト領域１ａ及びｐ型仕切り領域１ｂの幅各８μm 、不純物濃度２．０×１０15/cm3、ｎ型表面領域３の厚さ４μm 、不純物濃度１．０×１０15/cm3、溝の深さ４μm 、幅１０μm 、溝の内側の酸化膜厚０．１μm、ｎ+ カソード領域４の厚さ３００μm 、不純物濃度２．０×１０18/cm3である。並列ｐｎ層１の繰り返しピッチは１６μm であり、ショットキー接合を形成しているアノード電極５はアルミニウムである。
【００３５】
次に、この場合の漏れ電流低減の動作を以下に説明する。
まず、アノード電極５に負の電圧を印加していくと、アノード電極５とｎ型表面領域３との間のショットキー接合からｎ型表面領域３に空乏層が広がるとともに、アノード電極５とｐ型仕切り領域１ｂとは、溝の酸化膜８を介して接続しているので、ｐ型仕切り領域１ｂとｎ型ドリフト領域１ａの間のｐｎ接合からも横方向に空乏層が広がる。
【００３６】
さらに負の印加電圧を高くしていくと、ｐ型仕切り領域１ｂとｎ型ドリフト領域１ａとは完全に空乏化するが、溝の角部(曲率部)の空乏層は広がり難く、高電界部が形成される。この電界によりｎ型ドリフト領域１ａ上の表面電界は緩和され、漏れ電流が低減される。
図５（ａ），（ｂ）はそれぞれ、図４の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＩ−Ｉ’線、Ｊ−Ｊ’線に沿ってシミュレーションした電界強度分布図である。
【００３７】
Ｊ−Ｊ’線に沿った電界強度は、概ね１．５×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部であるのに対し、Ｉ−Ｉ’線に沿った電界強度は、表面近傍でむしろ低下し、１．０×１０5V/cm 以下と低い電界強度になっている。
先の図１３と比べると、ｎ型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。
【００３８】
なお、耐圧は溝の角部の曲率付近の電界が臨界電界に達するまで保持される。
また、オン電圧は増加してしまうが、溝の幅を広くし、ｎ型表面領域３の幅を狭くすることによって表面電界はさらに緩和される。
［実施例４］
図６は本発明第四の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。
【００３９】
この例は実施例３の変形であり、ｎ型表面領域３内に溝が形成されている点を除き、各部の構成は実施例３と同じである。なお、溝の深さは３μmである。
この場合、溝が浅いため角部(曲率部)の電界による表面電界の緩和効果は実施例３に比べ劣るが、耐圧を高めることが可能となる。また、並列ｐｎ層のピッチと溝のピッチとを個別に設計できる利点がある。
【００４０】
［実施例５］
図７は本発明第五の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。
この例も実施例３の変形であり、ストライプ状の並列ｐｎ層１とストライプ状の溝とが直交しているものである。
【００４１】
溝の効果は実施例３と同じであるが、並列ｐｎ層１と溝とを直交させることにより、並列ｐｎ層のピッチ( ｐ1)と溝のピッチ( ｐ2)とを個別に設計できる長所がある。
例えば、オン電圧を下げる場合には、不純物濃度を高めるために並列ｐｎ層１のピッチを狭くする必要があるが、この構造ならば、並列ｐｎ層１のピッチに合わせて溝のピッチを狭くする必要はない。
【００４２】
［実施例６］
図８は本発明第六の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。
この例は、ｎ型表面領域３内に溝を設けているだけでなく、並列ｐｎ層１のｐ型仕切り領域１ｂの上部にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補助領域７を有している。溝の内部は酸化膜８を介して多結晶シリコン等の導電体９が埋め込まれており、その導電体９はアノード電極５とオーミックに接続しているものである。
【００４３】
本実施例は溝の角部(曲率部)と不純物濃度の高いｐ型補助領域７とにより、ｎ型ドリフト領域１ａ上での表面電界の緩和を図ったものである。
図９（ａ），（ｂ）はそれぞれ、図８の超接合ショットキーバリアダイオードのｎ型表面領域４と並列ｐｎ層１とのＫ−Ｋ’線、Ｌ−Ｌ’線に沿ってシミュレーションした電界強度分布図である。
【００４４】
Ｌ−Ｌ’線に沿った電界強度は、表面近傍では低く、その下方で概ね１．７×１０5V/cm 以下であり、最高値に達するのは、ｐ型仕切り領域１ｂとｎ+ カソード層４との境界近傍で、半導体基板の内部である。それに対し、Ｋ−Ｋ’線に沿った電界強度は、表面近傍で低下し、１．０×１０5V/cm 以下と低い電界強度になっている。
【００４５】
先の図１３と比べると、ｎ型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。
溝の角部の高電界を、不純物濃度の高いｐ型補助領域７の高電界によって緩和させ、耐圧の向上を図るとともに、ｎ型ドリフト領域１ａ上での表面電界を緩和させている。さらに、溝の角部における高電界が緩和されるので、溝内壁の酸化膜へのホットキャリア注入が抑制され、素子の信頼性を向上させることができる利点もある。なお、溝の幅がｐ型補助領域７の幅以上であり、ｎ型ドリフト領域１ａに接する場合であっても同様の効果が得られる。
【００４６】
［実施例７］
図１０は本発明第七の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例は実施例６の変形であり、ストライプ状の並列ｐｎ層１とストライプ状の溝とが直交している場合であり、溝の下方にｐ型仕切り領域１ｂより不純物濃度の高いｐ型補助領域７が形成されているものである。
【００４７】
溝の底面が不純物濃度の高いｐ型補助領域７で覆われているため、実施例６と同様の効果が得られる。また、ストライプ状の溝とストライプ状の並列ｐｎ層１とが直交しているので、溝のピッチと並列ｐｎ層のピッチを合わせる必要がなく、製造が容易となる。
【００４８】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面にそれぞれ設けられた第一、第二の二つの主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と、第一主電極がオーミック接触する第一導電型低抵抗層とを備える半導体素子において、第二導電型領域の第一主面側の所定領域に、第二主面に近い部分の第二導電型領域の不純物濃度より高い第二導電型領域を設け、或いは第二主面に近い部分の第二導電型領域の領域幅より広くすることによって、表面電界が緩和され、逆耐圧時の漏れ電流を低減することが可能となる。さらに、第二導電型領域が第一主電極から分離されているため、順方向バイアス時にｎ 型ドリフト領域への正孔(少数キャリア)の注入がなく、逆回復時のスイッチング速度を高速にすることが可能となる。
【００４９】
また、少なくとも第一の第一導電型領域に、内面に絶縁膜を形成した溝を設けても、溝の曲率部における高電界領域により同様の効果が得られる。
【図面の簡単な説明】
【図１】 （ａ）は実施例１の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図２】 （ａ）、（ｂ）は実施例１の超接合ショットキーバリアダイオードの電界強度分布図
【図３】 （ａ）は実施例２の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図４】 （ａ）は実施例３の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図５】 （ａ）、（ｂ）は実施例３の超接合ショットキーバリアダイオードの電界強度分布図
【図６】 （ａ）は実施例４の超接合ショットキーバリアダイオードの部分断面図、（ｂ）は不純物濃度プロファイル図
【図７】 実施例５の超接合ショットキーバリアダイオードの斜視断面図
【図８】 実施例６の超接合ショットキーバリアダイオードの斜視断面図
【図９】 （ａ）、（ｂ）は実施例６の超接合ショットキーバリアダイオードの電界強度分布図
【図１０】 実施例７の超接合ショットキーバリアダイオードの斜視断面図
【図１１】 従来の超接合ショットキーバリアダイオードの部分断面図
【図１２】 従来の別の超接合ショットキーバリアダイオードの部分断面図
【図１３】 （ａ）、（ｂ）は従来の別の超接合ショットキーバリアダイオードの電界強度分布図
【符号の説明】
１ 並列ｐｎ層
１ａ ｎ型ドリフト領域
１ｂ ｐ型仕切り領域
３ ｎ型表面領域
４ ｎ+ カソード層
５ アノード電極
６ カソード電極
７ ｐ型補助領域
８ 絶縁膜
９ 導電体
Claims (5)
- 半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列ｐｎ層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列ｐｎ層が接し、並列ｐｎ層と第一導電型低抵抗層が接する半導体素子において、第二導電型領域の第一主面側の所定領域における不純物量が、第二主面に近い部分の第二導電型領域の不純物量より多く、かつ前記第二主面に近い部分では、隣接する第二の第一導電型領域の不純物量と第二導電型領域の不純物量が等しく、前記所定領域では隣接する第二の第一導電型領域の不純物量より第二導電型領域の不純物量が多いことを特徴とする半導体素子。
- 前記第二導電型領域の幅と前記第二の第一導電型領域の幅が等しく、前記第二導電型領域の所定領域における不純物濃度が、隣接する前記第二の第一導電型領域の不純物濃度より高いことを特徴とする請求項１に記載の半導体素子。
- 前記第二導電型領域の不純物濃度と前記第二の第一導電型領域の不純物濃度が等しく、前記第二導電型領域の所定領域における幅が、前記第二主面に近い部分より広く、かつ隣接する前記第二の第一導電型領域の幅より広いことを特徴とする請求項１に記載の半導体素子。
- 前記第二の第一導電型領域と前記第二導電型領域が、平面的にそれぞれストライプ状であることを特徴とする請求項１ないし３のいずれかに記載の半導体素子。
- 前記第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されていることを特徴とする請求項１ないし３のいずれかに記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295936A JP4802430B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295936A JP4802430B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011059659A Division JP5482701B2 (ja) | 2011-03-17 | 2011-03-17 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003101037A JP2003101037A (ja) | 2003-04-04 |
| JP4802430B2 true JP4802430B2 (ja) | 2011-10-26 |
Family
ID=19117283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001295936A Expired - Lifetime JP4802430B2 (ja) | 2001-09-27 | 2001-09-27 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4802430B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5566020B2 (ja) * | 2008-12-22 | 2014-08-06 | 新電元工業株式会社 | トレンチショットキバリアダイオードの製造方法 |
| CN105977308B (zh) * | 2016-06-21 | 2023-06-02 | 华润微电子（重庆）有限公司 | 超级势垒整流器器件及其制备方法 |
| CN112038401A (zh) * | 2019-06-04 | 2020-12-04 | 中国科学院微电子研究所 | 一种绝缘栅双极性晶体管结构及其制备方法 |
| TW202137333A (zh) * | 2020-03-24 | 2021-10-01 | 立錡科技股份有限公司 | 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248466A (ja) * | 1990-02-27 | 1991-11-06 | Shindengen Electric Mfg Co Ltd | ショットキバリア半導体装置 |
| DE19740195C2 (de) * | 1997-09-12 | 1999-12-02 | Siemens Ag | Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom |
| JP3686285B2 (ja) * | 1999-06-04 | 2005-08-24 | 株式会社ルネサステクノロジ | ショットキーダイオードおよびそれを用いた電力変換装置 |
| US6252258B1 (en) * | 1999-08-10 | 2001-06-26 | Rockwell Science Center Llc | High power rectifier |
| JP3451247B2 (ja) * | 2001-02-07 | 2003-09-29 | 株式会社日立製作所 | 半導体装置およびその製法 |
-
2001
- 2001-09-27 JP JP2001295936A patent/JP4802430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003101037A (ja) | 2003-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9768248B2 (en) | Semiconductor device having diode characteristic | |
| JP6369173B2 (ja) | 縦型半導体装置およびその製造方法 | |
| US9257543B2 (en) | Reverse-conducting insulated gate bipolar transistor and diode with one structure semiconductor device | |
| WO2017155122A1 (ja) | 半導体装置 | |
| US9312334B2 (en) | Semiconductor component | |
| JP4843843B2 (ja) | 超接合半導体素子 | |
| JP7131003B2 (ja) | 半導体装置 | |
| JP4839519B2 (ja) | 半導体装置 | |
| US8957502B2 (en) | Semiconductor device | |
| US20180108737A1 (en) | Semiconductor device | |
| JPWO2018225600A1 (ja) | 半導体装置および電力変換装置 | |
| JP4764974B2 (ja) | 半導体装置 | |
| JP5482701B2 (ja) | 半導体素子 | |
| JP2005136099A (ja) | 半導体装置 | |
| US11404411B2 (en) | Semiconductor device having alternately arranged IGBT regions and diode regions | |
| JP4483001B2 (ja) | 半導体素子 | |
| KR20160035029A (ko) | Mos-바이폴라 소자 | |
| JP2017098359A (ja) | 逆導通ｉｇｂｔ | |
| US11575001B2 (en) | Semiconductor device | |
| US11276771B2 (en) | Semiconductor device | |
| JP3655834B2 (ja) | 半導体装置 | |
| JP4802430B2 (ja) | 半導体素子 | |
| JP2021019156A (ja) | 炭化珪素半導体装置 | |
| JP5568904B2 (ja) | 半導体装置 | |
| JP5884772B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080812 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110712 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110725 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4802430 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |